KR101136965B1 - Digital feed forward sigma-delta modulator in analog-digital converter and modulation method thereof - Google Patents

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Abstract

본 발명은 아날로그-디지털 컨버터에서의 디지털 피드 포워드 시그마-델타 변조기 및 그 변조 방법에 관한 것이다. 이 변조기는 피드 포워드 경로를 아날로그 도메인에서 디지털 도메인으로 바꾸어 처리하는 것을 특징으로 한다. 이 변조기는 아날로그 입력을 복수의 적분기로 적분하여 각각 가중한 후 디지털 도메인에서 복수의 양자화기를 사용하여 양자화하여 디지털 신호를 출력하고, 이렇게 출력되는 디지털 신호들을 디지털 합산기를 사용하여 합산한다. 연속 시간 디지털 피드 포워드 시그마-델타 변조기의 경우, 디지털 합산기에서 출력되는 디지털 신호를 가중한 후 바로 디지털 도메인 상에서 디지털 합산기로 입력시켜 감산함으로써 디지털 피드 포워드가 가능해진다. 본 발명에 따르면, 피드 포워드 신호를 디지털 도메인으로 처리하게 함으로써 아날로그 회로가 차지하는 면적 및 전력 소모를 줄일수 있는 효과가 있다. 또한, 디지털 도메인에서 신호들을 합산함으로써 초과 루프 지연 보정이 필요 할 때, 이를 위한 디지털 출력 신호를 바로 사용 할 수 있으므로 DAC를 사용하여 아날로그 신호로 바꿀 필요가 없어 DAC를 없앨 수 있는 효과가 있다.The present invention relates to a digital feed forward sigma-delta modulator in an analog-to-digital converter and a modulation method thereof. The modulator is characterized by processing the feed forward path from the analog domain to the digital domain. The modulator integrates the analog inputs into a plurality of integrators, weights them respectively, quantizes them using a plurality of quantizers in the digital domain, outputs a digital signal, and sums the output digital signals using a digital adder. In the case of continuous time digital feed forward sigma-delta modulator, digital feed forward is possible by weighting the digital signal output from the digital adder and immediately subtracting the digital signal from the digital domain. According to the present invention, by processing the feed forward signal in the digital domain, the area and power consumption of the analog circuit can be reduced. In addition, when the excess loop delay correction is needed by summing the signals in the digital domain, the digital output signal for this can be used immediately, thereby eliminating the DAC since there is no need to change the analog signal using the DAC.

ADC, 디지털 피드 포워드, 시그마-델타 변조기, SDM ADC, Digital Feed Forward, Sigma-Delta Modulator, SDM

Description

아날로그-디지털 컨버터에서의 디지털 피드 포워드 시그마-델타 변조기 및 그 변조 방법 {DIGITAL FEED FORWARD SIGMA-DELTA MODULATOR IN ANALOG-DIGITAL CONVERTER AND MODULATION METHOD THEREOF}DIGITAL FEED FORWARD SIGMA-DELTA MODULATOR IN ANALOG-DIGITAL CONVERTER AND MODULATION METHOD THEREOF}

본 발명은 아날로그-디지털 컨버터(이하 "ADC"라고 함)에서 사용되는 시그마-델타 변조기(Sigma-Delta Modulator:SDM)에 관한 것으로, 특히 피드 포워드 경로를 가지는 디지털 피드 포워드 시그마-델타 변조기 및 그 변조 방법에 관한 것이다.The present invention relates to a sigma-delta modulator (SDM) used in an analog-to-digital converter (hereinafter referred to as "ADC"), and more particularly to a digital feedforward sigma-delta modulator having a feedforward path and its modulation. It is about a method.

ADC 및 기타 어플리케이션에서 사용되는 디지털 피드 포워드 시그마-델타 변조기가 이 분야에서 잘 알려져 있다. 이러한 시그마-델타 변조기는 정밀한 부품들을 필요로 하지 않아서 최근의 시모스(CMOS) 프로세스를 이용해 용이하게 구현될 수 있기 때문에 특히 ADC 등에서 널리 이용되고 있다.Digital feedforward sigma-delta modulators used in ADCs and other applications are well known in the art. Such sigma-delta modulators are widely used in ADCs because they do not require precise components and can be easily implemented using a recent CMOS process.

도 1은 종래의 이산 시간 피드 포워드 시그마-델타 변조기의 구조를 도시한 도면이다.1 is a diagram illustrating a structure of a conventional discrete time feed forward sigma-delta modulator.

도 1에 도시된 바와 같이, 종래의 이산 시간 피드 포워드 시그마-델타 변조기에서 아날로그 입력 신호와 적분기(10-1, 10-2, …, 10-n)들의 아날로그 출력들 은 곱셈기(20-0, 20-1, 20-2, …, 20-n)들에 의해 각각 계수(b0, b1, b2, …, bn)가 곱해진 후 아날로그 합산기(30)로 입력된다. 아날로그 합산기(30)는 곱셈기(20-0, 20-1, 20-2, …, 20-n)들로부터 입력되는 아날로그 신호들을 모두 합산하여 아날로그 합산 신호로 출력한다. 아날로그 합산기(30)에서 출력되는 아날로그 합산 신호는 양자화기(40)에서 양자화되어 디지털 출력 신호로 출력된다. 양자화기(40)에서 출력되는 디지털 출력 신호는 피드백되기 위해, 디지털-아날로그 컨버터(이하 "DAC"라고 함)(50)에서 아날로그 신호로 변환된 후 곱셈기(60)에 의해 계수(a1)가 곱해져서 아날로그 신호로 출력된다. 아날로그 입력 신호는 감산기(70)에 의해 곱셈기(60)에서 피드백되는 아날로그 신호만큼 감산되어 적분기(10-1)로 입력된다.As shown in FIG. 1, in the conventional discrete time feed forward sigma-delta modulator, the analog input signals and the analog outputs of the integrators 10-1, 10-2, ..., 10-n are multipliers 20-0, The coefficients b 0 , b 1 , b 2 ,..., B n are multiplied by 20-1, 20-2, ..., 20-n, respectively, and then input to the analog summer 30. The analog summer 30 adds all the analog signals input from the multipliers 20-0, 20-1, 20-2, ..., 20-n and outputs the analog sum signal. The analog sum signal output from the analog summer 30 is quantized by the quantizer 40 and output as a digital output signal. The digital output signal output from the quantizer 40 is converted into an analog signal in a digital-to-analog converter (hereinafter referred to as "DAC") 50 to be fed back, and then the coefficient a 1 is generated by the multiplier 60. Multiply and output as an analog signal. The analog input signal is subtracted by the analog signal fed back from the multiplier 60 by the subtractor 70 and input to the integrator 10-1.

도 1을 참조하면, 상기한 종래의 이산 시간 피드 포워드 시그마-델타 변조기에서 대략적으로 양자화기(40)부터 DAC(50)까지는 디지털 도메인이며, 그 외의 부분, 즉 아날로그 입력 신호로부터 아날로그 합산기(30)까지, 그리고 곱셈기(60)로부터 감산기(70)까지는 아날로그 도메인이다.Referring to FIG. 1, in the conventional discrete time feed forward sigma-delta modulator described above, approximately from the quantizer 40 to the DAC 50 is the digital domain, and from other parts, i.e., the analog adder 30 from the analog input signal. ) And from multiplier 60 to subtractor 70 are analog domains.

따라서, 종래의 이산 시간 피드 포워드 시그마-델타 변조기에서는 아날로그 신호들을 합산하기 위해 아날로그 합산기(30)와 같은 아날로그 합산 회로가 필요하며, 일반적으로 이러한 아날로그 합산 회로에서는 고속의 신호 처리가 요구된다.Therefore, in the conventional discrete time feed forward sigma-delta modulator, an analog summing circuit such as the analog summing unit 30 is required to sum the analog signals, and such analog summing circuit generally requires high-speed signal processing.

도 2는 종래의 연속 시간 피드 포워드 시그마-델타 변조기의 구조를 도시한 도면이다.2 illustrates the structure of a conventional continuous time feed forward sigma-delta modulator.

도 2에 도시된 종래의 연속 시간 피드 포워드 시그마-델타 변조기는 도 1에 도시된 이산 시간 피드 포워드 시그마-델타 변조기와 구조가 매우 유사하다. 따라서, 도 1에 도시된 구성요소와 동일한 구성요소에 대해서는 동일한 도면 부호를 사용한다.The conventional continuous time feed forward sigma-delta modulator shown in FIG. 2 is very similar in structure to the discrete time feed forward sigma-delta modulator shown in FIG. Therefore, the same reference numerals are used for the same components as those shown in FIG.

도 2에 도시된 종래의 연속 시간 피드 포워드 시그마-델타 변조기는 도 1에 도시된 종래의 이산 시간 피드 포워드 시그마-델타 변조기의 구성 요소(10-1, 10-2, …, 10-n, 20-0, 20-1, 20-2, …, 20-n, 30, 40, 50, 60, 70) 외에 초과 루프 지연(excess loop delay)의 보정을 위한 구성 요소(80, 90)가 더 추가된다. 즉, 양자화기(40)에서 출력되는 디지털 출력 신호는 DAC(80)에서 아날로그 신호로 변환된 후 곱셈기(90)에 의해 계수(a2)가 곱해져서 아날로그 신호로 출력되고, 이 아날로그 신호는 아날로그 합산기(30)로 출력되어 감산값으로 적용된다. 즉, 도 1에 도시된 아날로그 합산기(30)는 곱셈기(20-0, 20-1, 20-2, …, 20-n)들로부터 출력되는 아날로그 신호들만을 합산하였으나, 도 2에 도시된 아날로그 합산기(30)는 곱셈기(20-0, 20-1, 20-2, …, 20-n)들로부터 출력되는 아날로그 신호들을 모두 합산하고, 그 합산 신호에 양자화기(40)에서 출력되는 디지털 출력 신호가 아날로그 신호로 변환되고 가중되어 피드백되는 아날로그 신호를 감산하여 양자화기(40)로 출력한다.The conventional continuous time feed forward sigma-delta modulator shown in FIG. 2 comprises the components 10-1, 10-2, ..., 10-n, 20 of the conventional discrete time feed forward sigma-delta modulator shown in FIG. In addition to -0, 20-1, 20-2, ..., 20-n, 30, 40, 50, 60, 70, additional components 80, 90 for correction of excess loop delay do. That is, the digital output signal output from the quantizer 40 is converted into an analog signal by the DAC 80 and then multiplied by the coefficient a 2 by the multiplier 90 to be output as an analog signal. Output to summer 30 is applied as a subtracted value. That is, the analog summer 30 shown in FIG. 1 sums only the analog signals output from the multipliers 20-0, 20-1, 20-2, ..., 20-n, but is shown in FIG. The analog summer 30 sums all the analog signals output from the multipliers 20-0, 20-1, 20-2, ..., 20-n, and outputs the quantizer 40 to the sum signal. The digital output signal is converted into an analog signal, subtracted from the weighted analog signal, and output to the quantizer 40.

도 2를 참조하면, 대략적으로 양자화기(40)부터 DAC(50, 80)까지는 디지털 도메인이며, 그 외의 부분, 즉 아날로그 입력 신호로부터 아날로그 합산기(30)까지, 곱셈기(60)로부터 감산기(70)까지, 그리고 곱셈기(90)로부터 아날로그 합산 기(30)까지는 아날로그 도메인이다.Referring to FIG. 2, approximately from quantizer 40 to DACs 50 and 80 are in the digital domain, and from other parts, from analog input signal to analog summer 30, from multiplier 60 to subtractor 70. ) And from multiplier 90 to analog summer 30 are analog domains.

따라서, 종래의 연속 시간 피드 포워드 시그마-델타 변조기에서도 아날로그 신호들을 합산하기 위해 아날로그 합산기(30)와 같은 아날로그 합산 회로가 필요하며, 일반적으로 이러한 아날로그 합산 회로에서는 고속의 신호 처리가 요구된다. 그리고, 여기에서는 추가로 초과 루프 지연 보정을 위해 디지털 출력 신호를 아날로그 신호로 변환하기 위한 DAC(80)가 더 사용되고 있음을 알 수 있다.Accordingly, even in the conventional continuous time feed forward sigma-delta modulator, an analog summing circuit such as the analog summing unit 30 is required to sum the analog signals, and such analog summing circuit generally requires high-speed signal processing. And, it can be further seen that a DAC 80 is further used for converting the digital output signal into an analog signal for additional loop delay correction.

본 발명이 이루고자 하는 기술적 과제는, 아날로그 회로의 면적 및 전력 소모를 줄임으로써 공정에 따른 회로 설계의 능동성도 향상되는 ADC에서의 디지털 피드 포워드 시그마-델타 변조기 및 그 변조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a digital feedforward sigma-delta modulator and an modulation method thereof in an ADC in which the activeness of a circuit design according to a process is improved by reducing the area and power consumption of an analog circuit.

이러한 기술적 과제를 달성하기 위한 본 발명의 하나의 특징에 따른 디지털 피드 포워드 시그마-델타 변조기는,Digital feed forward sigma-delta modulator according to an aspect of the present invention for achieving the technical problem,

아날로그 입력 신호를 디지털 피드 포워드 시그마-델타 변조하여 대응되는 디지털 출력 신호로 출력하는 장치로서, 직렬 형태로 연결되며, 각각 아날로그 신호를 입력받아서 적분을 수행하여 대응되는 아날로그 신호로 출력하는 복수의 적분기; 상기 복수의 적분기에서 출력되는 아날로그 신호들을 각각 가중하여 아날로그 신호로 출력하는 복수의 곱셈기; 상기 복수의 곱셈기에서 출력되는 아날로그 신호에 대한 양자화를 수행하여 대응되는 디지털 신호로 각각 출력하는 복수의 양자화 기; 및 상기 복수의 양자화기에서 출력되는 각 디지털 신호를 합산하여 대응되는 디지털 출력 신호로 출력하는 디지털 합산기를 포함한다.An apparatus for outputting a digital feed forward sigma-delta modulated analog input signal to a corresponding digital output signal, comprising: a plurality of integrators connected in series, each receiving an analog signal and performing integration to output an analog signal; A plurality of multipliers each weighting analog signals output from the plurality of integrators and outputting the analog signals; A plurality of quantizers for performing quantization on the analog signals output from the plurality of multipliers and outputting the corresponding digital signals, respectively; And a digital summer for summing each digital signal output from the plurality of quantizers and outputting the digital signals as corresponding digital output signals.

본 발명의 다른 특징에 따른 디지털 피드 포워드 시그마-델타 변조기는,Digital feed forward sigma-delta modulator according to another aspect of the present invention,

아날로그 입력 신호를 디지털 피드 포워드 시그마-델타 변조하여 대응되는 디지털 출력 신호로 출력하는 장치로서, 직렬 형태로 연결되며, 각각 아날로그 신호를 입력받아서 적분을 수행하여 대응되는 아날로그 신호로 출력하는 복수의 적분기; 상기 복수의 적분기에서 출력되는 아날로그 신호들을 각각 가중하여 아날로그 신호로 출력하는 복수의 곱셈기; 상기 복수의 곱셈기에서 출력되는 아날로그 신호에 대한 양자화를 수행하여 대응되는 디지털 신호로 각각 출력하는 복수의 양자화기; 상기 복수의 양자화기에서 출력되는 각 디지털 신호를 합산하고, 피드백되어 입력되는 신호를 상기 합산된 결과에서 감산하여 대응되는 디지털 출력 신호로 출력하는 디지털 합산기; 및 상기 디지털 합산기에서 출력되는 디지털 신호를 가중하여 상기 디지털 합산기로 출력하는 제2 곱셈기를 포함한다.An apparatus for outputting a digital feed forward sigma-delta modulated analog input signal to a corresponding digital output signal, comprising: a plurality of integrators connected in series, each receiving an analog signal and performing integration to output an analog signal; A plurality of multipliers each weighting analog signals output from the plurality of integrators and outputting the analog signals; A plurality of quantizers for performing quantization on analog signals output from the plurality of multipliers and outputting the corresponding digital signals; A digital adder for summing each digital signal output from the plurality of quantizers and subtracting the feedback and input signal from the summed result as a corresponding digital output signal; And a second multiplier that weights the digital signal output from the digital summer and outputs the digital signal to the digital summer.

본 발명의 또 다른 특징에 따른 디지털 피드 포워드 시그마-델타 변조 방법은,Digital feed forward sigma-delta modulation method according to another aspect of the present invention,

아날로그 입력 신호가 디지털 피드 포워드 시그마-델타 변조되어 대응되는 디지털 출력 신호로 출력되는 방법으로서, 아날로그 입력 신호를 직렬 형태로 연결된 복수의 적분기로 입력하는 단계; 상기 아날로그 입력 신호 및 상기 복수의 적분기에서 각각 출력되는 아날로그 신호들을 각각 가중하여 대응되는 가중된 아날로그 신호들로 출력하는 단계; 상기 가중된 아날로그 신호들을 각각 양자화 처리하여 대 응되는 각각의 디지털 신호로 출력하는 단계; 및 상기 각각의 디지털 신호를 모두 합산하여 대응되는 디지털 출력 신호로 출력하는 단계를 포함한다.A method of outputting an analog input signal as a digital feedforward sigma-delta modulated and corresponding digital output signal, the method comprising: inputting an analog input signal into a plurality of integrators connected in series; Weighting analog signals respectively output from the analog input signal and the plurality of integrators and outputting the corresponding weighted analog signals; Quantizing the weighted analog signals, respectively, and outputting the corresponding digital signals as corresponding digital signals; And summing all of the respective digital signals and outputting the corresponding digital output signals.

본 발명의 또 다른 특징에 따른 디지털 피드 포워드 시그마-델타 변조 방법은,Digital feed forward sigma-delta modulation method according to another aspect of the present invention,

아날로그 입력 신호가 디지털 피드 포워드 시그마-델타 변조되어 대응되는 디지털 출력 신호로 출력되는 방법으로서, 아날로그 입력 신호를 직렬 형태로 연결된 복수의 적분기로 입력하는 단계; 상기 아날로그 입력 신호 및 상기 복수의 적분기에서 각각 출력되는 아날로그 신호들을 각각 가중하여 대응되는 가중된 아날로그 신호들로 출력하는 단계; 상기 가중된 아날로그 신호들을 각각 양자화 처리하여 대응되는 각각의 디지털 신호로 출력하는 단계; 및 상기 각각의 디지털 신호를 모두 합산하여 대응되는 디지털 출력 신호로 출력하되, 상기 디지털 출력 신호를 가중하여 피드백한 신호를 상기 합산시 감산하는 값으로 적용하는 단계를 포함한다.A method of outputting an analog input signal as a digital feedforward sigma-delta modulated and corresponding digital output signal, the method comprising: inputting an analog input signal into a plurality of integrators connected in series; Weighting analog signals respectively output from the analog input signal and the plurality of integrators and outputting the corresponding weighted analog signals; Quantizing the weighted analog signals and outputting the digital signals as corresponding digital signals; And summing all the digital signals and outputting the digital signals as corresponding digital output signals, and applying the weighted and fed-back signals to the digital output signal as a subtraction value.

본 발명에 따르면, 피드 포워드 신호를 디지털 도메인으로 처리하게 함으로써 아날로그 회로가 차지하는 면적 및 전력 소모를 줄일수 있는 효과가 있다. According to the present invention, by processing the feed forward signal in the digital domain, the area and power consumption of the analog circuit can be reduced.

또한, 디지털 도메인에서 신호들을 합산함으로써 초과 루프 지연 보정이 필요 할 때, 이를 위한 디지털 출력 신호를 바로 사용 할 수 있으므로 DAC를 사용하여 아날로그 신호로 바꿀 필요가 없어 DAC를 없앨 수 있는 효과가 있다.In addition, when the excess loop delay correction is needed by summing the signals in the digital domain, the digital output signal for this can be used immediately, thereby eliminating the DAC since there is no need to change the analog signal using the DAC.

또한, 많은 부분의 신호 처리가 아날로그 도메인에서 디지털 도메인으로 바뀜으로써 공정의 발전에 따라 면적 및 소모 전력을 줄일 수 있으며, 공정에 따른 회로 설계의 능동성도 향상 할 수 있는 효과가 있다.In addition, since a large portion of the signal processing is changed from the analog domain to the digital domain, the area and power consumption can be reduced according to the development of the process, and the activeness of the circuit design according to the process can be improved.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In the drawings, parts irrelevant to the description are omitted in order to clearly describe the present invention, and like reference numerals designate like parts throughout the specification.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현할 수 있다. Throughout the specification, when a part is said to "include" a certain component, it means that it can further include other components, without excluding other components unless specifically stated otherwise. Also, the terms " part, "" module," and " module "in the specification mean units for processing at least one function or operation and can be implemented by hardware or software or a combination of hardware and software .

도 3은 본 발명의 실시예에 따른 이산 시간 디지털 피드 포워드 시그마-델타 변조기의 블록도이다.3 is a block diagram of a discrete time digital feed forward sigma-delta modulator in accordance with an embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 디지털 피드 포워드 시그마-델타 변조기는 감산기(100), 적분기(110-1, 110-2, …, 110-n), 곱셈기(120-0, 120-1, 120-2, …, 120-n, 160), 양자화기(130-0, 130-1, 130-2, …, 130-n), 디지털 합산기(140) 및 DAC(150)를 포함한다.As shown in FIG. 3, the digital feed forward sigma-delta modulator according to an embodiment of the present invention includes a subtractor 100, an integrator 110-1, 110-2,..., 110-n, and a multiplier 120-0. , 120-1, 120-2, ..., 120-n, 160, quantizers 130-0, 130-1, 130-2, ..., 130-n, digital summer 140 and DAC 150 ).

감산기(100)는 아날로그 입력 신호에서 곱셈기(160)에서 출력되는 아날로그 신호를 감산하여 적분기(110-1)로 출력한다. The subtractor 100 subtracts the analog signal output from the multiplier 160 from the analog input signal and outputs the analog signal to the integrator 110-1.

적분기(110-1, 110-2, …, 110-n)들은 직렬로 연결되어 앞단의 출력을 입력받아서 적분을 수행하여 뒷단으로 출력한다. 직렬로 연결된 가장 첫 번째의 적분기(110-1)는 감산기(100)에서 출력되는 아날로그 신호를 입력받는다. 직렬로 연결된 가장 끝에 있는 적분기(110-n)에서 출력되는 아날로그 신호는 곱셈기(120-n)로 입력된다. The integrators 110-1, 110-2,..., 110-n are connected in series, receive the output of the front end, perform the integration, and output the rear end. The first integrator 110-1 connected in series receives an analog signal output from the subtractor 100. The analog signal output from the integrator 110-n at the far end connected in series is input to the multiplier 120-n.

적분기(110-1, 110-2, …, 110-n)들에서 출력되는 아날로그 신호들은 각각 곱셈기(120-1, 120-2, …, 120-n)들로 입력된다.The analog signals output from the integrators 110-1, 110-2, ..., 110-n are input to the multipliers 120-1, 120-2, ..., 120-n, respectively.

곱셈기(120-0)에 대한 입력은 아날로그 입력 신호이다.The input to multiplier 120-0 is an analog input signal.

곱셈기(120-0, 120-1, 120-2, …, 120-n)들은 각각 아날로그 입력 신호와 적분기(110-1, 110-2, …, 110-n)들에서 출력되는 아날로그 신호들에 대해 각각 계수(b0, b1, b2, …, bn)를 곱하여 대응되는 아날로그 신호들을 양자화기(130-0, 130-1, 130-2, …, 130-n)로 각각 출력한다.The multipliers 120-0, 120-1, 120-2,..., 120-n are respectively applied to the analog input signals and the analog signals output from the integrators 110-1, 110-2,..., 110-n. Multiplying the coefficients b 0 , b 1 , b 2 ,..., And b n to output corresponding analog signals to the quantizers 130-0, 130-1, 130-2, ..., 130-n, respectively. .

양자화기(130-0, 130-1, 130-2, …, 130-n)들은 곱셈기(120-0, 120-1, 120-2, …, 120-n)들에 의해 계수(b0, b1, b2, …, bn)가 곱해진 각 아날로그 신호들에 대한 양자화를 수행하여 대응되는 디지털 신호를 디지털 합산기(140)로 출력한다.The quantizers 130-0, 130-1, 130-2, ..., 130-n are multiplied by coefficients b 0 , by multipliers 120-0, 120-1, 120-2, ..., 120-n. b 1 , b 2 ,..., b n ) perform quantization on each of the analog signals multiplied by the multiplier, and output a corresponding digital signal to the digital summer 140.

디지털 합산기(140)는 양자화기(130-0, 130-1, 130-2, …, 130-n)들로부터 출력되는 디지털 신호들을 모두 합산하여 대응되는 디지털 출력 신호를 출력한다.The digital summer 140 adds all the digital signals output from the quantizers 130-0, 130-1, 130-2, ..., 130-n and outputs corresponding digital output signals.

DAC(150)는 디지털 합산기(140)에서 출력되는 디지털 출력 신호를 감산기(100)로 피드백시키기 위해 대응되는 아날로그 신호로 변환하여 출력한다.The DAC 150 converts and outputs the digital output signal output from the digital summer 140 to a corresponding analog signal to feed back to the subtractor 100.

곱셈기(160)는 DAC(150)에서 출력되는 아날로그 신호에 계수(a1)를 곱하여 감산기(100)로 피드백시킨다.The multiplier 160 multiplies the analog signal output from the DAC 150 by the coefficient a 1 and feeds it back to the subtractor 100.

도 3을 참조하면, 대략적으로 양자화기(130-0, 130-1, 130-2, …, 130-n)부터 디지털 합산기(140) 및 DAC(150)까지는 디지털 도메인이며, 그 외의 부분, 즉 아날로그 입력 신호로부터 곱셈기(120-0, 120-1, 120-2, …, 120-n) 그리고 곱셈기(160)까지는 아날로그 도메인이다.Referring to FIG. 3, roughly the quantizers 130-0, 130-1, 130-2,..., 130-n to the digital summer 140 and the DAC 150 are the digital domains. That is, the analog input signals to the multipliers 120-0, 120-1, 120-2,..., 120-n and the multipliers 160 are analog domains.

도 1을 참조하여 설명한 종래의 피드 포워드 시그마-델타 변조기와 비교하여 보면, 도 3을 참조하여 설명하는 본 발명의 실시예에 따른 디지털 피드 포워드 시그마-델타 변조기에서는 신호들을 합산하는 회로가 디지털 합산기(140)로써 디지털 도메인에 속해 있다. In comparison with the conventional feed forward sigma-delta modulator described with reference to FIG. 1, in a digital feed forward sigma-delta modulator according to an embodiment of the present invention described with reference to FIG. 140 belongs to the digital domain.

이하, 본 발명의 실시예에 따른 디지털 피드 포워드 시그마-델타 변조기의 동작에 대해 설명한다.Hereinafter, the operation of the digital feedforward sigma-delta modulator according to the embodiment of the present invention will be described.

아날로그 입력 신호는 감산기(100)에서 곱셈기(160)로부터 피드백되는 신호가 감산된 후 직렬로 구성되는 적분기(110-1, 110-2, …, 110-3) 중 첫 번째 적분기(110-1)의 입력 신호로 입력된다. 또한, 아날로그 입력 신호는 곱셈기(120-0)로 입력된다.The analog input signal is the first integrator 110-1 of the integrators 110-1, 110-2,..., 110-3 configured in series after the signal fed back from the multiplier 160 in the subtractor 100 is subtracted. It is input by the input signal of. The analog input signal is also input to multiplier 120-0.

다음, 감산기(100)에서 출력되는 아날로그 신호는 적분기(110-1, 110-2, …, 110-3)들에 의해 직렬 방식으로 적분이 수행된다. 그리고, 적분기(110-1, 110-2, …, 110-3)들로부터 출력되는 각각의 아날로그 신호들은 곱셈기(120-1, 120-2, …, 120-n)들로 출력된다.Next, the analog signal output from the subtractor 100 is integrated in series by the integrators 110-1, 110-2, ..., 110-3. The analog signals output from the integrators 110-1, 110-2,..., 110-3 are output to the multipliers 120-1, 120-2,.

곱셈기(120-0, 120-1, 120-2, …, 120-n)들로 입력되는 아날로그 신호들은 계수(b0, b1, b2, …, bn)로 가중된 후 대응되는 아날로그 신호들로 출력된다. Analog signals input to the multipliers 120-0, 120-1, 120-2, ..., 120-n are weighted by coefficients b 0 , b 1 , b 2 , ..., b n and then the corresponding analog signals. Are output as signals.

이와 같이, 아날로그 도메인의 곱셈기(120-0, 120-1, 120-2, …, 120-n)들로부터 출력되는 아날로그 신호들은 디지털 도메인으로 전달되어 양자화기(130-0, 130-1, 130-2, …, 130-n)들로 각각 입력된다.As such, the analog signals output from the multipliers 120-0, 120-1, 120-2,..., 120-n in the analog domain are transferred to the digital domain to provide quantizers 130-0, 130-1, 130. -2, ..., 130-n).

따라서, 양자화기(130-0, 130-1, 130-2, …, 130-n)들로 입력되는 각 아날로그 신호들은 양자화가 수행되어 대응되는 디지털 신호로써 디지털 합산기(140)로 출력된다.Accordingly, the analog signals input to the quantizers 130-0, 130-1, 130-2, ..., 130-n are quantized and output to the digital summer 140 as a corresponding digital signal.

다음, 디지털 합산기(140)로 입력되는 디지털 신호들은 모두 합산되어 대응되는 디지털 출력 신호로 출력된다. 이와 같이, 디지털 합산기(140)는 디지털 도메인 상에서 디지털 신호들에 대한 합산 연산만을 수행한다.Next, the digital signals input to the digital summer 140 are summed and output as the corresponding digital output signals. As such, the digital summer 140 only performs summation operations on the digital signals on the digital domain.

그 후, 디지털 합산기(140)에서 출력되는 디지털 출력 신호는 아날로그 도메인으로 피드백되기 위해 DAC(150)에 의해 대응되는 아날로그 신호로 변환된 후, 곱셈기(160)에서 계수(a1)에 의해 가중되어 감산기(100)로 피드백된다.Thereafter, the digital output signal output from the digital summer 140 is converted into a corresponding analog signal by the DAC 150 to be fed back to the analog domain, and then weighted by the coefficient a 1 in the multiplier 160. And is fed back to the subtractor 100.

상기한 바와 같이, 본 발명의 실시예에 따른 디지털 피드 포워드 시그마-델타 변조기에서는 피드 포워드 경로를 디지털화시킴으로써 아날로그 도메인에서 이 루어졌던 종래의 신호 처리 부분을 디지털 도메인으로 이동시킬 수 있고, 이로 인해 고속의 아날로그 합산 회로의 사용 없이 디지털 도메인 상에서의 디지털 합산 회로만을 사용하므로 아날로그 회로가 차지하는 면적이나 소모 전력을 줄일 수 있다.As described above, in the digital feed forward sigma-delta modulator according to the embodiment of the present invention, by digitizing the feed forward path, the conventional signal processing portion performed in the analog domain can be moved to the digital domain. By using only the digital summing circuit in the digital domain without using the analog summing circuit, the area and power consumption of the analog circuit can be reduced.

도 4는 본 발명의 실시예에 따른 연속 시간 디지털 피드 포워드 시그마-델타 변조기의 블록도이다. 도 4에 도시된 연속 시간 디지털 피드 포워드 시그마-델타 변조기는 도 3에 도시된 이산 시간 디지털 피드 포워드 시그마-델타 변조기와 그 구성이 유사하므로, 도 3에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용한다.4 is a block diagram of a continuous time digital feed forward sigma-delta modulator in accordance with an embodiment of the present invention. Since the configuration of the continuous time digital feed forward sigma-delta modulator shown in FIG. 4 is similar in configuration to the discrete time digital feed forward sigma-delta modulator shown in FIG. 3, the same for the same components as those shown in FIG. Use reference numerals.

도 4에 도시된 바와 같이, 본 발명의 실시예에 따른 연속 시간 디지털 피드 포워드 시그마-델타 변조기는 감산기(100), 적분기(110-1, 110-2, …, 110-n), 곱셈기(120-0, 120-1, 120-2, …, 120-n, 160, 210), 양자화기(130-0, 130-1, 130-2, …, 130-n), 디지털 합산기(200) 및 DAC(150)를 포함한다.As shown in FIG. 4, a continuous time digital feed forward sigma-delta modulator according to an embodiment of the present invention includes a subtractor 100, an integrator 110-1, 110-2,..., 110-n, and a multiplier 120. -0, 120-1, 120-2, ..., 120-n, 160, 210), quantizers 130-0, 130-1, 130-2, ..., 130-n, digital summer 200 And DAC 150.

도 4에 도시된 연속 시간 디지털 피드 포워드 시그마-델타 변조기는 도 3에 도시된 이산 시간 디지털 피드 포워드 시그마-델타 변조기와 그 구성이 유사하므로, 여기에서는 도 3에 도시된 이산 시간 디지털 피드 포워드 시그마-델타 변조기와 상이한 부분에 대해서만 설명한다.Since the configuration of the continuous time digital feed forward sigma-delta modulator shown in FIG. 4 is similar in configuration to the discrete time digital feed forward sigma-delta modulator shown in FIG. 3, the discrete time digital feed forward sigma-delta modulator shown in FIG. Only the different parts from the delta modulator will be described.

연속 시간 디지털 피드 포워드 시그마-델타 변조기에서는 초과 루프 지연의 보정이 이루어져야 하므로, 초과 루프 지연의 보정을 위한 곱셈기(210)가 도 3에 도시된 이산 시간 디지털 피드 포워드 시그마-델타 변조기에 더 추가되고, 디지털 합산기(200)가 곱셈기(210)에서 출력되는 디지털 신호를 감산에 적용하는 것으로 변경되어야 한다.In the continuous time digital feed forward sigma-delta modulator, the correction of the excess loop delay must be made, so that a multiplier 210 for the correction of the excess loop delay is further added to the discrete time digital feed forward sigma-delta modulator shown in FIG. The digital summer 200 should be changed to apply the digital signal output from the multiplier 210 to subtraction.

즉, 곱셈기(210)는 디지털 합산기(200)에서 출력되는 디지털 출력 신호를 계수(a2)로 곱하여 디지털 합산기(200)로 출력한다. 여기에서 디지털 합산기(200)가 디지털 도메인에 있으므로 디지털 합산기(200)로 피드 포워드되는 신호가 아날로그 신호로 변환될 필요가 없다.That is, the multiplier 210 multiplies the digital output signal output from the digital summer 200 by the coefficient a 2 and outputs the result to the digital summer 200. Here, since the digital summer 200 is in the digital domain, the signal fed to the digital summer 200 does not need to be converted into an analog signal.

그리고, 디지털 합산기(200)는 양자화기(130-0, 130-1, 130-2, …, 130-n)들로부터 출력되는 디지털 신호들을 모두 합산하고, 추가로 곱셈기(210)로부터 출력되는 디지털 신호를 감산하여 대응되는 디지털 출력 신호로 출력한다.The digital summer 200 adds all the digital signals output from the quantizers 130-0, 130-1, 130-2,..., 130-n, and further outputs from the multiplier 210. Subtract the digital signal and output it as a corresponding digital output signal.

도 2를 참조하여 설명한 종래의 피드 포워드 시그마-델타 변조기와 비교하여 보면, 도 4를 참조하여 설명하는 본 발명의 실시예에 따른 디지털 피드 포워드 시그마-델타 변조기에서는 신호들을 합산하는 회로가 디지털 합산기(200)로써 디지털 도메인에 속해 있다. 또한, 도 2에서는 초과 루프 지연 보정을 위해 DAC가 사용되었으나, 도 4에 도시된 본 발명의 실시예에서는 디지털 합산기(200)가 디지털 도메인에 위치하기 때문에, 초과 루프 지연 보정을 위해 디지털 합산기(200)에서 출력되는 디지털 출력 신호에 곱셈기(210)를 통한 계수(a2)만을 곱하여 바로 디지털 신호로써 디지털 합산기(200)로 입력함으로써 DAC를 사용할 필요가 없다.Compared with the conventional feed forward sigma-delta modulator described with reference to FIG. 2, in the digital feed forward sigma-delta modulator according to the embodiment of the present invention described with reference to FIG. 4, the circuit for summing the signals is a digital adder. 200 belongs to the digital domain. In addition, although the DAC is used for the excess loop delay correction in FIG. 2, in the embodiment of the present invention illustrated in FIG. 4, since the digital summer 200 is located in the digital domain, the digital adder is used for the excess loop delay correction. It is not necessary to use the DAC by multiplying only the coefficient a 2 through the multiplier 210 and directly inputting the digital output signal output from the 200 to the digital summer 200 as a digital signal.

도 4에 도시된 본 발명의 실시예에 따른 연속 시간 디지털 피드 포워드 시그마-델타 변조기의 동작도 도 3에 도시된 이산 시간 디지털 피드 포워드 시그마-델 타 변조기와 매우 유사하다. 다만, 디지털 합산기(200)에서 출력되는 디지털 출력 신호가 곱셈기(210)에서 계수(a2)에 의해 가중되어 디지털 합산기(200)로 다시 디지털 피드 포워드되고, 양자화기(130-0, 130-1, 130-2, …, 130-n)에서 출력되는 모든 디지털 신호들이 디지털 합산기(200)에서 모두 합산될 때 곱셈기(210)로부터 출력되는 디지털 신호는 양자화기(130-0, 130-1, 130-2, …, 130-n)에서 출력되는 모든 디지털 신호들에서 감산되도록 디지털 합산기(200)에 적용되어 결과적으로 디지털 출력 신호에 대한 초과 루프 지연의 보정이 이루어진다.The operation of the continuous time digital feed forward sigma-delta modulator according to the embodiment of the present invention shown in FIG. 4 is also very similar to the discrete time digital feed forward sigma-delta modulator shown in FIG. However, the digital output signal output from the digital summer 200 is weighted by the coefficient a 2 in the multiplier 210 to digital feed forward back to the digital summer 200, and the quantizers 130-0 and 130 When all the digital signals output from -1, 130-2, ..., 130-n are summed in the digital summer 200, the digital signals output from the multiplier 210 are the quantizers 130-0, 130-. 1, 130-2, ..., 130-n) is applied to the digital summer 200 to be subtracted from all digital signals outputted, resulting in correction of excess loop delay for the digital output signal.

상기한 바와 같이, 본 발명의 실시예에 따른 연속 시간 디지털 피드 포워드 시그마-델타 변조기에서는 피드 포워드 경로를 디지털화시킴으로써 아날로그 도메인에서 이루어졌던 종래의 신호 처리 부분을 디지털 도메인으로 이동시킬 수 있고, 이로 인해 고속의 아날로그 합산 회로의 사용 없이 디지털 도메인 상에서의 디지털 합산 회로만을 사용하므로 아날로그 회로가 차지하는 면적이나 전력 소모를 줄일 수 있다.As described above, in the continuous time digital feed forward sigma-delta modulator according to the embodiment of the present invention, by digitizing the feed forward path, it is possible to move a portion of the conventional signal processing performed in the analog domain to the digital domain. By using only the digital summing circuit in the digital domain without using the analog summing circuit, the area and power consumption of the analog circuit can be reduced.

또한, 초과 루프 지연의 보정을 위해 사용되는 디지털 합산기(200)가 아날로그 도메인이 아닌 디지털 도메인에 위치하게 되므로, 디지털 출력 신호의 아날로그 신호로의 변환없이 곱셈기(210)에서의 계수(a2)에 의한 가중만으로 바로 디지털 합산기(200)로 적용될 수 있기 때문에, 종래와 같이 디지털 출력 신호를 아날로그 신호로 변환하는 DAC를 사용하지 않아도 된다. 따라서, 아날로그 회로가 차지하는 면적 및 전력 소모를 더 감소시킬 수 있다.In addition, since the digital summer 200 used for the correction of the excess loop delay is located in the digital domain rather than the analog domain, the coefficient a 2 in the multiplier 210 without conversion of the digital output signal to the analog signal. Since it can be applied directly to the digital summer 200 only by the weighting, it is not necessary to use a DAC for converting a digital output signal into an analog signal as in the prior art. Therefore, the area and power consumption occupied by the analog circuit can be further reduced.

한편, 도 3 및 도 4에 도시된 본 발명의 실시예에 따른 디지털 피드 포워드 시그마-델타 변조기에서, 도면상으로는 양자화기(130-0, 130-1, 130-2, …, 130-n)가 많이 사용되는 것으로 보이지만, 실제로 피드 포워드 구조의 장점인 각각의 적분기(110-1, 110-2, …, 110-n)들의 출력의 낮은 스윙 범위를 고려해보면, 실제 필요로 하는 양자화기는 실제로 요구되는 해상도만큼이 아닌, 상당히 적은 양이 필요하게 된다. 예를 들어, 4비트의 양자화기를 구현하고자 하면 일반적으로 도 1 및 도 2의 종래의 피드 포워드 시그마-델타 변조기의 경우에는 한 개의 양자화기에 15개의 비교기가 사용되지만, 도 3 및 도 4의 본 발명의 실시예에 따른 디지털 피드 포워드 시그마-델타 변조기의 경우에는 각각의 양자화기에 15개 이하의 비교기를 사용할 수 있어서 총 비교기의 개수는 비슷하게 구현이 가능하다.Meanwhile, in the digital feed forward sigma-delta modulator according to the embodiment of the present invention shown in FIGS. 3 and 4, quantizers 130-0, 130-1, 130-2, ..., 130-n are shown in the drawings. Although it seems to be used a lot, considering the low swing range of the output of each of the integrators 110-1, 110-2, ..., 110-n, which is actually an advantage of the feed forward structure, the quantizer actually needed is Not just the resolution, but a fairly small amount is needed. For example, in order to implement a 4-bit quantizer, in the case of the conventional feedforward sigma-delta modulator of FIGS. 1 and 2, 15 comparators are used for one quantizer, but the present invention of FIGS. 3 and 4 In the case of the digital feedforward sigma-delta modulator according to the embodiment of 15 or less comparators may be used for each quantizer, the total number of comparators may be similarly implemented.

한편, 상기에서는 도 3 및 도 4와 같이 이산 시간 디지털 피드 포워드 시그마-델타 변조기와 연속 시간 디지털 피드 포워드 시그마-델타 변조기를 별도로 구성하였지만, 도 4에 도시된 연속 시간 디지털 피드 포워드 시그마-델타 변조기에서 곱셈기(210)의 계수(a2)를 0으로 설정하여 디지털 합산기(200)로 피드 포워드되는 신호의 연결을 끊어줌으로써 이산 시간 디지털 피드 포워드 시그마-델타 변조기와 같이 동작하도록 구현할 수 있다. 이 경우, 본 발명의 실시예에서는 연속 시간 디지털 피드 포워드 시그마-델타 변조기가 디지털 출력 신호를 디지털 합산기(200)로 피드 포워드시킬 때 별도로 DAC를 사용하지 않으므로 곱셈기(210)의 계수를 0으로 설정하여 이산 시간 디지털 피드 포워드 시그마-델타 변조기로 구현하더라도 곱셈 기(210)만 사용되지 않게 되어 부품의 소모가 종래의 기술에 비해 적어지게 된다.Meanwhile, although the discrete time digital feed forward sigma-delta modulator and the continuous time digital feed forward sigma-delta modulator are separately configured as shown in FIGS. 3 and 4, the continuous time digital feed forward sigma-delta modulator shown in FIG. By setting the coefficient a 2 of the multiplier 210 to 0 to disconnect the signal fed forward to the digital summer 200, the multiplier 210 can be implemented to operate like a discrete time digital feed forward sigma-delta modulator. In this case, in the embodiment of the present invention, since the continuous time digital feed forward sigma-delta modulator does not separately use a DAC when feeding the digital output signal to the digital summer 200, the coefficient of the multiplier 210 is set to 0. Therefore, even when implemented as a discrete time digital feedforward sigma-delta modulator, only the multiplier 210 is not used, so that the component consumption is reduced compared to the conventional technology.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concepts of the present invention defined in the following claims are also provided. It belongs to the scope of rights.

도 1은 종래의 이산 시간 피드 포워드 시그마-델타 변조기의 구조를 도시한 도면이다.1 is a diagram illustrating a structure of a conventional discrete time feed forward sigma-delta modulator.

도 2는 종래의 연속 시간 피드 포워드 시그마-델타 변조기의 구조를 도시한 도면이다.2 illustrates the structure of a conventional continuous time feed forward sigma-delta modulator.

도 3은 본 발명의 실시예에 따른 이산 시간 디지털 피드 포워드 시그마-델타 변조기의 블록도이다.3 is a block diagram of a discrete time digital feed forward sigma-delta modulator in accordance with an embodiment of the present invention.

도 4는 본 발명의 실시예에 따른 연속 시간 디지털 피드 포워드 시그마-델타 변조기의 블록도이다.4 is a block diagram of a continuous time digital feed forward sigma-delta modulator in accordance with an embodiment of the present invention.

Claims (9)

삭제delete 아날로그 입력 신호를 디지털 피드 포워드 시그마-델타 변조하여 대응되는 디지털 출력 신호로 출력하는 장치에 있어서,An apparatus for outputting a digital feed forward sigma-delta modulated analog input signal as a corresponding digital output signal, 직렬 형태로 연결되며, 각각 아날로그 신호를 입력받아서 적분을 수행하여 대응되는 아날로그 신호로 출력하는 복수의 적분기;A plurality of integrators connected in series, each receiving an analog signal and performing integration to output an analog signal; 상기 복수의 적분기에서 출력되는 아날로그 신호들을 각각 가중하여 아날로그 신호로 출력하는 복수의 곱셈기;A plurality of multipliers each weighting analog signals output from the plurality of integrators and outputting the analog signals; 상기 복수의 곱셈기에서 출력되는 아날로그 신호에 대한 양자화를 수행하여 대응되는 디지털 신호로 각각 출력하는 복수의 양자화기; A plurality of quantizers for performing quantization on analog signals output from the plurality of multipliers and outputting the corresponding digital signals; 상기 복수의 양자화기에서 출력되는 각 디지털 신호를 합산하고, 피드백되어 입력되는 신호를 상기 합산된 결과에서 감산하여 대응되는 디지털 출력 신호로 출력하는 디지털 합산기; A digital adder for summing each digital signal output from the plurality of quantizers and subtracting the feedback and input signal from the summed result as a corresponding digital output signal; 상기 디지털 합산기에서 출력되는 디지털 신호를 가중하여 상기 디지털 합산기로 출력하는 제2 곱셈기;A second multiplier for weighting the digital signal output from the digital summer and outputting the digital signal to the digital summer; 상기 디지털 합산기에서 출력되는 디지털 출력 신호를 아날로그 신호로 변환하는 디지털-아날로그 컨버터;A digital-analog converter converting the digital output signal output from the digital summer into an analog signal; 상기 디지털-아날로그 컨버터에서 출력되는 아날로그 신호를 가중하여 출력하는 추가 곱셈기; 및An additional multiplier for weighting and outputting an analog signal output from the digital-analog converter; And 상기 추가 곱셈기에서 출력되는 아날로그 신호를 상기 복수의 적분기 중 직렬 형태의 가장 앞에 위치한 제1 적분기로 입력되는 아날로그 신호에서 감산하여 상기 제1 적분기의 아날로그 입력 신호로 입력하는 감산기를 포함하고,A subtractor for subtracting the analog signal output from the additional multiplier from the analog signal input to the first integrator located in front of the plurality of integrators and inputting the analog signal as the analog input signal of the first integrator, 상기 제2 곱셈기는 상기 디지털 합산기에서 출력되는 디지털 신호에 특정 계수를 곱함으로써 상기 가중을 수행하며, The second multiplier performs the weighting by multiplying a digital signal output from the digital summer by a specific coefficient, 상기 특정 계수가 0으로 설정되는 경우, 상기 디지털 피드 포워드 시그마-델타 변조기가 이산 시간 디지털 피드 포워드 시그마-델타 변조기로 동작하고,When the specific coefficient is set to 0, the digital feed forward sigma-delta modulator operates as a discrete time digital feed forward sigma-delta modulator, 상기 특정 계수가 0이 아닌 값으로 설정되는 경우, 상기 디지털 피드 포워드 시그마-델타 변조기가 연속 시간 디지털 피드 포워드 시그마-델타 변조기로 동작하는When the particular coefficient is set to a non-zero value, the digital feed forward sigma-delta modulator operates as a continuous time digital feed forward sigma-delta modulator. 것을 특징으로 하는 디지털 피드 포워드 시그마-델타 변조기.And a digital feed forward sigma-delta modulator. 삭제delete 제2항에 있어서,3. The method of claim 2, 상기 복수의 곱셈기는 상기 제1 적분기로 입력되는 아날로그 입력 신호와 상기 복수의 적분기에서 출력되는 각 아날로그 신호에 대해 각각 설정되어 있는 계수를 곱하여 각 신호들을 가중하여 출력하는 것을 특징으로 하는 디지털 피드 포워드 시그마-델타 변조기.The plurality of multipliers multiply the analog input signals input to the first integrator and the coefficients set for each of the analog signals output from the plurality of integrators, and output the weighted signals by weighting the respective signals. Delta modulator. 제4항에 있어서,5. The method of claim 4, 상기 복수의 양자화기의 개수는 상기 복수의 곱셈기의 개수와 동일한 것을 특징으로 하는 디지털 피드 포워드 시그마-델타 변조기.And the number of the plurality of quantizers is equal to the number of the plurality of multipliers. 삭제delete 삭제delete 삭제delete 삭제delete
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