KR102118288B1 - A sigma-delta modulator for reducing clock-jitter and operation method thereof - Google Patents

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유창식
정동혁
이은상
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한양대학교 산학협력단
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    • H—ELECTRICITY
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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    • H03M3/30—Delta-sigma modulation
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    • H03M3/494—Sampling or signal conditioning arrangements specially adapted for delta-sigma type analogue/digital conversion systems
    • H03M3/496—Details of sampling arrangements or methods

Abstract

A sigma-delta modulator for reducing clock-jitter and a method of operating the same are disclosed. According to the present invention, the sigma-delta modulator comprises: an integrator for integrating a signal in which an input signal and a feedback signal are combined; a quantizer which quantizes the signal output from the integrator; a feedback digital-to-analog converter (DAC) which receives an output signal from an output node of the quantizer and feeds the output signal back to the integrator; and a differentiator which compensates for a signal in which an error due to clock-jitter is differentiated to the feedback DAC by using the output signal fed back from the output node. The fed back signal may be a signal in which the output signal of the feedback DAC and the output signal of the differentiator are combined.

Description

클록-지터를 저감시키는 시그마-델타 모듈레이터 및 이의 동작 방법{A sigma-delta modulator for reducing clock-jitter and operation method thereof}A sigma-delta modulator for reducing clock-jitter and operation method thereof

본 발명은 클록-지터를 저감시키는 시그마-델타 모듈레이터 및 이의 동작 방법에 관한 것이다. The present invention relates to a sigma-delta modulator for reducing clock-jitter and a method for operating the same.

시그마-델타 모듈레이터 클럭에 영향을 받는 블록은 아날로그 값을 디지털로 변화는 양자화기, 양자화기 결과를 입력으로 피드백해주는 피드백 디지털-아날로그 변환기가 쓰인다. 디지털-아날로그 변환기는 시그마-모듈레이터 입력으로 피드백 되기 때문에, 디지털-아날로 변환기에서 발생하는 에러는 시그마-델타 모듈레이터 전체 성능에 직접적으로 영향이 미치게 된다. Blocks affected by the sigma-delta modulator clock use a quantizer that converts analog values to digital, and a feedback digital-to-analog converter that feeds back the results of the quantizer. Since the digital-to-analog converter is fed back to the sigma-modulator input, errors occurring in the digital-to-analog converter directly affect the overall performance of the sigma-delta modulator.

피드백 디지털-아날로그 변환기에서 피드백되는 아날로그 양은 클록의 주기와 비례하게 된다. 여기서, 클록에 지터가 포함되는 경우 주기가 매 사이클마다 조금씩 차이를 가지게 되며, 이러한 차이는 시그마-델타 모듈레이터에 입력으로 피드백되는 아날로그 양에 에러를 만들게 된다. Feedback The amount of analog fed back from the digital-to-analog converter is proportional to the clock period. Here, when jitter is included in the clock, the period is slightly different every cycle, and this difference causes an error in the analog amount fed back to the sigma-delta modulator.

종래의 multi-bit NRZ feedback DAC의 경우, 클록 잡음에 의한 전달하는 전하량의 변화가 적은 것이 그 특징이다. 하지만, 클록 잡음에 대한 효과를 완벽하게 제거할 수 없으며, NRZ feedback DAC 특성상 inter symbol interference(ISI) 효과를 야기하게 되는 문제점이 있다. SCR feedback DAC의 경우 feedback DAC 전달하는 전하량이 시간이 지남에 따라 감소하게 되어, 클록 잡음에 따른 전달 전하량의 변화가 작은 것이 특징이다. 하지만, 매 cycle 마다 feedback DAC가 시작 할 때, peak 전하량이 발생하게 되어 loop filter에 부하가 걸리게 된다. 마지막으로 FSCR feedback DAC의 경우, 위 peak 전하량을 완화하기 위해, 매 cycle 마다 2번 SCR 동작을 하게 되어 peak 전하량을 줄이는 것이 특징이다. 하지만, 2개의 feedback DAC가 필요하며 각각의 동작 회로가 따로 필요하게 되는 단점이 있다.In the case of a conventional multi-bit NRZ feedback DAC, it is characterized by a small change in the amount of charge transferred due to clock noise. However, it is impossible to completely remove the effect on clock noise, and there is a problem that an inter symbol interference (ISI) effect occurs due to the nature of the NRZ feedback DAC. In the case of an SCR feedback DAC, the amount of charge delivered by the feedback DAC decreases over time, and the change in the amount of charge delivered by clock noise is small. However, when the feedback DAC starts every cycle, the peak charge amount is generated, which puts a load on the loop filter. Lastly, in the case of FSCR feedback DAC, in order to alleviate the above peak charge amount, SCR operation is performed twice every cycle to reduce the peak charge amount. However, two feedback DACs are required, and each operation circuit is required separately.

(01) 대한민국등록특허공보 제10-1531921호(2015.06.22.)(01) Korean Registered Patent Publication No. 10-1531921 (2015.06.22.)

본 발명은 클록-지터를 저감시키는 시그마-델타 모듈레이터 및 이의 동작 방법을 제공하기 위한 것이다. The present invention is to provide a sigma-delta modulator for reducing clock-jitter and a method for operating the same.

또한, 본 발명은 미분 방식을 이용하여 클록에 존재하는 클록-지터가 하이패스 필터링될 수 있는 클록-지터를 저감시키는 시그마-델타 모듈레이터 및 이의 동작 방법을 제공하기 위한 것이다. In addition, the present invention is to provide a sigma-delta modulator for reducing clock-jitter in which clock-jitter present in a clock can be high-pass filtered using a differential method and a method of operating the same.

또한, 본 발명은 저대역에서 보이는 클록-지터에 의한 에러양이 감소될 수 있는 클록-지터를 저감시키는 시그마-델타 모듈레이터 및 이의 동작 방법을 제공하기 위한 것이다. In addition, the present invention is to provide a sigma-delta modulator for reducing clock-jitter in which the amount of error due to clock-jitter seen in a low band can be reduced and a method for operating the same.

본 발명의 일 측면에 따르면, 클록-지터를 저감시키는 시그마-델타 모듈레이터가 제공된다. According to one aspect of the present invention, a sigma-delta modulator for reducing clock-jitter is provided.

본 발명의 일 실시예에 따르면, 시그마-델타 모듈레이터에 있어서, 입력 신호와 피드백 신호가 결합된 신호를 적분하는 적분기; 상기 적분기로부터 출력된 신호를 양자화하는 양자화기; 상기 양자화기의 출력 노드로부터 출력 신호를 피드백 받아 상기 적분기로 피드백하는 피드백 디지털 아날로그 변환기(DAC); 및 상기 출력 노드로부터 피드백된 출력 신호를 이용하여 클록-지터에 의한 에러를 미분한 신호를 상기 피드백 디지털 아날로그 변환기에 보상하는 미분기를 포함하되, 상기 피드백 신호는 상기 피드백 디지털 아날로그 변환기의 출력 신호와 상기 미분기의 출력 신호가 결합된 신호인 것을 특징으로 하는 시그마-델타 모듈레이터가 제공될 수 있다. According to an embodiment of the present invention, the sigma-delta modulator, the integrator for integrating the input signal and the feedback signal combined signal; A quantizer to quantize the signal output from the integrator; A feedback digital-to-analog converter (DAC) that receives an output signal from the output node of the quantizer and feeds it back to the integrator; And a differentiator for compensating the differential signal due to clock-jitter to the feedback digital-to-analog converter by using the output signal fed back from the output node, wherein the feedback signal includes the output signal of the feedback digital-to-analog converter and the A sigma-delta modulator may be provided, characterized in that the output signal of the differentiator is a combined signal.

상기 양자화기의 입력 단에 형성되며, 상기 적분기의 출력 신호와 상기 미분한 신호를 가산하여 상기 양자화기로 입력하는 제1 가산기; 및 상기 양자화기의 출력 단에 형성되며, 상기 양자화기의 출력 신호에서 상기 가산된 미분된 신호를 감산하는 제2 감산기를 더 포함할 수 있다. A first adder formed at an input terminal of the quantizer and adding the output signal of the integrator and the differential signal to input to the quantizer; And a second subtractor formed on the output terminal of the quantizer and subtracting the added differential signal from the output signal of the quantizer.

상기 미분기는, 제1 디지털 아날로그 변환기; 및 상기 제2 디지털 아날로그 변환기를 더 포함하되, 상기 제1 디지털 아날로그 변환기 및 상기 제2 디지털 아날로그 변환기를 교번으로 스위칭하여 상기 미분한 신호를 1-클럭 지연하여 상기 피드백 디지털 아날로그 변환기로 출력할 수 있다. The differentiator may include a first digital-to-analog converter; And the second digital-to-analog converter, which may alternately switch the first digital-to-analog converter and the second digital-to-analog converter to delay the differential signal by 1-clock to output the feedback to the digital-to-analog converter. .

상기 제1 디지털 아날로그 변환기 및 상기 제2 디지털 아날로그 변환기는 RZ 방식의 디지털 아날로그 변환기이며, 상기 피드백 디지털 아날로그 변환기는 NRZ 디지털 아날로그 변환기이다. The first digital-to-analog converter and the second digital-to-analog converter are RZ type digital-to-analog converters, and the feedback digital-to-analog converter is an NRZ digital-to-analog converter.

상기 미분기는, 상기 출력 노드로부터 피드백된 출력 신호 중 제(n-2) 출력 신호와 제(n-3) 출력 신호를 차감하여 상기 미분한 신호를 계산한 후 1-클럭 지연하여 상기 피드백 디지털 아날로그 변환기에 보상할 수 있다. The differentiator calculates the differential signal by subtracting the (n-2)th output signal and the (n-3)th output signal among the output signals fed back from the output node, and then delays the clock by 1-clock delay to generate the feedback digital analog. The converter can be compensated.

상기 피드백 디지털 아날로그 변환기의 출력단에 위치되며, 상기 피드백 디지털 아날로그 변환기의 출력 신호와 상기 미분기로부터 출력된 신호를 가산하여 보상하는 보상기를 더 포함할 수 있다. It is located at the output terminal of the feedback digital-to-analog converter, and may further include a compensator to compensate by adding the output signal of the feedback digital-to-analog converter and the signal output from the differentiator.

본 발명의 다른 측면에 따르면, 클록-지터를 저감시키는 시그마-델타 모듈레이터의 동작 방법이 제공된다. According to another aspect of the present invention, a method of operating a sigma-delta modulator for reducing clock-jitter is provided.

본 발명의 일 실시예에 따르면, 시그마-델타 모듈레이터의 동작 방법에 있어서, (a) 입력 신호와 피드백 신호가 결합된 신호를 적분하는 단계; (b) 상기 적분된 신호를 양자화하여 양자화된 출력 신호를 출력하는 단계-상기 피드백 신호는 상기 양자화된 출력 신호가 피드백된 신호임; 및 (c) 상기 피드백 신호가 상기 (a) 단계로 입력되기 전에, 상기 양자화된 출력 신호를 이용하여 클록-지터에 의한 에러를 미분한 신호를 상기 피드백 신호에 보상하는 단계를 포함하는 시그마-델타 모듈레이터의 동작 방법이 제공될 수 있다. According to an embodiment of the present invention, a method of operating a sigma-delta modulator, comprising: (a) integrating a signal in which an input signal and a feedback signal are combined; (b) quantizing the integrated signal to output a quantized output signal-the feedback signal is a signal from which the quantized output signal is fed back; And (c) before the feedback signal is input to the step (a), using the quantized output signal to compensate for the differential signal of an error caused by clock-jitter to the feedback signal. A method of operating the modulator can be provided.

상기 미분된 신호는 상기 적분된 신호와 결합되어 양자화 과정을 거친 후 상기 양자화된 출력 신호에서 차감되어 출력단으로 출력될 수 있다. The differentiated signal may be combined with the integrated signal and subjected to a quantization process, then subtracted from the quantized output signal and output to the output terminal.

본 발명의 일 실시예에 따른 클록-지터를 저감시키는 시그마-델타 모듈레이터 및 이의 동작 방법을 제공함으로써, 클록-지터의 에러를 감쇄시킬 수 있다. By providing a sigma-delta modulator for reducing clock-jitter and an operation method thereof according to an embodiment of the present invention, it is possible to attenuate clock-jitter errors.

이를 통해, 본 발명은 시그마-델타 모듈레이터의 성능 저하를 최소화할 수 있는 이점이 있다. Through this, the present invention has the advantage of minimizing the performance degradation of the sigma-delta modulator.

도 1은 일반적인 연속시간 시그마-델타 모듈레이터의 ADC 구조를 도시한 도면.
도 2는 NRZ 방식의 피드백 DAC가 클록 지터에 의해 영향을 받았을 때 발생하게 되는 에러의 양을 나타낸 도면.
도 3은 클록-지터 에러에 대한 시간 영역에서의 미분을 주파수 영역으로 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 시그마-델타 모듈레이터의 구조를 개략적으로 도시한 도면.
도 5는 본 발명의 일 실시예에 따른 동작 타이밍도를 예시한 도면.
도 6은 본 발명의 일 실시예에 따른 미분기의 상세 구조를 도시한 도면.
도 7은 본 발명의 일 실시예에 따른 시그마-델타 모듈레이터의 동작 과정을 나타낸 순서도.1 is a diagram showing the ADC structure of a typical continuous-time sigma-delta modulator.
2 is a diagram showing the amount of error that occurs when the NRZ feedback DAC is affected by clock jitter.
Fig. 3 is a frequency domain showing derivatives in the time domain for clock-jitter errors.
4 is a diagram schematically showing the structure of a sigma-delta modulator according to an embodiment of the present invention.
5 is a diagram illustrating an operation timing diagram according to an embodiment of the present invention.
6 is a view showing a detailed structure of a differentiator according to an embodiment of the present invention.
7 is a flowchart illustrating an operation process of a sigma-delta modulator according to an embodiment of the present invention.

본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. 이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명한다. As used herein, a singular expression includes a plural expression unless the context clearly indicates otherwise. In this specification, the terms "consisting of" or "comprising" should not be construed as including all of the various components, or various steps described in the specification, among which some components or some steps It may not be included, or it should be construed to further include additional components or steps. In addition, terms such as "... unit" and "module" described in the specification mean a unit that processes at least one function or operation, which may be implemented in hardware or software, or a combination of hardware and software. . Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 일반적인 연속시간 시그마-델타 모듈레이터의 ADC 구조를 도시한 도면이고, 도 2는 NRZ 방식의 피드백 DAC가 클록 지터에 의해 영향을 받았을 때 발생하게 되는 에러의 양을 나타낸 도면이며, 도 3은 클록-지터 에러에 대한 시간 영역에서의 미분을 주파수 영역으로 나타낸 도면이다. 1 is a diagram showing the ADC structure of a typical continuous-time sigma-delta modulator, and FIG. 2 is a diagram showing the amount of error that occurs when the NRZ-type feedback DAC is affected by clock jitter, and FIG. 3 is It is a diagram showing the derivative in the time domain for the clock-jitter error in the frequency domain.

도 1에서 피드백 디지털-아날로그 변환기(DAC: digital-analog converter, 이하 DAC라 칭하기로 함)는 통상적으로 NRZ(Nonzero-Return-to-Zero, 이하 NRZ라 칭하기로 함) 방식으로 DAC를 구성한다. 이때, NRZ 방식의 피드백 DAC의 출력은 양자화기(QNT) 출력과 클럭(Vclk)의 라이징 에지 사이의 간격(Ts)이 곱한 형태로 나타나게 된다. In Figure 1, the feedback digital-analog converter (DAC: digital-analog converter, hereinafter referred to as DAC) constitutes a DAC in a NRZ (Nonzero-Return-to-Zero, hereinafter referred to as NRZ) method. At this time, the output of the feedback DAC of the NRZ method is displayed in the form of the product of the distance T s between the output of the quantizer (QNT) and the rising edge of the clock (V clk ).

이를 수학식으로 나타내면 수학식 1과 같다. This is expressed by Equation (1).

Figure 112019074271825-pat00001
Figure 112019074271825-pat00001

여기서, 클록 라이징 에지 사이의 간격(Ts)는 클록 지터(jitter)가 발생하게 되면, 사이의 간격이 매 사이클마다 불규칙하게 바뀌게 된다. 따라서, 일반적인 클록 지터 환경에서 라이징 에지 사이의 간격은 수학식 2와 같이 나타낼 수 있다. Here, when the clock jitter occurs, the interval T s between the clock rising edges is irregularly changed every cycle. Therefore, in a typical clock jitter environment, the spacing between rising edges can be expressed as Equation (2).

Figure 112019074271825-pat00002
Figure 112019074271825-pat00002

여기서,

Figure 112019074271825-pat00003
는 간격 에러를 나타낸다. 간격 에러(
Figure 112019074271825-pat00004
)는 시그마-델타 모듈레이터의 피드백 DAC와 모듈레이트되어 에러로 나타나게 된다. 이러한 에러는 모듈레이터 입력에서 발생되어 아무런 필터링 과정이 없기 때문에 모듈레이터의 성능에 영향을 미치게 된다. here,
Figure 112019074271825-pat00003
Indicates an interval error. Interval error (
Figure 112019074271825-pat00004
) Is modulated with the feedback DAC of the sigma-delta modulator, resulting in an error. This error occurs at the modulator input and has no filtering process, which affects the performance of the modulator.

도 2는 NRZ 방식의 피드백 DAC가 클록 지터에 의해 영향을 받았을 때 발생하게 되는 에러의 양을 나타낸 도면이다. 클록-지터에 의한 에러의 양은 클록-지터 에러와 피드백 DAC의 이전값과 현재값의 차이의 곱으로 나타나게 된다. 이를 수학식으로 나타내면 수학식 3과 같이 나타낼 수 있다. 2 is a diagram showing the amount of error that occurs when the NRZ-type feedback DAC is affected by clock jitter. The amount of error caused by clock-jitter is expressed as the product of the difference between the previous value and the current value of the feedback DAC and the clock-jitter error. If this is expressed by Equation, it can be expressed as Equation 3.

Figure 112019074271825-pat00005
Figure 112019074271825-pat00005

여기서,

Figure 112019074271825-pat00006
는 피드백 DAC의 현재값을 나타내며,
Figure 112019074271825-pat00007
는 피드백 DAC의 이전값을 나타낸다. here,
Figure 112019074271825-pat00006
Indicates the current value of the feedback DAC,
Figure 112019074271825-pat00007
Indicates the previous value of the feedback DAC.

이러한,

Figure 112019074271825-pat00008
를 제거하기 위해 클록-지터에 의한 에러값을 시간 영역에서 미분하여 필터링할 수 있다. 즉, 시간 여역에서의 미분은 현재의 값에서 바로 이전의 값을 빼는 방법으로, 이를 주파수 영역에서 수식적으로 표현하면 수학식 4와 같이 나타낼 수 있다. Such,
Figure 112019074271825-pat00008
In order to remove, the error value due to clock-jitter can be filtered by differentiation in the time domain. That is, the derivative in the time domain is a method of subtracting the previous value from the current value, and if it is expressed in the frequency domain mathematically, it can be expressed as Equation (4).

Figure 112019074271825-pat00009
Figure 112019074271825-pat00009

수학식 4를 주파수 스펙트럼으로 표현하면 도 3과 같이 나타낼 수 있다. 일반적으로 시그마-델타 모듈레이터의 경우, 출력에서 전 영역의 주파수 대역을 사용하는 것이 아닌 일부 영역만을 선택하여 이용한다. 따라서, 수학식 4와 같이 시간 영역에서의 미분 방식을 이용한다면 낮은 주파수 대역에서 발생하는 클록-지터에 의한 에러를 제거할 수 있어 에러에 의한 성능 감소를 완화시킬 수 있다. 도 4를 참조하여 이에 대해 보다 상세히 설명하기로 한다. When Equation 4 is expressed as a frequency spectrum, it can be expressed as shown in FIG. 3. In general, in the case of a sigma-delta modulator, only a partial region is selected and used, rather than using the entire frequency band at the output. Accordingly, if the differential method in the time domain is used as in Equation 4, errors due to clock-jitter occurring in a low frequency band can be eliminated, thereby reducing performance degradation due to errors. This will be described in more detail with reference to FIG. 4.

도 4는 본 발명의 일 실시예에 따른 시그마-델타 모듈레이터의 구조를 개략적으로 도시한 도면이고, 도 5는 본 발명의 일 실시예에 따른 동작 타이밍도를 예시한 도면이고, 도 6은 본 발명의 일 실시예에 따른 미분기의 상세 구조를 도시한 도면이다. 4 is a diagram schematically showing the structure of a sigma-delta modulator according to an embodiment of the present invention, FIG. 5 is a diagram illustrating an operation timing diagram according to an embodiment of the present invention, and FIG. 6 is the present invention This is a diagram showing a detailed structure of a differentiator according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일 실시예에 따른 시그마-델타 모듈레이터(400)는 적분기(410), 양자화기(420), 피드백 디지털 아날로그 변환기(DAC: digital to analog converter, 이하 DAC라 칭하기로 함)(430) 및 미분기(440)를 포함하여 구성된다. 4, the sigma-delta modulator 400 according to an embodiment of the present invention will be referred to as a integrator 410, a quantizer 420, a feedback digital to analog converter (DAC) 430) and the differentiator 440.

본 발명의 일 실시예에 따른 시그마-델타 모듈레이터(400)는 클록-지터에 의한 에러를 시간 영역에서 미분하여 저대역에 존재하는 에러양을 감쇄시킬 수 있는 것을 주요 특징으로 한다. 이하에서는 이에 대한 회로 구성에 대해 설명하기로 한다. 그러나 도 4 자체로 본 발명의 일 실시예에 따른 시그마-델타 모듈레이터(400)의 물리적인 회로 구성을 확정하는 것은 아니다. 본 발명의 일 실시예에 따른 클록-지터에 의한 피드백 DAC에 의한 에러를 시간 영역에서 미분하여 필터링하는 구조인 경우 물리적으로 다른 회로를 구성할 수도 있음은 당연하다. The sigma-delta modulator 400 according to an embodiment of the present invention is characterized in that it is possible to attenuate the error caused by the clock-jitter in the time domain to attenuate the amount of errors present in the low band. Hereinafter, a circuit configuration for this will be described. However, FIG. 4 itself does not determine the physical circuit configuration of the sigma-delta modulator 400 according to an embodiment of the present invention. In the case of a structure in which an error caused by a feedback DAC by a clock-jitter according to an embodiment of the present invention is differentially filtered in a time domain, it is natural that other circuits may be physically configured.

적분기(410)는 입력 신호(Vin)와 피드백 신호를 결합한 신호를 입력받아 적분하여 출력한다. 적분기(410)는 예를 들어, 1차, 2차 및 3차 적분기로 구성될 수도 있다.The integrator 410 receives the signal combining the input signal V in and the feedback signal, integrates it, and outputs the signal. The integrator 410 may be composed of, for example, primary, secondary and tertiary integrators.

적분기(410)의 입력단에는 제1 감산기를 포함할 수 있다. 제1 감산기(415)는 입력 신호(Vin)와 피드백 신호를 감산한 결합된 신호를 적분기(410)의 입력으로 출력할 수 있다. The input terminal of the integrator 410 may include a first subtractor. The first subtractor 415 may output the combined signal obtained by subtracting the input signal V in and the feedback signal to the input of the integrator 410.

양자화기(420)는 적분기(410)의 출력 신호를 클럭에 응답하여 양자화된 디지털 신호(양자화 신호라 칭하기로 함)를 출력 신호로 출력한다. The quantizer 420 outputs a quantized digital signal (to be referred to as a quantization signal) as an output signal in response to the clock of the output signal of the integrator 410.

본 발명의 일 실시예에 따르면, 양자화기(420)의 출력단에 제1 출력 노드를 통해 양자화기(420)에서 출력된 출력 신호(즉, 양자화 신호)는 피드백 DAC(430)와 미분기(440)로 각각 입력된다. 또한, 양자화기(420)의 제1 출력 노드를 통해 양자화된 양자화 신호가 출력 신호로써 외부로 출력될 수도 있다. According to an embodiment of the present invention, the output signal (ie, the quantization signal) output from the quantizer 420 through the first output node to the output terminal of the quantizer 420 is a feedback DAC 430 and a differentiator 440 Is entered respectively. In addition, a quantized signal quantized through the first output node of the quantizer 420 may be output to the outside as an output signal.

양자화기(420)의 입력단에는 제1 가산기(422)가 배치된다. 제1 가산기(422)는 하기에서 설명된 미분기(440)에 의해 미분된 신호를 적분기(410)의 출력 신호와 가산하여 양자화기(420)로 입력할 수 있다. A first adder 422 is disposed at an input terminal of the quantizer 420. The first adder 422 may add the signal differentiated by the differentiator 440 described below with the output signal of the integrator 410 and input it to the quantizer 420.

또한, 양자화기(420)의 제1 출력 노드(426)의 후단에는 제2 감산기(424)가 배치된다. 제2 감산기(424)는 양자화기(420)의 입력단을 통해 불필요하게 가산된 미분기(440)의 출력 신호(미분된 신호)를 양자화기(420)의 출력 신호에서 차감하기 위한 수단이다. 즉, 제2 감산기(424)는 양자화기(420)의 출력 신호와 미분기(440)에서 출력된 미분된 신호를 차감하여 최종 출력 신호(양자화 신호)가 출력될 수 있다. In addition, a second subtractor 424 is disposed at a rear end of the first output node 426 of the quantizer 420. The second subtractor 424 is a means for subtracting the output signal (differentiated signal) of the differentiator 440 unnecessarily added through the input terminal of the quantizer 420 from the output signal of the quantizer 420. That is, the second subtractor 424 may subtract the output signal of the quantizer 420 from the differential signal output from the differentiator 440 to output a final output signal (quantization signal).

미분기(440)는 양자화기(420)의 제1 출력 노드(426)로부터 출력 신호를 피드백받고, 피드백된 출력 신호를 이용하여 클록-지터를 시간 영역에서 미분하기 위한 수단이다. The differentiator 440 is a means for receiving an output signal from the first output node 426 of the quantizer 420 and using the feedback output signal to differentiate clock-jitter in the time domain.

이에 대해 보다 상세히 설명하기로 한다. This will be described in more detail.

수학식 3에서 (n-1) 번째에서 발생한 클록-지터에 의한 피드백 DAC 에러의 양은 (n-1)번째 클록-지터 에러(

Figure 112019074271825-pat00010
)와 피드백 DAC의 이전 값과 현재값의 차이(
Figure 112019074271825-pat00011
)의 곱으로 나타낼 수 있다. 여기서, (
Figure 112019074271825-pat00012
)에 해당하는 데이터를 1-클록 만큼 딜레이시킨 후 n번째 발생한 클록-지터에 의한 에러(
Figure 112019074271825-pat00013
)을 곱하는 과정을 거치게 되면, 수학식 5와 같이 나타낼 수 있다. 이에 대한 타이밍도는 도 5에 도시된 바와 같다. In equation (3), the amount of feedback DAC error caused by clock-jitter in the (n-1) th is (n-1) th clock-jitter error (
Figure 112019074271825-pat00010
) And the difference between the previous value and the current value of the feedback DAC (
Figure 112019074271825-pat00011
). here, (
Figure 112019074271825-pat00012
) The error caused by the nth clock-jitter after delaying the data corresponding to 1-clock
Figure 112019074271825-pat00013
), it can be expressed as Equation (5). The timing diagram for this is as shown in FIG. 5.

Figure 112019074271825-pat00014
Figure 112019074271825-pat00014

본 발명의 일 실시예에 따른 미분기(440)는 제1 디지털 아날로그 변환기(442) 및 제2 디지털 아날로그 변환기(444)를 더 포함한다. 제1 디지털 아날로그 변환기(442) 및 제2 디지털 아날로그 변환기(444)는 RZ 방식의 디지털 아날로그 변환기일 수 있다. The differentiator 440 according to an embodiment of the present invention further includes a first digital-to-analog converter 442 and a second digital-to-analog converter 444. The first digital-to-analog converter 442 and the second digital-to-analog converter 444 may be RZ-type digital-to-analog converters.

RZ 방식의 디지털 아날로그 변환기는 특성상 연속적으로 데이터를 내보낼 수 없으므로 복수의 RZ 방식의 디지털 아날로그 변환기(442, 444)가 미분기(440)의 출력단에 위치되며, 교번으로 스위칭되어 데이터(미분된 신호)를 연속으로 출력할 수 있다. Due to the nature of the RZ-type digital-to-analog converter, it is not possible to continuously export data, so a plurality of RZ-type digital-to-analog converters 442 and 444 are located at the output of the differentiator 440, and are alternately switched to transmit data (differentiated signals). You can print continuously.

RZ 디지털 아날로그 변환기는 출력 데이터를 연속적으로 출력할 수 없으므로 return-to-zero 과정이 필요하다. 따라서, 하기에서 설명되는 피드백 DAC와 달리 RZ 디지털 아날로그 변환기는 클록-지터에 의한 에러값이 피드백 DAC의 입력 데이터에 비례한다. The RZ digital-to-analog converter cannot output output data continuously, so a return-to-zero process is required. Therefore, unlike the feedback DAC described below, the error value due to clock-jitter in the RZ to digital analog converter is proportional to the input data of the feedback DAC.

n번째 라이징 에러(rising edge)가 발생할 때까지, 클록-지터에 대한 에러값을 모두 더한 값을 수학적으로 나타내면 수학식 6과 같이 나타낼 수 있다. Until the nth rising edge occurs, a value obtained by adding all of the error values for clock-jitter may be expressed by Equation (6).

Figure 112019074271825-pat00015
Figure 112019074271825-pat00015

수학식 6의 결과를 통해 클록-지터의 저주파수 영역에 존재하는 클록-지터에 의한 피드백 DAC 에러를 시간 영역에서 미분할 수 있으며, 이러한 필터링을 통해 충분히 에러를 감쇄시킬 수 있다.Through the result of Equation 6, the feedback DAC error caused by the clock-jitter existing in the low-frequency region of the clock-jitter can be differentiated in the time domain, and the filtering can sufficiently attenuate the error.

즉, 다시 설명하면, 미분기(440)는 양자화기(420)의 제1 출력 노드(426)로부터 출력 신호를 피드백 받은 후 시간 영역에서 미분하여 미분된 신호를 제1 디지털 아날로그 변환기(442) 및 제2 디지털 아날로그 변환기(444) 중 어느 하나를 통해 출력할 수 있다. 세부 회로는 도 6에 도시된 바와 같다. That is, again, the differentiator 440 receives the output signal from the first output node 426 of the quantizer 420 and then differentiates it in the time domain to convert the differentiated signal to the first digital-to-analog converter 442 and the first 2 can be output through any one of the digital-to-analog converter 444. The detailed circuit is as shown in FIG. 6.

미분기(440)로부터 출력된 신호(미분된 신호)는 제2 노드를 통해 양자화기(420)의 입력단에 배치된 가산기와 양자화기(420)의 출력단에 배치된 제2 감산기(424)로 각각 출력될 수 있다. 이를 통해 미분기(440)의 출력 신호가 양자화기(420)의 입력단에서 가산된 후 최종 출력단에서 감산될 수 있다. The signal (differentiated signal) output from the differentiator 440 is output through the second node to the adder disposed at the input terminal of the quantizer 420 and the second subtractor 424 disposed at the output terminal of the quantizer 420, respectively. Can be. Through this, the output signal of the differentiator 440 may be added at the input terminal of the quantizer 420 and then subtracted at the final output terminal.

다시 정리하면, 미분기(440)는 피드백된 출력 신호 중 제(n-2) 출력 신호와 제(n-3) 출력 신호를 차감하여 상기 미분한 신호를 계산한 후 1-클럭 지연하여 피드백 DAC(430)로 출력할 수 있다. In summary, the differentiator 440 calculates the differential signal by subtracting the (n-2)th output signal and the (n-3)th output signal among the feedback output signals, and then delays the 1-clock delay to generate a feedback DAC ( 430).

피드백 DAC(430)는 양자화기(420)의 출력 신호를 피드백 받아 피드백 신호를 적분기(410)로 출력한다. 여기서, 피드백 DAC(430)는 NRZ 방식의 DAC일 수 있다. The feedback DAC 430 receives the output signal of the quantizer 420 and outputs the feedback signal to the integrator 410. Here, the feedback DAC 430 may be an NRZ type DAC.

이러한 피드백 DAC(430)의 에러의 양을 줄이기 위해, 양자화기(420)로부터 피드백된 출력 신호를 시간 영역에서 미분하여 피드백 DAC(430)에 보상하여 에러를 감쇄시킬 수 있다. To reduce the amount of error in the feedback DAC 430, the output signal fed back from the quantizer 420 may be differentiated in the time domain to compensate the feedback DAC 430 to attenuate the error.

피드백 DAC(430)의 출력 신호는 미분기(440)의 출력 신호와 감산되어 피드백 신호로써 적분기(410)로 입력될 수 있다. The output signal of the feedback DAC 430 may be subtracted from the output signal of the differentiator 440 and input to the integrator 410 as a feedback signal.

피드백 DAC(430)의 출력단에는 제3 감산기(428)가 형성되며, 제3 감산기(428)를 통해 피드백 DAC(430)의 출력 신호와 미분기(440)의 출력 신호가 결합(감산)되어 적분기(410)로 입력될 수 있다. A third subtractor 428 is formed at the output terminal of the feedback DAC 430, and the output signal of the feedback DAC 430 and the output signal of the differentiator 440 are combined (subtracted) through the third subtractor 428, and the integrator ( 410).

도 7은 본 발명의 일 실시예에 따른 시그마-델타 모듈레이터의 동작 과정을 나타낸 순서도이다. 7 is a flowchart illustrating an operation process of a sigma-delta modulator according to an embodiment of the present invention.

단계 710에서 시그마-델타 모듈레이터(400)는 적분기를 통해 입력 신호와 피드백 신호가 결합된 신호를 적분한다. In step 710, the sigma-delta modulator 400 integrates a signal combined with an input signal and a feedback signal through an integrator.

단계 715에서 시그마-델타 모듈레이터(400)는 적분된 신호를 양자화하여 양자화된 출력 신호를 출력한다. In step 715, the sigma-delta modulator 400 quantizes the integrated signal and outputs a quantized output signal.

단계 720에서 시그마-델타 모듈레이터(400)는 양자화된 출력 신호를 피드백 받아 클록-지터에 의한 에러를 시간 영역에서 미분한 신호를 출력한다. In step 720, the sigma-delta modulator 400 receives the quantized output signal and outputs a differential signal in the time domain for errors caused by clock-jitter.

단계 725에서 시그마-델타 모듈레이터(400)는 양자화된 출력 신호를 피드백하여 적분기로 출력한다. 이때, 시그마-델타 모듈레이터(400)는 양자화된 출력 신호를 피드백하여 적분기로 출력하기 전에, 양자화된 출력 신호를 이용하여 클록-지터에 의한 에러를 시간 영역에서 미분한 신호를 피드백 신호에 보상한 후 적분기의 입력단으로 출력할 수 있다. In step 725, the sigma-delta modulator 400 feeds back the quantized output signal to the integrator. In this case, before the sigma-delta modulator 400 feeds back the quantized output signal to the integrator, compensates the differential signal in the time domain with the clock-jitter error using the quantized output signal and compensates the feedback signal. It can be output to the input terminal of the integrator.

또한, 도 4 내지 도 6을 참조하여 설명한 바와 같이, 단계 715의 양자화 과정시, 양자화된 출력 신호를 이용하여 클록-지터에 의한 에러를 시간 영역에서 미분한 신호가 양자화 과정의 입력단에 가산된 후 최종 출력단에서 감산될 수 있다. In addition, as described with reference to FIGS. 4 to 6, in the quantization process of step 715, after a signal differential in the time domain is added to the input terminal of the quantization process, an error caused by clock-jitter using the quantized output signal Can be subtracted from the final output stage.

다시 정리하면, 본 발명의 일 실시예에 따른 시그마-델타 모듈레이터는 클록-지터에 의한 에러를 시간 영역에서 미분함으로써 클록-지터를 하이패스 필터링할 수 있는 이점이 있다. 이로 인해, 본 발명의 일 실시예에 따른 시그마-델타 모듈레이터는 저대역에서 보이는 클록-지터에 의한 에러양이 감쇄될 수 있으며, 최종적으로 시그마-델타 모듈레이터의 성능에 미치는 영향을 최소화할 수 있는 이점이 있다. In summary, the sigma-delta modulator according to an embodiment of the present invention has an advantage of high-pass filtering the clock-jitter by differentiating the error caused by the clock-jitter in the time domain. Due to this, the sigma-delta modulator according to an embodiment of the present invention can attenuate the amount of error due to clock-jitter seen in the low band, and finally the advantage of minimizing the effect on the performance of the sigma-delta modulator There is this.

상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.The hardware device described above may be configured to operate as one or more software modules to perform the operation of the present invention, and vice versa.

이제까지 본 발명에 대하여 그 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.So far, the present invention has been focused on the embodiments. Those skilled in the art to which the present invention pertains will appreciate that the present invention may be implemented in a modified form without departing from the essential characteristics of the present invention. Therefore, the disclosed embodiments should be considered in terms of explanation, not limitation. The scope of the present invention is shown in the claims rather than the foregoing description, and all differences within the equivalent range should be interpreted as being included in the present invention.

400: 시그마-델타 모듈레이터
410: 적분기
420: 양자화기
430: 미분기
440: 피드백 DAC400: sigma-delta modulator
410: integrator
420: quantizer
430: Differential
440: feedback DAC

Claims (8)

시그마-델타 모듈레이터에 있어서,
입력 신호와 피드백 신호가 결합된 신호를 적분하는 적분기;
상기 적분기로부터 출력된 신호를 양자화하는 양자화기;
상기 양자화기의 출력 노드로부터 출력 신호를 피드백 받아 상기 적분기로 피드백하는 피드백 디지털 아날로그 변환기(DAC); 및
상기 출력 노드로부터 피드백된 출력 신호를 이용하여 클록-지터에 의한 에러를 미분한 신호를 상기 피드백 디지털 아날로그 변환기에 보상하는 미분기를 포함하되,
상기 피드백 신호는 상기 피드백 디지털 아날로그 변환기의 출력 신호와 상기 미분기의 출력 신호가 결합된 신호인 것을 특징으로 하는 시그마-델타 모듈레이터.
In the sigma-delta modulator,
An integrator for integrating a signal in which an input signal and a feedback signal are combined;
A quantizer to quantize the signal output from the integrator;
A feedback digital-to-analog converter (DAC) that receives an output signal from the output node of the quantizer and feeds it back to the integrator; And
And a differentiator for compensating a signal that differentiates an error due to clock-jitter using the output signal fed back from the output node to the feedback digital-to-analog converter.
The feedback signal is a sigma-delta modulator, characterized in that the output signal of the feedback digital-to-analog converter and the output signal of the differentiator are combined.
제1 항에 있어서,
상기 양자화기의 입력 단에 형성되며, 상기 적분기의 출력 신호와 상기 미분한 신호를 가산하여 상기 양자화기로 입력하는 제1 가산기; 및
상기 양자화기의 출력 단에 형성되며, 상기 양자화기의 출력 신호에서 상기 가산된 미분된 신호를 감산하는 제2 감산기를 더 포함하는 시그마-델타 모듈레이터.
According to claim 1,
A first adder formed at an input terminal of the quantizer and adding the output signal of the integrator and the differential signal to input to the quantizer; And
A sigma-delta modulator formed on an output terminal of the quantizer and further comprising a second subtracter subtracting the added differential signal from the output signal of the quantizer.
제1 항에 있어서,
상기 미분기는,
제1 디지털 아날로그 변환기; 및 제2 디지털 아날로그 변환기를 더 포함하되,
상기 제1 디지털 아날로그 변환기 및 상기 제2 디지털 아날로그 변환기를 교번으로 스위칭하여 상기 미분한 신호를 1-클럭 지연하여 상기 피드백 디지털 아날로그 변환기로 출력하는 것을 특징으로 하는 시그마-델타 모듈레이터.
According to claim 1,
The differentiator,
A first digital-to-analog converter; And a second digital-to-analog converter,
Sigma-delta modulator, characterized in that by switching the first digital-to-analog converter and the second digital-to-analog converter alternately, the differential signal is delayed by 1-clock and output to the feedback digital-to-analog converter.
제3 항에 있어서,
상기 제1 디지털 아날로그 변환기 및 상기 제2 디지털 아날로그 변환기는 RZ 방식의 디지털 아날로그 변환기이며,
상기 피드백 디지털 아날로그 변환기는 NRZ 디지털 아날로그 변환기인 것을 특징으로 하는 시그마-델타 모듈레이터.
According to claim 3,
The first digital-to-analog converter and the second digital-to-analog converter are RZ type digital-to-analog converters,
The feedback digital-to-analog converter is a sigma-delta modulator, characterized in that the NRZ digital-to-analog converter.
제1 항에 있어서,
상기 미분기는,
상기 출력 노드로부터 피드백된 출력 신호 중 제(n-2) 출력 신호와 제(n-3) 출력 신호를 차감하여 상기 미분한 신호를 계산한 후 1-클럭 지연하여 상기 피드백 디지털 아날로그 변환기에 보상하는 것을 특징으로 하는 시그마-델타 모듈레이터.
According to claim 1,
The differentiator,
Of the output signals fed back from the output node, the differential signal is calculated by subtracting the (n-2)th output signal and the (n-3)th output signal to compensate for the feedback digital-to-analog converter by delaying by 1-clock. Sigma-delta modulator, characterized in that.
제5 항에 있어서,
상기 피드백 디지털 아날로그 변환기의 출력단에 위치되며, 상기 피드백 디지털 아날로그 변환기의 출력 신호와 상기 미분기로부터 출력된 신호를 가산하여 보상하는 보상기를 더 포함하는 시그마-델타 모듈레이터.
The method of claim 5,
A sigma-delta modulator, which is located at the output terminal of the feedback digital-to-analog converter, and further comprises a compensator that compensates by adding the output signal of the feedback digital-to-analog converter and the signal output from the differentiator.
시그마-델타 모듈레이터의 동작 방법에 있어서,
(a) 입력 신호와 피드백 신호가 결합된 신호를 적분하는 단계;
(b) 상기 적분된 신호를 양자화하여 양자화된 출력 신호를 출력하는 단계-상기 피드백 신호는 상기 양자화된 출력 신호가 피드백된 신호임; 및
(c) 상기 피드백 신호가 상기 (a) 단계로 입력되기 전에, 상기 양자화된 출력 신호를 이용하여 클록-지터에 의한 에러를 미분한 신호를 상기 피드백 신호에 보상하는 단계를 포함하는 시그마-델타 모듈레이터의 동작 방법.
In the operation method of the sigma-delta modulator,
(a) integrating a signal in which an input signal and a feedback signal are combined;
(b) quantizing the integrated signal to output a quantized output signal-the feedback signal is a signal from which the quantized output signal is fed back; And
(c) before the feedback signal is input to the step (a), using the quantized output signal, compensating for a signal differentiating an error caused by clock-jitter to the feedback signal, the sigma-delta modulator. How it works.
제7 항에 있어서,
상기 미분된 신호는 상기 적분된 신호와 결합되어 양자화 과정을 거친 후 상기 양자화된 출력 신호에서 차감되어 출력단으로 출력되는 것을 특징으로 하는 시그마-델타 모듈레이터의 동작 방법.

The method of claim 7,
The differentiated signal is combined with the integrated signal, passes through a quantization process, is subtracted from the quantized output signal, and outputs to the output terminal of the sigma-delta modulator.

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