KR101129031B1 - Semiconductor device and the method for fabricating of the same - Google Patents

Semiconductor device and the method for fabricating of the same Download PDF

Info

Publication number
KR101129031B1
KR101129031B1 KR1020100128508A KR20100128508A KR101129031B1 KR 101129031 B1 KR101129031 B1 KR 101129031B1 KR 1020100128508 A KR1020100128508 A KR 1020100128508A KR 20100128508 A KR20100128508 A KR 20100128508A KR 101129031 B1 KR101129031 B1 KR 101129031B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
diffusion barrier
circuit board
printed circuit
barrier layer
Prior art date
Application number
KR1020100128508A
Other languages
Korean (ko)
Inventor
김재기
김준기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100128508A priority Critical patent/KR101129031B1/en
Application granted granted Critical
Publication of KR101129031B1 publication Critical patent/KR101129031B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Fuses (AREA)

Abstract

PURPOSE: A semiconductor device and a formation method thereof are provided to prevent metallic ions leaked to a printed circuit board to pass through molding materials by arranging a diffusion barrier layer between the printed circuit board and a semiconductor chip. CONSTITUTION: A printed circuit board(300) in which a semiconductor chip(200) and a metal pattern(305) are formed is prepared. A metal ligand is formed between the printed circuit board and the semiconductor chip through the ligand bonding of the metal pattern and a metallic ion. A diffusion barrier layer(400) which prevents the diffusion of the metallic ion is formed on the printed circuit board. The semiconductor chip is molded by a second molding layer(245). The second molding layer includes EMX(Epoxy Molding Compound). The semiconductor chip and printed circuit board are adhered.

Description

반도체 소자 및 그 형성방법{Semiconductor device and the method for fabricating of the same}Semiconductor device and the method for fabricating of the same

본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 반도체 소자 및 그 형성방법에 관한 것이다.TECHNICAL FIELD The present invention relates to the manufacture of semiconductor devices, and more particularly, to a semiconductor device and a method of forming the same.

반도체 메모리 소자는 제조된 칩 내부에 부분적으로 동작을 하지 않는 메모리 셀들이 존재한다. 이러한 불량 메모리 셀들은 리페어(repair) 작업을 통해 칩 제조시에 미리 만들어둔 예비 셀(redundancy cell)들로 교체하여 실제 칩의 동작에 영향이 없도록 하고 있다. 리페어 작업은, 불량 메모리 셀을 선택하여 불량 메모리 셀에에 해당하는 어드레스를 예비 셀의 어드레스 신호로 바꾸어주는 프로그램을 내부 회로에서 행하게 된다. 따라서 실제 사용시에 불량 라인에 해당하는 어드레스 신호가 입력되면, 불량 라인 대신에 예비 셀의 라인으로 선택된다. 이 프로그램의 방식 중 하나가 바로 레이저 빔으로 퓨즈를 태워서 끊어버리는 절단 방식인데, 레이저에 의해 끊어지는 배선을 퓨즈라고 하고, 그 끊어지는 부위와 이를 둘러싼 영역을 퓨즈 박스라고 한다. 이렇게 퓨즈 박스를 구비한 반도체 칩은 몰딩재(molding material)에 의해 몰딩된다. 그리고 이렇게 몰딩된 반도체 칩은 인쇄회로기판에 접착하고 공지된 공정에 의해 반도체 패키지를 제작하고 있다. BACKGROUND OF THE INVENTION A semiconductor memory device has memory cells that do not operate partially inside a manufactured chip. The defective memory cells are replaced with redundancy cells prepared at the time of chip manufacturing by repairing so that the operation of the chip is not affected. In the repair operation, a program for selecting a bad memory cell and replacing an address corresponding to the bad memory cell with an address signal of a spare cell is performed in the internal circuit. Therefore, when an address signal corresponding to a defective line is input in actual use, it is selected as a line of a spare cell instead of the defective line. One of the methods of the program is a cutting method in which a fuse is burned by a laser beam and blown. The wiring broken by the laser is called a fuse, and the broken portion and the area surrounding the fuse are called a fuse box. The semiconductor chip having the fuse box is thus molded by a molding material. The molded semiconductor chip is bonded to a printed circuit board and manufactured a semiconductor package by a known process.

한편, 금속 배선이 형성된 반도체 칩을 몰딩재로 몰딩하고 인쇄회로기판과 접착시키는 구조를 적용하는 경우, 인쇄회로기판 상의 회로 배선을 구성하는 금속 물질이 고전류가 흐르는 전원전압(VDD) 영역에서 금속 이온들이 몰딩재를 통과하는 경우가 있다. 누설된 금속 이온들이 퓨즈부에 쌓여 브릿지 현상을 유발하는 현상을 셈(SEM; Scanning Electron Microscope) 사진으로 나타내보인 도 1을 참조하면, 몰딩재를 통과한 금속 이온(120)들이 리페어 작업이 수행된 반도체 칩의 퓨즈부(105)의 끊어진 영역(cutting fuse)부분에 쌓여 끊어진 부분(A)을 연결하는 브릿지(bridge) 현상을 유발하여 불량 메모리 셀들이 동작하는 결함을 유발하는 문제가 발생하고 있다.
On the other hand, when applying a structure in which a semiconductor chip on which a metal wiring is formed is molded with a molding material and adhered to a printed circuit board, the metal material constituting the circuit wiring on the printed circuit board is a metal ion in a power supply voltage (VDD) region where a high current flows. May pass through the molding material. Referring to FIG. 1, which shows a phenomenon in which leaked metal ions accumulate in a fuse part and causes a bridge phenomenon (SEM), the metal ions 120 passing through the molding material are repaired. A problem arises in that a defect occurs in which defective memory cells operate by inducing a bridge phenomenon that connects the broken portion A accumulated in a cutting fuse portion of the fuse 105 of the semiconductor chip.

본 발명이 이루고자 하는 기술적 과제는, 반도체 소자를 제조하는 과정에서 금속 물질로부터 금속 이온들이 누설되어 퓨즈부의 끊어진 부분에 쌓여 불량을 유발하는 문제를 개선할 수 있는 반도체 소자 및 그 형성방법을 제공하는 데 있다.
SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device and a method of forming the same, which may improve a problem in which metal ions leak from a metal material and accumulate on a broken portion of a fuse part in a process of manufacturing a semiconductor device, causing a failure. have.

본 발명의 일 관점에 따른 반도체 소자의 형성방법은, 퓨즈부가 구비된 반도체 칩 및 금속 패턴이 형성된 인쇄회로기판을 준비하는 단계; 상기 인쇄회로기판 및 반도체 칩 사이에 상기 금속 패턴의 금속 이온과 리간드 결합으로 금속 리간드를 형성하여 상기 금속 리간드와 상기 금속 이온 사이에 척력을 유도하여 상기 반도체 칩 내의 상기 금속 이온 확산을 방지하는 확산배리어층을 형성하는 단계; 및 상기 인쇄회로기판 및 반도체 칩을 부착하는 단계를 포함하는 것을 특징으로 한다.In accordance with an aspect of the present invention, a method of forming a semiconductor device may include preparing a semiconductor chip having a fuse unit and a printed circuit board on which a metal pattern is formed; Diffusion barrier which forms metal ligands with metal ions and ligand bonds of the metal pattern between the printed circuit board and the semiconductor chip to induce repulsion between the metal ligand and the metal ions to prevent diffusion of the metal ions in the semiconductor chip Forming a layer; And attaching the printed circuit board and the semiconductor chip.

본 발명에 있어서, 상기 확산배리어층을 형성하는 단계 이후에 상기 반도체 칩을 몰딩층으로 덮는 단계를 더 포함하는 것이 바람직하고, 상기 몰딩층은 에폭시 몰딩 화합물(EMC)을 포함하여 형성할 수 있다. In the present invention, the method may further include covering the semiconductor chip with a molding layer after forming the diffusion barrier layer, and the molding layer may include an epoxy molding compound (EMC).

상기 퓨즈부는 구리(Cu)를 포함하여 형성할 수 있다. The fuse part may include copper (Cu).

상기 확산배리어층은 프탈로시아닌(phthalocyanine)을 포함하여 형성하는 것이 바람직하다.The diffusion barrier layer preferably includes phthalocyanine.

상기 확산배리어층을 형성하는 단계는, 상기 인쇄회로기판 상에 유기 용매에 용해된 프탈로시아닌을 도포하여 확산배리어층을 형성하는 단계; 및 상기 확산배리어층 상에 열처리를 진행하여 상기 확산배리어층 내의 유기 용매를 휘발시키는 단계를 포함하는 것이 바람직하다. 여기서 상기 확산배리어층은 스핀 코팅 방식으로 도포하여 형성하고, 상기 유기 용매는 디메틸설피드(DMS; Dimethyl Sulfide) 또는 디메틸 술폭시드(DMSO; Dimethyl Sulfoxide)를 포함한다.The forming of the diffusion barrier layer may include forming a diffusion barrier layer by applying phthalocyanine dissolved in an organic solvent on the printed circuit board; And performing a heat treatment on the diffusion barrier layer to volatilize an organic solvent in the diffusion barrier layer. Wherein the diffusion barrier layer is formed by applying a spin coating method, the organic solvent includes dimethyl sulfide (DMS; Dimethyl Sulfide) or dimethyl sulfoxide (DMSO; Dimethyl Sulfoxide).

본 발명의 다른 관점에 따른 반도체 소자는 퓨즈부가 구비된 반도체 칩; 상기 반도체 칩 상에 부착된 금속 패턴이 형성된 인쇄회로기판; 및 상기 반도체 칩 및 인쇄회로기판 경계에 삽입되어 있는 상기 금속 패턴의 금속 이온과 리간드 결합으로 형성된 금속 리간드를 포함하는 것을 특징으로 한다.
According to another aspect of the present invention, a semiconductor device may include: a semiconductor chip including a fuse unit; A printed circuit board having a metal pattern attached to the semiconductor chip; And a metal ligand formed by a ligand bond with the metal ion of the metal pattern inserted at the boundary of the semiconductor chip and the printed circuit board.

본 발명에 따르면, 인쇄회로기판과 반도체 칩 사이에 확산배리어층을 배치하여 인쇄회로기판으로부터 누설된 금속 이온들이 몰딩재를 통과하는 것을 방지함으로써 금속 이온들이 퓨즈부에 쌓여 끊어진 부분이 연결되는 것을 방지할 수 있다. 이에 따라 컷팅된 퓨즈 상에 금속 이온들이 적층되어 끊어진 부분이 브릿지에 의해 유발되는 HAST 불량을 방지할 수 있다.
According to the present invention, a diffusion barrier layer is disposed between the printed circuit board and the semiconductor chip to prevent the metal ions leaking from the printed circuit board from passing through the molding material, thereby preventing the metal ions from accumulating on the fuse and connecting to the broken portion. can do. As a result, the HAST failure caused by the bridge due to the metal ions stacked on the cut fuse can be prevented.

도 1은 누설된 금속 이온들이 퓨즈부에 쌓여 브릿지 현상을 유발하는 것을 나타내보인 셈(SEM) 사진이다.
도 2 내지 도 6은 본 발명에 따른 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 7은 본 발명에 적용된 프탈로시아닌의 형성 과정을 설명하기 위해 나타내보인 도면이다.
도 8은 본 발명에서 형성된 구리-리간드를 설명하기 위해 나타내보인 도면이다.FIG. 1 is a SEM photograph showing that leaked metal ions accumulate in a fuse and cause a bridge phenomenon.
2 to 6 are views illustrating a method of forming a semiconductor device according to the present invention.
7 is a view showing for explaining the process of forming phthalocyanine applied to the present invention.
8 is a view showing for explaining the copper-ligand formed in the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein.

도 2 내지 도 6은 본 발명에 따른 반도체 소자의 형성방법을 설명하기 위해 나타내보인 도면들이다. 도 7은 본 발명에 적용된 프탈로시아닌의 형성 과정을 설명하기 위해 나타내보인 도면이다. 그리고 도 8은 본 발명에서 형성된 구리-리간드를 설명하기 위해 나타내보인 도면이다.2 to 6 are views illustrating a method of forming a semiconductor device according to the present invention. 7 is a view showing for explaining the process of forming phthalocyanine applied to the present invention. 8 is a view showing for explaining the copper-ligand formed in the present invention.

도 2를 참조하면, 퓨즈부(220)가 구비된 반도체 칩(200)을 준비한다. 반도체 칩(200)은 다수의 메모리 셀(미도시함) 중 불량 메모리 셀이 발생할 경우 그 불량 메모리 셀을 리페어하기 위한 퓨즈(205)가 복수 개 형성되어 있는 구조로 이루어진다. 퓨즈부(220)에는 반도체 기판(미도시함)과 퓨즈(205)를 연결시키는 제1 금속 배선(210)이 형성된 층간절연막(215)을 포함하여 형성되어 있다. 이 경우 퓨즈(205)는 구리(Cu)로 이루어진다. 퓨즈부(220) 상에는 제2 금속 배선(230) 및 제3 금속 배선(235)을 포함하는 배선부(240)가 배치된다. 배선부(240)는 구리(Cu) 또는 알루미늄(Al)을 포함하여 이루어진다. 퓨즈부(220)는 불량 메모리 셀에 연결되는 제1 퓨즈 부분(I) 및 정상 메모리 셀에 연결된 제2 퓨즈 부분(Ⅱ)을 포함한다. 불량 메모리 셀에 연결된 제1 퓨즈 부분(I)은 레이저 빔(laser beam)으로 퓨즈를 태워서 끊어버리는 절단 방식으로 끊어져있다. Referring to FIG. 2, a semiconductor chip 200 having a fuse unit 220 is prepared. The semiconductor chip 200 has a structure in which a plurality of fuses 205 for repairing the defective memory cells are formed when a defective memory cell occurs among a plurality of memory cells (not shown). The fuse part 220 is formed to include an interlayer insulating layer 215 on which a first metal wire 210 is formed to connect a semiconductor substrate (not shown) and the fuse 205. In this case, the fuse 205 is made of copper (Cu). The wiring unit 240 including the second metal wiring 230 and the third metal wiring 235 is disposed on the fuse 220. The wiring unit 240 includes copper (Cu) or aluminum (Al). The fuse part 220 includes a first fuse part I connected to a bad memory cell and a second fuse part II connected to a normal memory cell. The first fuse part I connected to the defective memory cell is cut by a cutting method in which a fuse is burned off by a laser beam.

다음에 도 3에 도시한 바와 같이, 반도체 칩(200)과 부착될 인쇄회로기판(300)을 준비한다. 인쇄회로기판(300)은 회로 배선(305) 및 전원 전압(Vdd) 또는 그라운드 전압(Vss)을 포함하는 전압 배선(320)이 배치되어 있고, 회로 배선(305) 및 전압 배선(320) 사이에 에폭시 몰딩 화합물(EMC; Epoxy molding compound)을 포함하는 제1 몰딩층(315)이 배치되어 있다. 여기서 회로 배선(305)은 금속 패턴으로 이루어지며, 구리(Cu)로 형성된다. 전압 배선(320) 상에는 솔더 레지스트(solder resist)층(320)이 형성되어 있다. Next, as shown in FIG. 3, a printed circuit board 300 to be attached to the semiconductor chip 200 is prepared. The printed circuit board 300 includes a circuit wiring 305 and a voltage wiring 320 including a power supply voltage Vdd or a ground voltage Vss, and is disposed between the circuit wiring 305 and the voltage wiring 320. A first molding layer 315 is disposed that includes an epoxy molding compound (EMC). The circuit wiring 305 is formed of a metal pattern and is formed of copper (Cu). A solder resist layer 320 is formed on the voltage wiring 320.

도 4를 참조하면, 인쇄회로기판(300) 상에 확산배리어층(400)을 형성한다. 확산배리어층(400)은 프탈로시아닌의 형성 과정을 나타내보인 도 7에 도시한 바와 같이, 포르피린(porphyrin)을 테트라벤조포르피린(Tetrabenzoporphyrin) 또는 테트라아자포르피린(Tetraazaporphyrin)과 혼합하여 제조된 프탈로시아닌(phthalocyanine)을 디메틸설피드(DMS; Dimethyl Sulfide) 또는 디메틸 술폭시드(DMSO; Dimethyl Sulfoxide)를 포함하는 유기 용매에 녹인다. 다음에 유기 용매에 녹아 있는 프탈로시아닌을 스핀 코팅(spin coating) 방식으로 인쇄회로기판(300)의 솔더 레지스트층(320) 표면상에 도포하여 프탈로시아닌을 포함하는 확산배리어층(400)을 형성한다. 그리고 프탈로시아닌을 포함하는 확산배리어층(400) 상에 열처리를 진행하여 유기 용매를 휘발시켜 확산배리어층(400)을 경화시킨다. 여기서 열처리는 디메틸설피드(DMS)가 휘발되는 37도 내지 50도의 온도, 바람직하게는 50도에서 진행하는 것이 바람직하다. 이 경우 확산배리어층(400)은 N의 비공유 전자쌍들을 포함하여 이후 구리(Cu+) 이온을 트랩할 수 있는 리간드 결합이 가능한 물질로 형성할 수도 있다. Referring to FIG. 4, the diffusion barrier layer 400 is formed on the printed circuit board 300. As shown in FIG. 7 showing the formation process of the phthalocyanine, the diffusion barrier layer 400 comprises a phthalocyanine prepared by mixing porphyrin with tetrabenzoporphyrin or tetraazaporphyrin. It is dissolved in an organic solvent containing dimethyl sulfide (DMS; Dimethyl Sulfide) or dimethyl sulfoxide (DMSO). Next, phthalocyanine dissolved in an organic solvent is coated on the surface of the solder resist layer 320 of the printed circuit board 300 by spin coating to form a diffusion barrier layer 400 including phthalocyanine. Then, heat treatment is performed on the diffusion barrier layer 400 containing phthalocyanine to volatile the organic solvent to cure the diffusion barrier layer 400. The heat treatment here is preferably carried out at a temperature of 37 to 50 degrees, preferably 50 degrees when dimethyl sulfide (DMS) is volatilized. In this case, the diffusion barrier layer 400 may include a non-covalent electron pair of N, and may be formed of a material capable of ligand binding, which may subsequently trap copper (Cu +) ions.

도 5를 참조하면, 반도체 칩(200) 및 인쇄회로기판(300)을 접착시킨다. 이를 위해 반도체 칩(200)을 제2 몰딩층(245)으로 몰딩한다. 여기서 제2 몰딩층(245)은 에폭시 몰딩 화합물(EMC; Epoxy molding compound)을 포함한다. 이러한 제2 몰딩층(245)은 반도체 칩(200)과 인쇄회로기판(300)을 접착시키는 접착제 역할을 한다. 이러한 접착에 의해 본 발명에 따른 반도체 소자는 퓨즈부(220)가 구비되어 제2 몰딩층(245)으로 덮여 있는 반도체 칩(200)과 반도체 칩(200) 상에 부착된 구리(Cu)를 포함하는 금속 패턴으로 형성된 회로 패턴(305)이 구비된 인쇄회로기판(300) 및 반도체 칩(200)과 인쇄회로기판(300)의 경계 사이에 삽입된 형상의 확산배리어층(400)을 포함하는 구조로 이루어진다.Referring to FIG. 5, the semiconductor chip 200 and the printed circuit board 300 are bonded to each other. To this end, the semiconductor chip 200 is molded into the second molding layer 245. The second molding layer 245 may include an epoxy molding compound (EMC). The second molding layer 245 serves as an adhesive for bonding the semiconductor chip 200 and the printed circuit board 300. By such adhesion, the semiconductor device according to the present invention includes a semiconductor chip 200 having a fuse part 220 and covered with a second molding layer 245 and copper (Cu) attached to the semiconductor chip 200. A structure including a printed circuit board 300 having a circuit pattern 305 formed of a metal pattern and a diffusion barrier layer 400 having a shape inserted between a boundary between the semiconductor chip 200 and the printed circuit board 300. Is made of.

이와 같이 반도체 칩(200) 및 인쇄회로기판(300)을 부착한 상태에서 후속 공정을 진행하는 과정에서 전원 배선(320)에서 높은 전류가 흘러 도 6에 도시한 바와 같이, 인쇄회로기판(300) 상의 회로 배선(305)을 구성하는 구리(Cu)에서 구리(Cu2+) 이온들이 누설될 수 있다. 그러나 이렇게 누설된 구리(Cu2+) 이온들이 고전류가 흐르는 전압 배선(320) 영역을 투과하더라도 반도체 칩(200) 및 인쇄회로기판(300) 사이에 배치된 확산배리어층(400)에 의해 반도체 칩(300) 내부로 확산하는 것을 방지할 수 있다. As shown in FIG. 6, a high current flows in the power supply line 320 during the subsequent process in the state where the semiconductor chip 200 and the printed circuit board 300 are attached as described above. Copper (Cu 2+) ions may leak from copper (Cu) constituting the upper circuit wiring 305. However, even if the leaked copper (Cu 2+) ions pass through the region of the voltage wiring 320 through which the high current flows, the semiconductor chip 300 is formed by the diffusion barrier layer 400 disposed between the semiconductor chip 200 and the printed circuit board 300. ) Can be prevented from spreading inside.

구체적으로, 인쇄회로기판(300) 상의 회로 배선(305)을 구성하는 구리(Cu)에서 누설된 구리(Cu2+) 이온들이 확산배리어층(400)에 접촉하면 확산배리어층(400)과 접촉된 구리(Cu2+) 이온 사이의 화학 반응에 의해 도 8에 도시한 바와 같이, 프탈로시아닌의 질소(N) 이온의 비공유 전자쌍이 구리(Cu2+) 이온과 리간드(ligand)를 형성하여 구리-리간드(a)를 형성하게 된다. Specifically, when copper (Cu 2+) ions leaked from copper (Cu) constituting the circuit wiring 305 on the printed circuit board 300 contact the diffusion barrier layer 400, the copper contacted with the diffusion barrier layer 400. As shown in FIG. 8 by a chemical reaction between (Cu2 +) ions, a non-covalent electron pair of nitrogen (N) ions of phthalocyanine forms a ligand with copper (Cu2 +) ions to form a copper-ligand (a) Done.

다시 도 6을 참조하면, 확산배리어층(400) 내에 형성된 구리-리간드(a)와 인쇄회로기판(300)으로부터 반도체 칩(200) 방향으로 누설되어 반도체 칩(200) 내부로 확산하려는 구리(Cu2+) 이온(b) 사이에 도면에서 화살표로 표시한 바와 같이, 척력(repulsive force)이 발생한다. 이에 따라 구리(Cu2+) 이온(b)을 다시 인쇄회로기판(300) 방향으로 밀어냄으로써 구리 이온이 제2 몰딩층(245)을 투과하여 확산되는 것을 방지할 수 있다. 본 발명의 실시예와 같이, 반도체 칩(200)과 인쇄회로기판(300) 사이에 구리 이온의 구리-리간드 결합을 유도하여 구리 이온의 확산을 차단하는 확산배리어층(400)을 배치함에 따라 끊어진 퓨즈 부분이 확산된 구리 이온에 의해 연결되어 불량 메모리 셀이 동작하는 불량을 방지하여 소자의 신뢰성을 확보할 수 있다. 한편, 확산배리어층(400)은 본 발명에서는 바람직한 공정실시예로서 인쇄회로기판(300) 상에 형성하였으나 이에 한정되는 것은 아니다. 예를 들어, 확산배리어층(400)은 인쇄회로기판(300)의 내부 또는 제2 몰딩층(245)의 내부에도 형성할 수 있다.
Referring back to FIG. 6, the copper-ligand (a) formed in the diffusion barrier layer 400 and the copper (Cu2 +) which are leaked from the printed circuit board 300 toward the semiconductor chip 200 and diffuse into the semiconductor chip 200. ) Repulsive force is generated between the ions b as indicated by the arrows in the figure. Accordingly, by pushing the copper (Cu 2+) ions b toward the printed circuit board 300 again, it is possible to prevent the copper ions from penetrating through the second molding layer 245. As in the exemplary embodiment of the present invention, the semiconductor chip 200 and the printed circuit board 300 are broken by disposing a diffusion barrier layer 400 which induces copper-ligand bonds of copper ions to block diffusion of copper ions. The fuse part is connected by diffused copper ions, thereby preventing a defective memory cell from operating and ensuring reliability of the device. Meanwhile, the diffusion barrier layer 400 is formed on the printed circuit board 300 as a preferred embodiment of the present invention, but is not limited thereto. For example, the diffusion barrier layer 400 may be formed inside the printed circuit board 300 or inside the second molding layer 245.

200: 반도체 칩 205: 퓨즈
220: 퓨즈부 240: 배선부
I: 제1 퓨즈 부분 Ⅱ: 제2 퓨즈 부분
300: 인쇄회로기판 305: 회로 배선
320: 전압 배선 400: 확산배리어층200: semiconductor chip 205: fuse
220: fuse portion 240: wiring portion
I: First fuse part II: Second fuse part
300: printed circuit board 305: circuit wiring
320: voltage wiring 400: diffusion barrier layer

Claims (11)

퓨즈부가 구비된 반도체 칩 및 금속 패턴이 형성된 인쇄회로기판을 준비하는 단계;
상기 인쇄회로기판 및 반도체 칩 사이에 상기 금속 패턴의 금속 이온과 리간드 결합으로 금속 리간드를 형성하여 상기 금속 리간드와 상기 금속 이온 사이에 척력을 유도하여 상기 반도체 칩 내의 상기 금속 이온 확산을 방지하는 확산배리어층을 형성하는 단계; 및
상기 인쇄회로기판 및 반도체 칩을 부착하는 단계를 포함하는 반도체 소자의 형성방법.Preparing a semiconductor chip including a fuse unit and a printed circuit board on which a metal pattern is formed;
Diffusion barrier which forms metal ligands with metal ions and ligand bonds of the metal pattern between the printed circuit board and the semiconductor chip to induce repulsion between the metal ligand and the metal ions to prevent diffusion of the metal ions in the semiconductor chip Forming a layer; And
Attaching the printed circuit board and the semiconductor chip. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,
상기 확산배리어층을 형성하는 단계 이후에 상기 반도체 칩을 몰딩층으로 덮는 단계를 더 포함하는 반도체 소자의 형성방법.The method of claim 1,
And covering the semiconductor chip with a molding layer after the forming of the diffusion barrier layer. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제2항에 있어서,
상기 몰딩층은 에폭시 몰딩 화합물(EMC)을 포함하는 반도체 소자의 형성방법.The method of claim 2,
The molding layer is a method of forming a semiconductor device comprising an epoxy molding compound (EMC). 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 퓨즈부는 구리(Cu)를 포함하여 형성하는 반도체 소자의 형성방법.The method of claim 1,
And the fuse part includes copper (Cu). 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제1항에 있어서,
상기 확산배리어층은 프탈로시아닌(phthalocyanine)을 포함하여 형성하는 반도체 소자의 형성방법.The method of claim 1,
The diffusion barrier layer comprises a phthalocyanine (phthalocyanine) forming method of a semiconductor device. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제1항에 있어서,
상기 확산배리어층을 형성하는 단계는,
상기 인쇄회로기판 상에 유기 용매에 용해된 프탈로시아닌을 도포하여 확산배리어층을 형성하는 단계; 및
상기 확산배리어층 상에 열처리를 진행하여 상기 확산배리어층 내의 유기 용매를 휘발시키는 단계를 포함하는 반도체 소자의 형성방법.The method of claim 1,
Forming the diffusion barrier layer,
Forming a diffusion barrier layer by applying phthalocyanine dissolved in an organic solvent on the printed circuit board; And
Heat-treating the diffusion barrier layer to volatilize an organic solvent in the diffusion barrier layer. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제6항에 있어서,
상기 확산배리어층은 스핀 코팅 방식으로 도포하는 반도체 소자의 형성방법.The method of claim 6,
The diffusion barrier layer is formed by spin coating. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제6항에 있어서,
상기 유기 용매는 디메틸설피드(DMS; Dimethyl Sulfide) 또는 디메틸 술폭시드(DMSO; Dimethyl Sulfoxide)를 포함하는 반도체 소자의 형성방법.The method of claim 6,
The organic solvent is a method of forming a semiconductor device comprising dimethyl sulfide (DMS; Dimethyl Sulfide) or dimethyl sulfoxide (DMSO; Dimethyl Sulfoxide). 퓨즈부가 구비된 반도체 칩;
상기 반도체 칩 상에 부착된 금속 패턴이 형성된 인쇄회로기판; 및
상기 반도체 칩 및 인쇄회로기판 경계에 삽입되어 있는 상기 금속 패턴의 금속 이온과 리간드 결합으로 형성된 금속 리간드를 포함하는 확산배리어층을 포함하는 반도체 소자.A semiconductor chip having a fuse unit;
A printed circuit board having a metal pattern attached to the semiconductor chip; And
And a diffusion barrier layer comprising a metal ligand formed by a ligand bond with a metal ion of the metal pattern inserted at a boundary between the semiconductor chip and the printed circuit board. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제9항에 있어서,
상기 퓨즈부는 구리(Cu)를 포함하여 형성된 반도체 소자.10. The method of claim 9,
The fuse unit includes a copper (Cu) formed. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제9항에 있어서,
상기 확산배리어층은 프탈로시아닌을 포함하여 형성된 반도체 소자.10. The method of claim 9,
The diffusion barrier layer comprises a phthalocyanine.
KR1020100128508A 2010-12-15 2010-12-15 Semiconductor device and the method for fabricating of the same KR101129031B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100128508A KR101129031B1 (en) 2010-12-15 2010-12-15 Semiconductor device and the method for fabricating of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100128508A KR101129031B1 (en) 2010-12-15 2010-12-15 Semiconductor device and the method for fabricating of the same

Publications (1)

Publication Number Publication Date
KR101129031B1 true KR101129031B1 (en) 2012-03-27

Family

ID=46142620

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100128508A KR101129031B1 (en) 2010-12-15 2010-12-15 Semiconductor device and the method for fabricating of the same

Country Status (1)

Country Link
KR (1) KR101129031B1 (en)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000235977A (en) 1999-02-15 2000-08-29 Toshiba Corp Semiconductor device of such structure that diffusion of copper is restrained, and its manufacture, and method of detecting diffused copper
JP2002368098A (en) 2001-04-11 2002-12-20 Samsung Electronics Co Ltd Flip-chip semiconductor element and its manufacturing method
JP2004297022A (en) 2003-02-03 2004-10-21 Nec Electronics Corp Semiconductor device and its manufacturing method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000235977A (en) 1999-02-15 2000-08-29 Toshiba Corp Semiconductor device of such structure that diffusion of copper is restrained, and its manufacture, and method of detecting diffused copper
JP2002368098A (en) 2001-04-11 2002-12-20 Samsung Electronics Co Ltd Flip-chip semiconductor element and its manufacturing method
JP2004297022A (en) 2003-02-03 2004-10-21 Nec Electronics Corp Semiconductor device and its manufacturing method

Similar Documents

Publication Publication Date Title
CN101553923B (en) Edge connect wafer level stacking and manufacturing method thereof
JP5186550B2 (en) Electrical interconnect structure and method of forming the same
TWI334634B (en) Area-array device assembly with pre-applied underfill layers on printed wiring board
CN102163557B (en) The manufacture method of semiconductor device
CN110085564B (en) Wafer level die size package structure and method of manufacturing the same
US20140138849A1 (en) Method of making an electronic device having a liquid crystal polymer solder mask laminated to an interconnect layer stack and related devices
US8008773B2 (en) Semiconductor device and method for fabricating semiconductor device
KR100675296B1 (en) Semiconductor device having fuse pattern and methods of fabricating the same
KR20200107200A (en) Manufacturing method of electronic device module
US7919363B2 (en) Integrated circuit with additional mini-pads connected by an under-bump metallization and method for production thereof
CN101533812A (en) Semiconductor package having side walls and method for manufacturing the same
KR101129031B1 (en) Semiconductor device and the method for fabricating of the same
US8809165B2 (en) Method for fusing a laser fuse and method for processing a wafer
US7145243B2 (en) Photo-thermal induced diffusion
JP2000100985A (en) Semiconductor device mounting board, manufacture and use thereof
KR20160076992A (en) Electromic packages with pre-defined via patterns and methods of making and using the same
WO2006000180A2 (en) Bonding film, semiconductor component comprising a bonding film, and method for the production thereof
JP6388427B2 (en) Wafer scale manufacturing method for surface mount electronic module
CN104779236B (en) Flip-chip pad geometry for IC package substrate
TW569297B (en) Laser programming of integrated circuits
CN101535823A (en) Attachment of an electrical element to an electronic device using a conductive material
US8168525B2 (en) Electronic part mounting board and method of mounting the same
US7041514B1 (en) Integrated circuit repair using multiple-photon absorption of laser light
KR101163218B1 (en) Semiconductor chip and method of fabricating the same
KR100871389B1 (en) Fuse of semiconductor device and method for forming the same

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee