KR101128895B1 - Overlay vernier of semiconductor device and manufacturing method thereof - Google Patents

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Abstract

본 발명은 웨이퍼 후면의 관통 실리콘 비아(TSV: Through Silicon Via)를 이용하여 웨이퍼의 상부층 및 하부층과의 정렬(Align) 상태를 측정할 수 있는 오버레이 버니어 키(Vernier Key)를 형성하는 반도체 소자의 오버레이 버니어 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 오버레이 버니어 및 그 제조 방법은 반도체 기판 내에 관통 실리콘 비아를 형성하는 단계, 상기 반도체 기판의 후면을 그라인딩(grinding)하여 상기 관통 실리콘 비아를 노출하는 단계, 노출된 상기 관통 실리콘 비아를 포함한 전면에 절연막을 형성하는 단계 및 자 버니어 마스크를 식각 마스크로 상기 절연막을 식각하여 상기 관통 실리콘 비아를 노출시키는 절연막 패턴을 형성하는 단계를 포함한다.The present invention is an overlay of a semiconductor device forming an overlay vernier key capable of measuring alignment with the top and bottom layers of a wafer using a through silicon via (TSV) on the back of the wafer. Vernier and its manufacturing method are provided. An overlay vernier of a semiconductor device and a method of manufacturing the same according to the present invention may include forming a through silicon via in a semiconductor substrate, grinding a back surface of the semiconductor substrate to expose the through silicon via, and exposing the through silicon via. Forming an insulating film on the entire surface including the via; and forming an insulating film pattern that exposes the through silicon via by etching the insulating film using an vernier mask as an etching mask.

Description

반도체 소자의 오버레이 버니어 및 그 제조 방법{Overlay Vernier of Semiconductor Device and Method for Manufacturing the same}Overlay Vernier of Semiconductor Devices and Method of Manufacturing the Same

본 발명은 반도체 소자의 오버레이 버니어 및 그 제조 방법에 관한 것으로, 특히 관통 실리콘 비아(Through Silicon Via)를 이용한 오버레이 버니어 및 그 제조 방법에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an overlay vernier of a semiconductor device and a method of manufacturing the same, and more particularly, to an overlay vernier using a through silicon via and a method of manufacturing the same.

반도체 집적 회로의 패키징 기술 중 3차원 적층 기술은 전자 소자의 크기를 줄이는 동시에 실장 밀도를 높이며 그 성능을 향상시킬 수 있는 목표를 두고 개발되어 왔으며, 이러한 3차원 적층 패키지는 동일한 기억 용량의 칩을 복수 개의 적층한 패키지로서, 이를 통상 적층 칩 패키지(stack chip package)라 한다.Three-dimensional lamination technology of packaging technology of semiconductor integrated circuits has been developed with the goal of reducing the size of electronic devices, increasing the mounting density and improving the performance, and such a three-dimensional lamination package has a plurality of chips having the same storage capacity. Two stacked packages, which are commonly referred to as stack chip packages.

적층 칩 패키지의 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 또한 대량 생산 등의 잇점이 있는 반면에 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다.The technology of the multilayer chip package can reduce the manufacturing cost of the package by a simplified process, and also has the advantage of mass production, while the wiring space for the electrical connection inside the package is insufficient due to the increase in the number and size of the stacked chips. There are disadvantages.

즉, 기존의 적층 칩 패키지는 기판의 칩 부착 영역에 복수 개의 칩이 부착된 상태에서 각 칩의 본딩 패드와 기판의 전도성 회로 패턴 간에 와이어로 통전 가능하게 연결된 구조로 제조됨에 따라 와이어 본딩을 위한 공간이 필요하고 또한 와이어가 연결되는 기판의 회로 패턴 면적이 필요하여 결국 반도체 패키지의 크기가 증가되는 단점이 있다.That is, the conventional laminated chip package is manufactured in a structure in which a plurality of chips are attached to the chip attaching region of the substrate so as to be electrically connected between the bonding pads of each chip and the conductive circuit pattern of the substrate so as to enable wire bonding. This requires a circuit pattern area of the substrate to which the wires are connected, resulting in an increase in the size of the semiconductor package.

이러한 점을 감안하여, 스택 패키지의 한 예로 관통 실리콘 비아(TSV: Through silicon via)를 이용한 구조가 제안되었으며 이러한 관통 실리콘 비아를 이용한 구조는 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조로서 그 종래의 제조 과정을 간략하게 살펴보면 다음과 같다.In view of this, a structure using through silicon vias (TSV) has been proposed as an example of a stack package, which uses through silicon vias to form through silicon vias in each chip at the wafer stage. A structure in which physical and electrical connections between chips are vertically formed by silicon vias is briefly described.

도 1은 종래 기술에 따른 관통 실리콘 비아를 형성하는 과정을 설명하는 단면도이다.1 is a cross-sectional view illustrating a process of forming a through silicon via according to the prior art.

먼저, 웨이퍼 레벨에서 각 칩(26)의 본딩 패드 인접 부분에 수직홀(12)을 형성하고, 이 수직홀(12)의 표면에 절연막(미도시)을 형성한다.First, vertical holes 12 are formed in the bonding pad adjacent portions of each chip 26 at the wafer level, and an insulating film (not shown) is formed on the surface of the vertical holes 12.

상기 절연막 상에 씨드 금속막을 형성한 상태로 상기 수직홀(12) 내에 전해도금 공정을 통해 전해 물질, 즉 전도성 금속(14)을 매립해서 관통 실리콘 비아(16)를 형성한다.The through-silicon via 16 is formed by burying an electrolytic material, that is, a conductive metal 14, through the electroplating process in the vertical hole 12 with the seed metal film formed on the insulating film.

다음으로, 웨이퍼의 후면을 백그라인딩(back grinding)하여 상기 관통 실리콘 비아(16)에 매립된 전도성 금속(14)을 노출시킨다.Next, the backside of the wafer is back ground to expose the conductive metal 14 embedded in the through silicon via 16.

이어서, 웨이퍼를 쏘잉(sawing)하여 개별 칩으로 분리시킨 후, 기판상에 적어도 둘 이상의 칩을 관통 실리콘 비아의 전도성 금속을 통해 신호 교환 가능하게 수직으로 쌓아올린 후, 스택된 칩들을 포함한 기판 상면을 몰딩하고, 기판 하면에 솔더볼을 마운팅하여 스택 패키지를 완성하게 된다.Subsequently, the wafer is sawed and separated into individual chips, and then at least two or more chips are vertically stacked on the substrate so as to be signal exchanged vertically through a conductive metal of through silicon vias, and then the top surface of the substrate including the stacked chips is removed. Molding and mounting solder balls on the bottom of the substrate completes the stack package.

이러한 관통 실리콘 비아(Through Silicon Via, TSV)를 제조하는 과정에서 웨이퍼 상면에 오버레이 버니어(Overlay Vernier)를 삽입하여 웨이퍼의 하면의 그라인딩(grinding) 시 웨이퍼 하면을 통해 레이저를 조사하여 오버레이를 측정하는 종래의 방법은 상부층 및 하부층의 정렬(Align)의 정확도가 떨어지고 정렬 마진(Margin)이 부족한 문제점이 있다.In the process of manufacturing the through silicon via (TSV) by inserting an overlay vernier (Overlay Vernier) on the upper surface of the wafer during grinding (grinding) of the lower surface of the wafer during the laser irradiation through the lower surface of the wafer to measure the overlay The method has a problem that the alignment accuracy of the upper layer and the lower layer is poor and the alignment margin is insufficient.

전술한 종래의 문제점을 해결하기 위하여, 본 발명은 웨이퍼 후면의 관통 실리콘 비아(TSV: Through Silicon Via)를 이용하여 웨이퍼의 상부층 및 하부층과의 정렬(Align) 상태를 측정할 수 있는 오버레이 버니어 키(Vernier Key)를 형성하는 오버레이 버니어 및 그 제조 방법을 제공한다.In order to solve the above-mentioned conventional problems, the present invention provides an overlay vernier key that can measure an alignment state between a top layer and a bottom layer of a wafer using a through silicon via (TSV) at the back of the wafer. An overlay vernier forming a Vernier Key) and a method of manufacturing the same are provided.

본 발명은 반도체 기판 내에 구비되되, 일측이 노출된 관통 실리콘 비아; 및상기 관통 실리콘 비아가 노출되도록 구비된 절연막 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어를 제공한다.The present invention is provided in the semiconductor substrate, one side exposed through silicon via; And an insulating layer pattern provided to expose the through silicon vias.

바람직하게는, 상기 관통 실리콘 비아는 원형, 직사각형 또는 정사각형을 포함하는 것을 특징으로 한다.Preferably, the through silicon vias comprise a circular, rectangular or square.

바람직하게는, 상기 관통 실리콘 비아는 구리(Cu) 또는 텅스텐(W)을 포함하는 것을 특징으로 한다.Preferably, the through silicon via comprises copper (Cu) or tungsten (W).

바람직하게는, 상기 관통 실리콘 비아는 모 버니어인 것을 특징으로 한다.Preferably, the through silicon via is characterized in that the parent vernier.

바람직하게는, 상기 모 버니어는 5㎛ ~ 15㎛의 크기로 형성하는 것을 특징으로 한다.Preferably, the parent vernier is characterized in that it is formed in the size of 5㎛ ~ 15㎛.

바람직하게는, 상기 절연막 패턴은 자 버니어인 것을 특징으로 한다.Preferably, the insulating film pattern is characterized in that the vernier vernier.

바람직하게는, 상기 자 버니어는 1㎛ ~ 10㎛의 크기로 형성하는 것을 특징으로 한다.Preferably, the magnetic vernier is characterized in that it is formed in the size of 1㎛ ~ 10㎛.

아울러, 본 발명은 반도체 기판 내에 관통 실리콘 비아를 형성하는 단계, 상기 반도체 기판의 후면을 그라인딩(grinding)하여 상기 관통 실리콘 비아를 노출하는 단계, 노출된 상기 관통 실리콘 비아를 포함한 전면에 절연막을 형성하는 단계 및 자 버니어 마스크를 식각 마스크로 상기 절연막을 식각하여 상기 관통 실리콘 비아를 노출시키는 절연막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어(Overlay Vernier) 제조 방법을 제공한다.In addition, the present invention comprises the steps of forming a through silicon via in the semiconductor substrate, grinding the back surface of the semiconductor substrate to expose the through silicon via, forming an insulating film on the entire surface including the exposed through silicon via And forming an insulating film pattern for exposing the through-silicon via by etching the insulating film by using the vernier mask as an etch mask to provide an overlay vernier manufacturing method of a semiconductor device.

바람직하게는, 상기 관통 실리콘 비아는 원형, 직사각형 또는 정사각형 형상을 포함하는 것을 특징으로 한다.Preferably, the through silicon vias comprise a circular, rectangular or square shape.

바람직하게는, 상기 관통 실리콘 비아는 구리(Cu) 또는 텅스텐(W)을 포함하는 것을 특징으로 한다.Preferably, the through silicon via comprises copper (Cu) or tungsten (W).

바람직하게는, 상기 관통 실리콘 비아는 모 버니어인 것을 특징으로 한다.Preferably, the through silicon via is characterized in that the parent vernier.

바람직하게는, 상기 모 버니어는 5㎛ ~ 15㎛의 크기로 형성하는 것을 특징으로 한다.Preferably, the parent vernier is characterized in that it is formed in the size of 5㎛ ~ 15㎛.

바람직하게는, 상기 절연막 패턴은 자 버니어인 것을 특징으로 한다.Preferably, the insulating film pattern is characterized in that the vernier vernier.

바람직하게는, 상기 자 버니어는 1㎛ ~ 10㎛의 크기로 형성하는 것을 특징으로 한다.Preferably, the magnetic vernier is characterized in that it is formed in the size of 1㎛ ~ 10㎛.

본 발명은 웨이퍼 후면의 관통 실리콘 비아(TSV: Through Silicon Via)를 이용하여 웨이퍼의 상부층 및 하부층과의 정렬(Align) 상태를 측정할 수 있는 오버레이 버니어 키(Vernier Key)를 형성하고 관통 실리콘 비아의 크기를 감소시킬 수 있는 장점이 있다. The present invention uses the through silicon via (TSV) at the back of the wafer to form an overlay Vernier key that can measure the alignment of the wafer with the top and bottom layers. There is an advantage that can be reduced in size.

도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자의 오버레이 버니어를 도시한 평면도.
도 3a 내지 도 3f는 본 발명에 따른 오버레이 버니어 및 그 제조 방법을 도시한 단면도들.1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to the prior art.
2 is a plan view showing an overlay vernier of a semiconductor device according to the present invention.
3A to 3F are cross-sectional views illustrating an overlay vernier and a method of manufacturing the same according to the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 상세히 설명하고자 한다.Hereinafter, exemplary embodiments will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 반도체 소자의 오버레이 버니어 제조 방법을 도시한 평면도이다.2 is a plan view showing an overlay vernier manufacturing method of a semiconductor device according to the present invention.

도 2를 참조하면, 모 버니어는 관통 실리콘 비아(110, Through silicon via )로 이용하고, 자 버니어는 절연막 패턴(170) 또는 절연막 패턴(170) 사이의 홀(170')을 이용한다. 이때, 모 버니어는 5 ~ 15㎛의 크기가 바람직하고, 자 버니어는 1 ~ 10㎛의 크기가 바람직하다. 또한, 모 버니어는 원형, 직사각형 또는 정사각형의 형상인 것이 바람직하다. 즉, 오버레이 버니어(Overlay Vernier)를 별도로 적층 패키지의 웨이퍼의 상면에 삽입하지 않고 관통 실리콘 비아(110)를 오버레이 버니어로 이용함으로써 종래의 반도체 기판의 상면에 오버레이 버니어(Overlay Vernier)를 삽입한 후 반도체 기판의 하면의 그라인딩(grinding) 시 레이저를 조사하여 오버레이를 측정하는 방법보다 오버레이 마진(Margin)을 개선할 수 있는 장점이 있다.Referring to FIG. 2, the parent vernier is used as a through silicon via 110, and the child vernier uses an insulating film pattern 170 or a hole 170 ′ between the insulating film patterns 170. At this time, the parent vernier is preferably 5 ~ 15㎛ size, the child vernier is preferably 1 ~ 10㎛ size. In addition, the parent vernier is preferably in the shape of a circle, rectangle or square. That is, by inserting an overlay vernier on an upper surface of a conventional semiconductor substrate by using the through silicon via 110 as an overlay vernier without inserting an overlay vernier on an upper surface of a wafer of a laminated package. When grinding the lower surface of the substrate, there is an advantage of improving the overlay margin than the method of measuring the overlay by irradiating a laser.

도 3a 내지 도 3f는 본 발명에 따른 반도체 소자의 오버레이 및 그 제조 방법을 도시한 단면도들이다.3A to 3F are cross-sectional views illustrating an overlay of a semiconductor device and a method of manufacturing the same according to the present invention.

도 3a를 참조하면, 트랜지스터(105)가 구비된 반도체 기판(100)을 식각하여 수직홀(106)을 형성한 후, 수직홀(106) 내에 전해도금 공정을 이용하여 전해 물질(전도성 금속)을 매립하여 관통 실리콘 비아(110)를 형성한다. 이후, 관통 실리콘 비아(110)를 포함한 전면에 층간 절연막(120)을 형성한다. 이때, 층간 절연막(120)은 산화막(Oxide)으로 형성하는 것이 바람직하다.Referring to FIG. 3A, after the semiconductor substrate 100 including the transistor 105 is etched to form a vertical hole 106, an electrolytic material (conductive metal) is applied to the vertical hole 106 using an electroplating process. Buried to form through silicon vias 110. Thereafter, an interlayer insulating layer 120 is formed on the entire surface including the through silicon via 110. In this case, the interlayer insulating film 120 may be formed of an oxide film.

다음에는, 층간 절연막 상에 감광막(미도시)을 형성한 후, 금속 배선 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 하부의 층간 절연막(120)을 식각한 후, 금속 물질을 매립하여 관통 실리콘 비아(110)와 연결되는 금속 배선(130)을 형성한다. 이때, 금속 배선(130)은 다수의 금속 배선이며 관통 실리콘 비아(110) 및 후속 공정에서 범프(Bump)와 연결되는 것이 바람직하다.Next, after forming a photosensitive film (not shown) on an interlayer insulating film, a photosensitive film pattern (not shown) is formed by the exposure and image development process using a metal wiring mask. After etching the lower interlayer insulating layer 120 using the photoresist pattern as an etch mask, a metal material is buried to form a metal wire 130 connected to the through silicon via 110. In this case, the metal wires 130 are a plurality of metal wires and are connected to the through silicon vias 110 and the bump in a subsequent process.

도 3b를 참조하면, 금속 배선(130)과 연결된 범프(140, Bump)를 형성한다. 여기서, 범프(140)는 반도체 기판(100) 간의 연결 혹은 다른 장치(소자)와의 연결을 효과적으로 수행하기 위한 접지 역할을 하는 것이 바람직하다. Referring to FIG. 3B, a bump 140 connected to the metal wire 130 is formed. Here, the bump 140 preferably serves as a ground for effectively connecting the semiconductor substrates 100 or the other devices (elements).

도 3c를 참조하면, 반도체 기판(100)의 후면을 그라인딩(grinding) 하기 위하여 반도체 기판(100)의 앞면의 범프(140)와 연결되는 캐리어(carrier) 기판(150)을 부착한다. 이때, 캐리어 기판(150)은 후속 공정에서 반도체 기판(100)의 후면 그라인딩(back grinding) 시 반도체 기판(100)을 지지하고 고정시키는 역할을 한다.Referring to FIG. 3C, a carrier substrate 150 connected to the bump 140 of the front surface of the semiconductor substrate 100 is attached to grind the back surface of the semiconductor substrate 100. In this case, the carrier substrate 150 serves to support and fix the semiconductor substrate 100 during back grinding of the semiconductor substrate 100 in a subsequent process.

도 3d를 참조하면, 반도체 기판(100)의 후면을 식각(Backgrinding)하여 관통 실리콘 비아(110)를 노출시킨다. 이때, 노출된 관통 실리콘 비아(110)를 모 버니어로 이용하는 것이 바람직하다.Referring to FIG. 3D, the back surface of the semiconductor substrate 100 is etched to expose the through silicon vias 110. In this case, it is preferable to use the exposed through silicon via 110 as a parent vernier.

도 3e를 참조하면, 노출된 관통 실리콘 비아(110)를 포함한 전면에 절연막(160)을 형성한다. 이때, 절연막(160)은 산화막(Oxide)으로 형성하는 것이 바람직하며 적층 패키지 형성을 위한 반도체 기판(100)의 적층 시 반도체 기판(100)들 간에 서로 절연시키기 위한 구성이다. Referring to FIG. 3E, an insulating layer 160 is formed on the entire surface including the exposed through silicon via 110. In this case, the insulating layer 160 is preferably formed of an oxide film, and is configured to insulate each other between the semiconductor substrates 100 when the semiconductor substrate 100 for stack package formation is stacked.

도 3f를 참조하면, 관통 실리콘 비아(110)를 노출하기 위하여 절연막(160)을 일부 식각하여 절연막 패턴(170)을 형성한다. 이때, 절연막 패턴(170)은 자 버니어로 이용하는 것이 바람직하다. 바람직하게는, 절연막 패턴(170) 사이의 홀(170')을 자 버니어로 이용할 수도 있다.Referring to FIG. 3F, the insulating layer 160 is partially etched to expose the through silicon vias 110 to form the insulating layer pattern 170. At this time, the insulating film pattern 170 is preferably used as a vernier. Preferably, the hole 170 ′ between the insulating film patterns 170 may be used as a vernier.

즉, 상부층 또는 하부층 간의 오버레이 정렬(alignment)을 확인하기 위하여 모 버니어는 관통 실리콘 비아(110, Through silicon via )로 이용하고, 자 버니어는 절연막 패턴(170)을 이용한다. 이때, 모 버니어는 5 ~ 15㎛ 크기가 바람직하고, 자 버니어는 1 ~ 10㎛ 크기가 바람직하다. 또한, 모 버니어는 원형, 직사각형 또는 정사각형의 형상이 바람직하다. That is, in order to confirm the overlay alignment between the upper layer or the lower layer, the parent vernier is used as the through silicon via 110, and the vernier uses the insulating layer pattern 170. At this time, the parent vernier is preferably 5 ~ 15㎛ size, the child vernier is preferably 1 ~ 10㎛ size. Further, the parent vernier is preferably circular, rectangular or square in shape.

본 발명은 웨이퍼 후면의 관통 실리콘 비아(TSV: Through Silicon Via)를 이용하여 웨이퍼의 상부층 및 하부층과의 정렬(Align) 상태를 측정할 수 있는 오버레이 버니어 키(Vernier Key)를 형성하고 관통 실리콘 비아의 크기를 감소시킬 수 있는 장점이 있다. The present invention uses the through silicon via (TSV) at the back of the wafer to form an overlay Vernier key that can measure the alignment of the wafer with the top and bottom layers. There is an advantage that can be reduced in size.

아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.

Claims (14)

반도체 기판 내에 구비되되, 일측이 노출된 관통 실리콘 비아를 포함하는 모버니어; 및
상기 관통 실리콘 비아가 노출되도록 구비된 절연막 패턴을 포함하는 자버니어
를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.A moverier provided in the semiconductor substrate, the through silicon via having one side exposed; And
Javernier including an insulating film pattern provided to expose the through silicon vias
Overlay vernier of the semiconductor device comprising a. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 관통 실리콘 비아의 단면은 원형, 직사각형 또는 정사각형을 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.The method of claim 1,
And a cross section of the through silicon via comprises a circular, rectangular or square. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,
상기 관통 실리콘 비아는 구리(Cu) 또는 텅스텐(W)이 매립된 구조로 구비된 것을 특징으로 하는 반도체 소자의 오버레이 버니어.The method of claim 1,
The through silicon via is an overlay vernier of the semiconductor device, characterized in that the copper (Cu) or tungsten (W) is embedded in the structure. 삭제delete 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,
상기 모 버니어는 5㎛ ~ 15㎛의 크기로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.The method of claim 1,
The parent vernier overlay vernier of the semiconductor device, characterized in that formed in the size of 5㎛ 15㎛. 삭제delete 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,
상기 자 버니어는 1㎛ ~ 10㎛의 크기로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어.The method of claim 1,
The ruler vernier overlay vernier of the semiconductor device, characterized in that formed in the size of 1㎛ ~ 10㎛. 반도체 기판 내에 관통 실리콘 비아를 형성하는 단계;
상기 반도체 기판의 후면을 그라인딩(grinding)하여 상기 관통 실리콘 비아를 포함한 모버니어를 노출하는 단계;
노출된 상기 관통 실리콘 비아를 포함한 전면에 절연막을 형성하는 단계; 및
자 버니어 마스크를 식각 마스크로 상기 절연막을 식각하여 상기 관통 실리콘 비아를 노출시키는 절연막 패턴을 포함한 자버니어를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 제조 방법.Forming through silicon vias in the semiconductor substrate;
Grinding a back surface of the semiconductor substrate to expose a vernier including the through silicon vias;
Forming an insulating film on an entire surface including the exposed through silicon vias; And
Forming a vernier including an insulation layer pattern exposing the through-silicon via by etching the insulation layer by using a vernier mask as an etch mask
Overlay vernier manufacturing method of a semiconductor device comprising a. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 8 항에 있어서,
상기 관통 실리콘 비아의 단면은 원형, 직사각형 또는 정사각형 형상을 포함하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 제조 방법.The method of claim 8,
And the cross section of the through silicon via comprises a circular, rectangular or square shape. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 8 항에 있어서,
상기 관통 실리콘 비아는 구리(Cu) 또는 텅스텐(W)이 매립되어 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 제조 방법.The method of claim 8,
The through-silicon via is a copper (Cu) or tungsten (W) is embedded in the overlay vernier manufacturing method of a semiconductor device, characterized in that formed. 삭제delete 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제 8 항에 있어서,
상기 모 버니어는 5㎛ ~ 15㎛의 크기로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 제조 방법.The method of claim 8,
The parent vernier is an overlay vernier manufacturing method of a semiconductor device, characterized in that formed in the size of 5㎛ 15㎛. 삭제delete 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제 8 항에 있어서,
상기 자 버니어는 1㎛ ~ 10㎛의 크기로 형성하는 것을 특징으로 하는 반도체 소자의 오버레이 버니어 제조 방법.The method of claim 8,
The ruler vernier is an overlay vernier manufacturing method of a semiconductor device, characterized in that formed in the size of 1㎛ ~ 10㎛.
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