KR101128882B1 - Semiconductor memory device - Google Patents

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KR101128882B1 KR1020100115269A KR20100115269A KR101128882B1 KR 101128882 B1 KR101128882 B1 KR 101128882B1 KR 1020100115269 A KR1020100115269 A KR 1020100115269A KR 20100115269 A KR20100115269 A KR 20100115269A KR 101128882 B1 KR101128882 B1 KR 101128882B1
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Abstract

PURPOSE: A semiconductor memory apparatus is provided to arrange a bit line isolation transistor, thereby preventing leakage current of a transistor generated from an end of a bit line sense amplifier. CONSTITUTION: A plurality of dummy word lines(WL0-WL6) is arranged on a cell array region. A plurality of bit lines(BL0-BL7) is arranged in a direction crossing with the plurality of dummy word lines. A metal line(ML_S) is connected to a sense amplifier. The metal line and the bit line are selectively connected according to a condition in which a first word line among the plurality of word lines is selectively activated. The first word line is arranged on a region adjacent to a sense amplifier side among the plurality of dummy word lines.

Description

반도체 메모리 장치{Semiconductor memory device}Semiconductor memory device

본 발명의 실시예는 반도체 메모리 장치에 관한 것으로, 특히 오픈 비트라인 구조에서 비트라인 아이솔레이션(Isolation) 트랜지스터를 형성하는 기술에 관한 것이다. Embodiments of the present invention relate to a semiconductor memory device, and more particularly, to a technique of forming a bit line isolation transistor in an open bit line structure.

일반적으로, 반도체 메모리 장치는 메모리 셀 어레이의 구조에 따라 폴디드(folded) 비트라인 구조와 오픈(open) 비트라인 구조로 구분된다. In general, semiconductor memory devices are classified into a folded bit line structure and an open bit line structure according to a structure of a memory cell array.

폴디드 비트라인 구조의 반도체 메모리 장치에서는 비트 라인과 비트 바 라인들 모두가 하나의 메모리 불록 내에 존재한다. 이에 반하여, 오픈 비트라인 구조의 반도체 메모리 장치에서는 비트 라인들과 비트 바 라인들이 센스앰프를 중심으로 상하에 배치된 서로 다른 메모리 블럭들 내에 존재한다. In a semiconductor memory device having a folded bit line structure, both a bit line and a bit bar line exist in one memory block. In contrast, in the semiconductor device of the open bit line structure, the bit lines and the bit bar lines exist in different memory blocks disposed above and below the sense amplifier.

따라서, 폴디드 비트라인 구조의 반도체 메모리 장치와 오픈 비트라인 구조의 반도체 메모리 장치에서 사용되는 비트라인 센스 앰프의 구조는 약간의 차이를 갖는다.Therefore, the structure of the bit line sense amplifier used in the folded bit line structure semiconductor memory device and the open bit line structure semiconductor memory device has a slight difference.

도 1은 종래기술에 따른 오픈 비트라인 구조를 갖는 반도체 메모리 장치의 평면도이다. 1 is a plan view of a semiconductor memory device having an open bit line structure according to the prior art.

종래기술에 따른 오픈 비트라인 구조를 갖는 반도체 메모리 장치는, 복수의 워드라인 WL0~WL6이 로오 방향으로 배열된다. 복수의 워드라인 WL0~WL6 중 센스앰프 측에 근접한 일부 워드라인 WL0~WL2은 더미 워드라인에 해당한다. In a semiconductor memory device having an open bit line structure according to the prior art, a plurality of word lines WL0 to WL6 are arranged in a row direction. Some word lines WL0 to WL2 near the sense amplifier side of the plurality of word lines WL0 to WL6 correspond to dummy word lines.

그리고, 복수의 비트라인 BL0~BL7이 복수의 워드라인 WL0~WL6과 교차하는 방향으로 배열된다. The plurality of bit lines BL0 to BL7 are arranged in the direction crossing the plurality of word lines WL0 to WL6.

여기서, 복수의 비트라인 BL0~BL7은 셀 어레이의 비트라인 콘택 BLC을 통해 액티브 영역 ACT과 연결된다. Here, the plurality of bit lines BL0 to BL7 are connected to the active region ACT through the bit line contact BLC of the cell array.

그리고, 복수의 비트라인 BL0~BL7의 끝단에 연결된 메탈 라인 ML_B은 센스앰프의 비트라인 콘택 BLC_S을 통해 메탈라인 ML_S과 연결된다. 또한, 메탈라인 ML_S은 센스앰프와 연결된다. The metal line ML_B connected to the ends of the plurality of bit lines BL0 to BL7 is connected to the metal line ML_S through the bit line contact BLC_S of the sense amplifier. In addition, the metal line ML_S is connected to the sense amplifier.

일반적으로 오픈 비트라인 구조의 디램에서는 칩 사이즈를 감소시키기 위해 비트라인 아이솔레이션 트랜지스터(Bit line isolation transistor)를 사용하지 않는다. In general, a bit line isolation transistor is not used in a DRAM having an open bit line structure to reduce chip size.

하지만, 비트라인 아이솔레이션 트랜지스터를 사용하지 않음으로써 비트라인 센스앰프 단에 트랜지스터의 누설 전류가 발생하게 되어 데이터가 손실되는 불량이 발생하게 된다. However, since the bit line isolation transistor is not used, a leakage current of the transistor is generated at the bit line sense amplifier stage, resulting in a loss of data.

또한, 긴 시간의 센싱 딜레이(Delay)를 사용하는 디램의 테스트 시에도 비트라인 센스앰프 단에 트랜지스터의 누설전류가 발생하게 되어 테스트가 제대로 이루어지지 않는다. In addition, even when testing a DRAM that uses a long sensing delay, a leakage current of a transistor is generated in the bit line sense amplifier stage, so that the test is not performed properly.

본 발명의 실시예는 다음과 같은 특징을 갖는다. Embodiments of the present invention have the following features.

첫째, 본 발명의 실시예는 오픈 비트라인 구조를 갖는 반도체 메모리 장치에서 칩 사이즈의 증가 없이 비트라인 아이솔레이션 트랜지스터를 형성하여 비트라인 센스앰프 단에 발생하는 트랜지스터의 누설 전류를 방지할 수 있도록 하는 특징을 갖는다. First, an embodiment of the present invention is to form a bit line isolation transistor without increasing the chip size in a semiconductor memory device having an open bit line structure to prevent the leakage current of the transistor generated in the bit line sense amplifier stage Have

둘째, 본 발명의 실시예는 셀 어레이의 패턴(Pattern) 형성을 용이하게 만들어주는 더미 워드라인과 액티브 영역을 이용하여 비트라인 아이솔레이션 트랜지스터를 형성하여 긴 시간의 센싱 딜레이를 사용하는 디램의 테스트가 가능해 지도록 함으로써 불량 스크린이 용이 해질 수 있도록 하는 특징을 갖는다. Second, an embodiment of the present invention enables the test of a DRAM using a long time sensing delay by forming a bit line isolation transistor using a dummy word line and an active region to facilitate the formation of a pattern of a cell array. It has a feature that makes it easy to make a bad screen.

본 발명의 실시예에 따른 반도체 메모리 장치는, 오픈 비트라인 구조를 갖는 반도체 메모리 장치에 있어서, 셀 어레이 영역 상에 형성된 복수의 더미 워드라인; 복수의 더미 워드라인과 교차하는 방향으로 형성된 비트라인; 및 센스앰프와 연결된 메탈라인을 포함하고, 복수의 더미 워드라인 중 하나의 제 1워드라인이 선택적으로 활성화되는 상태에 따라 메탈라인과 비트라인이 선택적으로 연결되는 것을 특징으로 한다. In an embodiment, a semiconductor memory device may include: a plurality of dummy word lines formed on a cell array area; A bit line formed in a direction crossing the plurality of dummy word lines; And a metal line connected to the sense amplifier, and the metal line and the bit line are selectively connected according to a state in which one first word line of the plurality of dummy word lines is selectively activated.

또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 오픈 비트라인 구조를 갖는 반도체 메모리 장치에 있어서, 셀 어레이 영역 상에 형성된 제 1워드라인; 제 1워드라인의 하부에 형성된 제 1액티브 영역; 셀 어레이 영역 상에 형성된 더미 워드라인; 더미 워드라인의 하부에 형성된 제 2액티브 영역; 제 1액티브 영역과 제 2액티브 영역을 연결하는 제 1영역; 제 1액티브 영역 상에 형성된 제 1비트라인 콘택; 제 1워드라인과 더미 워드라인 사이에 형성되며, 제 1영역 상에 형성된 제 2비트라인 콘택; 제 2비트라인 콘택과 연결되는 비트라인; 및 제 1비트라인 콘택을 통해 센스앰프와 연결되는 메탈 라인을 포함하는 것을 특징으로 한다. In addition, the semiconductor memory device according to another embodiment of the present invention, the semiconductor memory device having an open bit line structure, the first word line formed on the cell array region; A first active region formed below the first word line; A dummy word line formed on the cell array region; A second active region formed under the dummy word line; A first region connecting the first active region and the second active region; A first bitline contact formed on the first active region; A second bit line contact formed between the first word line and the dummy word line and formed on the first region; A bit line coupled to the second bit line contact; And a metal line connected to the sense amplifier through the first bit line contact.

본 발명의 실시예는 다음과 같은 효과를 갖는다. An embodiment of the present invention has the following effects.

첫째, 본 발명의 실시예는 오픈 비트라인 구조를 갖는 반도체 메모리 장치에서 칩 사이즈의 증가 없이 비트라인 아이솔레이션 트랜지스터를 형성하여 비트라인 센스앰프 단에 발생하는 트랜지스터의 누설 전류를 방지할 수 있도록 한다. First, the embodiment of the present invention forms a bit line isolation transistor without increasing the chip size in a semiconductor memory device having an open bit line structure to prevent leakage current of the transistor generated in the bit line sense amplifier stage.

둘째, 본 발명의 실시예는 셀 어레이의 패턴(Pattern) 형성을 용이하게 만들어주는 더미 워드라인과 액티브 영역을 이용하여 비트라인 아이솔레이션 트랜지스터를 형성하여 긴 시간의 센싱 딜레이를 사용하는 디램의 테스트가 가능해 지도록 함으로써 불량 스크린이 용이 해질 수 있도록 하는 효과를 제공한다. Second, an embodiment of the present invention enables the test of a DRAM using a long time sensing delay by forming a bit line isolation transistor using a dummy word line and an active region to facilitate the formation of a pattern of a cell array. It provides the effect of making the bad screen easier.

아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. .

도 1은 종래의 반도체 메모리 장치에 관한 평면도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 평면도.
도 3은 도 2의 워드라인을 제어하기 위한 워드라인 구동부의 상세 회로도.
도 4는 도 3의 프리-센싱 인에이블 신호를 지연하는 지연부의 상세 회로도.1 is a plan view of a conventional semiconductor memory device.
2 is a plan view of a semiconductor memory device according to an embodiment of the present invention.
3 is a detailed circuit diagram of a word line driver for controlling the word line of FIG.
4 is a detailed circuit diagram of a delay unit delaying a pre-sensing enable signal of FIG. 3. FIG.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 오픈 비트라인 구조를 갖는 반도체 메모리 장치의 평면도이다. 2 is a plan view of a semiconductor memory device having an open bit line structure in accordance with an embodiment of the present invention.

본 발명의 실시예에 따른 오픈 비트라인 구조를 갖는 반도체 메모리 장치는, 복수의 워드라인 WL0~WL6이 로오 방향으로 배열된다. 복수의 워드라인 WL0~WL6 중 센스앰프 측에 근접한 일부 워드라인 WL1, WL2은 더미 워드라인에 해당한다. In a semiconductor memory device having an open bit line structure according to an embodiment of the present invention, a plurality of word lines WL0 to WL6 are arranged in a row direction. Some word lines WL1 and WL2 near the sense amplifier side of the plurality of word lines WL0 to WL6 correspond to dummy word lines.

그리고, 복수의 비트라인 BL0~BL7이 복수의 워드라인 WL0~WL6과 교차하는 방향으로 배열된다. The plurality of bit lines BL0 to BL7 are arranged in the direction crossing the plurality of word lines WL0 to WL6.

여기서, 복수의 비트라인 BL0~BL7은 셀 어레이의 비트라인 콘택 BLC을 통해 액티브 영역 ACT과 연결된다. Here, the plurality of bit lines BL0 to BL7 are connected to the active region ACT through the bit line contact BLC of the cell array.

또한, 메탈라인 ML_S은 센스앰프의 비트라인 콘택 BLC_S을 통해 액티브 영역 ACT과 연결된다. In addition, the metal line ML_S is connected to the active region ACT through the bit line contact BLC_S of the sense amplifier.

이러한 구성을 갖는 본 발명의 실시예는 반도체 기판의 상부에 액티브 영역 ACT을 형성한다. 그리고, 액티브 영역 ACT의 상부 셀 어레이 영역에 복수의 워드라인 WL0~WL6을 형성한다. The embodiment of the present invention having such a configuration forms the active region ACT on the top of the semiconductor substrate. A plurality of word lines WL0 to WL6 are formed in the upper cell array region of the active region ACT.

이후에, 복수의 워드라인 WL0~WL6의 상부에 액티브 영역 ACT과 연결되는 셀 어레이의 비트라인 콘택 BLC을 형성한다. Thereafter, a bit line contact BLC of a cell array connected to the active region ACT is formed on the plurality of word lines WL0 to WL6.

이어서, 복수의 워드라인 WL0~WL6의 상부에 셀 어레이의 비트라인 콘택 BLC과 연결되는 복수의 비트라인 BL0~BL7을 형성한다. Subsequently, a plurality of bit lines BL0 to BL7 connected to the bit line contact BLC of the cell array are formed on the plurality of word lines WL0 to WL6.

다음에, 액티브 영역 ACT과 연결되는 센스앰프 어레이의 비트라인 콘택 BLC_S을 형성한다. 그리고, 센스앰프 어레이의 비트라인 콘택 BLC_S과 연결되는 메탈라인 ML_S을 형성한다. Next, a bit line contact BLC_S of the sense amplifier array connected to the active region ACT is formed. The metal line ML_S connected to the bit line contact BLC_S of the sense amplifier array is formed.

본 발명의 실시예에서는 더미 워드라인 WL1,WL2의 하부에 형성된 액티브 영역 ACT1과, 센스앰프 측에 가장 인접하게 형성된 워드라인 WL0의 하부에 형성된 액티브 영역을 (C) 영역과 같이 서로 연결한다. In the exemplary embodiment of the present invention, the active region ACT1 formed under the dummy word lines WL1 and WL2 and the active region formed under the word line WL0 formed nearest to the sense amplifier are connected to each other as in the region (C).

그리고, 액티브 영역 ACT1과 액티브 영역 ACT2이 서로 연결되는 (C) 영역에서 비트라인 BL0과 연결되는 비트라인 콘택 BLC1을 형성한다. The bit line contact BLC1 connected to the bit line BL0 is formed in the region (C) where the active region ACT1 and the active region ACT2 are connected to each other.

또한, 본 발명의 실시예에서는 도 1의 종래기술에서와 같이 복수의 비트라인 BL0~BL7의 끝단에 연결된 메탈 라인 ML_B을 구비하지 않는다. In addition, the embodiment of the present invention does not include the metal line ML_B connected to the ends of the plurality of bit lines BL0 to BL7 as in the prior art of FIG. 1.

그리고, (A) 영역에서와 같이, 센스앰프 어레이의 메탈라인 ML_S과 연결되는 센스앰프 어레이의 비트라인 콘택 BLC_S을 액티브 영역 ACT 상에 직접 형성하게 된다. As in area (A), the bit line contact BLC_S of the sense amplifier array connected to the metal line ML_S of the sense amplifier array is directly formed on the active region ACT.

이에 따라, 워드라인 WL0을 기준으로 볼 때, 비트라인 BL0과 연결된 일측의 비트라인 콘택 BLC1이 소스(또는, 드레인) 영역에 해당하고, 센스앰프의 메탈라인 ML_S과 연결된 타측의 비트라인 콘택 BLC_S이 드레인(또는, 소스) 영역에 해당하며, 워드라인 WL0이 게이트에 해당한다.Accordingly, based on the word line WL0, the bit line contact BLC1 on one side connected to the bit line BL0 corresponds to the source (or drain) region, and the bit line contact BLC_S on the other side connected to the metal line ML_S of the sense amplifier is It corresponds to the drain (or source) region, and word line WL0 corresponds to the gate.

여기서, 비트라인 콘택 BLC1이 형성되는 액티브 영역 ACT1과, 비트라인 콘택 BLC_S이 형성되는 액티브 영역 ACT2는 서로 연결된다. Here, the active region ACT1 in which the bit line contact BLC1 is formed and the active region ACT2 in which the bit line contact BLC_S is formed are connected to each other.

이러한 본 발명의 실시예는 워드라인 WL0, 비트라인 BL0, 및 메탈라인 ML_S을 통해 하나의 비트라인 아이솔레이션 트랜지스터로 동작하게 된다. This embodiment of the present invention operates as one bit line isolation transistor through the word line WL0, the bit line BL0, and the metal line ML_S.

또한, 본 발명의 실시예에서는 도 1의 종래기술에서와 같이 센스앰프와 가장 인접하게 형성된 워드라인 WL0을 더미 워드라인으로 사용하지 않고 비트라인 아이솔레이션 트랜지스터(Bit line isolation transistor)로 사용하게 된다. In addition, in the exemplary embodiment of the present invention, as in the prior art of FIG. 1, the word line WL0 formed closest to the sense amplifier is used as a bit line isolation transistor instead of a dummy word line.

즉, 액티브 동작시 셀 어레이가 선택되면 워드라인 WL0을 활성화시키고 선택되지 않으면 워드라인 WL0을 비활성화시키도록 한다. That is, when the cell array is selected in the active operation, the word line WL0 is activated, and when not selected, the word line WL0 is deactivated.

예를 들어, 정상적인 액티브 동작시에는 워드라인 WL0을 항상 하이 레벨로 활성화시켜 비트라인 아이솔레이션 트랜지스터의 역할을 수행하지 않도록 한다. For example, during normal active operation, the word line WL0 is always activated at a high level so as not to perform the role of the bit line isolation transistor.

반면에, 긴 시간의 센싱 딜레이(Delay)를 사용하는 디램의 테스트 시에는 워드라인 WL0을 로우 레벨로 비활성화시키도록 한다. On the other hand, when testing a DRAM that uses a long sensing delay, the word line WL0 is deactivated to a low level.

테스트 모드 신호가 입력되면 워드라인 WL0이 로우 레벨로 비활성화되었다가, 센싱 인에이블 동작 이전에 다시 하이 레벨로 활성화 상태가 되어 센싱 동작을 수행하게 된다. When the test mode signal is input, the word line WL0 is inactivated to a low level and then activated again to a high level before the sensing enable operation to perform a sensing operation.

이에 따라, 테스트 동작시 (B) 영역에 형성된 센스앰프의 트랜지스터 온/오프를 통한 누설(Leakage) 전류의 발생을 방지하여 테스트 특성을 향상시킬 수 있도록 한다. Accordingly, the test characteristics can be improved by preventing the occurrence of leakage current through the transistor on / off of the sense amplifier formed in the region (B) during the test operation.

이렇게 워드라인 WL0을 선택적으로 활성화하기 위한 워드라인 구동부는 이하의 도 3에서 상세히 설명하기로 한다. The word line driver for selectively activating the word line WL0 will be described in detail later with reference to FIG. 3.

도 3은 도 2의 워드라인 WL0의 활성화 상태를 선택적으로 제어하기 위한 워드라인 구동부(100)의 상세 회로도이다. 3 is a detailed circuit diagram of the word line driver 100 for selectively controlling the activation state of the word line WL0 of FIG. 2.

워드라인 구동부(100)는 테스트 제어부(110)와, 센싱 제어부(120)를 포함한다. The word line driver 100 includes a test controller 110 and a sensing controller 120.

여기서, 테스트 제어부(110)는 PMOS트랜지스터 P1와, NMOS트랜지스터 N1,N2를 포함한다. Here, the test control unit 110 includes a PMOS transistor P1 and NMOS transistors N1 and N2.

PMOS트랜지스터 P1와, NMOS트랜지스터 N1,N2는 전원전압단과 접지전압단 사이에 직렬 연결된다. The PMOS transistor P1 and the NMOS transistors N1 and N2 are connected in series between the power supply voltage terminal and the ground voltage terminal.

PMOS트랜지스터 P1와 NMOS트랜지스터 N1는 공통 게이트 단자를 통해 테스트 모드 신호 TM가 인가된다. 그리고, PMOS트랜지스터 P1와, NMOS트랜지스터 N1,N2는 공통 드레인 단자가 워드라인 WL0가 연결된다. The test mode signal TM is applied to the PMOS transistor P1 and the NMOS transistor N1 through a common gate terminal. The PMOS transistor P1 and the NMOS transistors N1 and N2 have a common drain terminal connected to a word line WL0.

NMOS트랜지스터 N2는 게이트 단자를 통해 프리-센싱 인에이블 신호 /P_SEN가 인가된다. The NMOS transistor N2 is supplied with a pre-sensing enable signal / P_SEN through the gate terminal.

그리고, PMOS트랜지스터 P2와, NMOS트랜지스터 N3,N4는 전원전압단과 접지전압단 사이에 직렬 연결된다. The PMOS transistor P2 and the NMOS transistors N3 and N4 are connected in series between the power supply voltage terminal and the ground voltage terminal.

PMOS트랜지스터 P2와 NMOS트랜지스터 N3는 공통 게이트 단자를 통해 프리-센싱 인에이블 신호 /P_SEN가 인가된다. 그리고, PMOS트랜지스터 P2와, NMOS트랜지스터 N3,N4는 공통 드레인 단자가 워드라인 WL0가 연결된다. The PMOS transistor P2 and the NMOS transistor N3 are supplied with a pre-sensing enable signal / P_SEN through a common gate terminal. The PMOS transistor P2 and the NMOS transistors N3 and N4 have a common drain terminal connected to a word line WL0.

NMOS트랜지스터 N4는 게이트 단자를 통해 테스트 모드 신호 TM가 인가된다.The NMOS transistor N4 is supplied with a test mode signal TM through the gate terminal.

이러한 구성을 갖는 워드라인 구동부(100)의 동작 과정을 설명하면 다음과 같다. An operation process of the word line driver 100 having such a configuration will be described below.

먼저, 노말 동작시에는 테스트 모드 신호 TM가 로우 레벨이 된다. 이에 따라, PMOS트랜지스터 P1가 턴 온 되고 NMOS트랜지스터 N4가 턴 오프 되어 워드라인 WL0이 하이 레벨이 된다. First, during normal operation, the test mode signal TM is at a low level. Accordingly, the PMOS transistor P1 is turned on and the NMOS transistor N4 is turned off to bring the word line WL0 to a high level.

이때, 워드라인 WL0은 하이 레벨을 유지하게 되어 정상적인 액티브 동작시에는 비트라인 아이솔레이션 트랜지스터의 역할을 수행하지 않게 된다. At this time, the word line WL0 is maintained at a high level so that the word line WL0 does not serve as a bit line isolation transistor in a normal active operation.

반면에, 테스트 모드시에는 테스트 모드 신호 TM가 하이 레벨로 천이하게 된다. 이에 따라, NMOS트랜지스터 N1가 턴 온 되고 NMOS트랜지스터 N4가 턴 온 되어 워드라인 WL0이 로우 레벨이 된다. On the other hand, in the test mode, the test mode signal TM transitions to the high level. Accordingly, the NMOS transistor N1 is turned on and the NMOS transistor N4 is turned on so that the word line WL0 is at a low level.

이때, 프리-센싱 인에이블 신호 /P_SEN가 하이 레벨이 되면, NMOS트랜지스터 N2가 턴 온 되고 NMOS트랜지스터 N3가 턴 온 상태가 된다. At this time, when the pre-sensing enable signal / P_SEN is at a high level, the NMOS transistor N2 is turned on and the NMOS transistor N3 is turned on.

따라서, 테스트 모드 신호 TM가 활성화되면 워드라인 WL0은 로우 레벨이 되어 비트라인 아이솔레이션 트랜지스터의 역할을 수행하게 된다. 이에 따라, 테스트 동작시 센스앰프의 트랜지스터를 통한 누설(Leakage) 전류의 발생을 방지하여 테스트 특성을 향상시킬 수 있도록 한다. Therefore, when the test mode signal TM is activated, the word line WL0 goes low to serve as a bit line isolation transistor. Accordingly, the test characteristics can be improved by preventing the occurrence of leakage current through the transistor of the sense amplifier during the test operation.

이후에, 프리-센싱 인에이블 신호 /P_SEN가 로우 레벨로 활성화되면, 센싱 인에이블 동작 이전에 워드라인 WL0이 다시 하이 레벨로 활성화 상태가 되어 센싱 동작을 수행하게 된다. Subsequently, when the pre-sensing enable signal / P_SEN is activated at the low level, the word line WL0 is activated again at the high level before the sensing enable operation to perform the sensing operation.

도 4는 도 3의 프리-센싱 인에이블 신호 /P_SEN를 지연하는 지연부(130)의 상세 회로도이다.4 is a detailed circuit diagram of the delay unit 130 for delaying the pre-sensing enable signal / P_SEN of FIG. 3.

지연부(130)는 프리-센싱 인에이블 신호 /P_SEN를 일정시간 지연하는 복수개의 지연소자를 포함한다. 여기서, 복수개의 지연 소자는 인버터 IV1~IV3를 포함할 수 있다. The delay unit 130 includes a plurality of delay elements for delaying the pre-sensing enable signal / P_SEN for a predetermined time. Here, the plurality of delay elements may include inverters IV1 to IV3.

지연부(130)는 프리-센싱 인에이블 신호 /P_SEN를 인버터 IV1~IV3를 통해 일정시간 지연하여 센싱 인에이블 신호 SEN를 출력하게 된다. 센싱 인에이블 신호 SEN가 하이 레벨로 활성화되면 센스앰프가 센싱 동작을 수행하게 된다. The delay unit 130 delays the pre-sensing enable signal / P_SEN through the inverters IV1 to IV3 for a predetermined time and outputs the sensing enable signal SEN. When the sensing enable signal SEN is activated to a high level, the sense amplifier performs a sensing operation.

Claims (12)

오픈 비트라인 구조를 갖는 반도체 메모리 장치에 있어서,
셀 어레이 영역 상에 형성된 복수의 더미 워드라인;
상기 복수의 더미 워드라인과 교차하는 방향으로 형성된 비트라인; 및
센스앰프와 연결된 메탈라인을 포함하고,
상기 복수의 더미 워드라인 중 하나의 제 1워드라인이 선택적으로 활성화되는 상태에 따라 상기 메탈라인과 상기 비트라인이 선택적으로 연결되는 것을 특징으로 하는 반도체 메모리 장치. In a semiconductor memory device having an open bit line structure,
A plurality of dummy word lines formed on the cell array region;
A bit line formed in a direction crossing the plurality of dummy word lines; And
A metal line connected to the sense amplifier,
And the metal line and the bit line are selectively connected according to a state in which one first word line of the plurality of dummy word lines is selectively activated. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1항에 있어서, 상기 제 1워드라인은 상기 복수의 더미 워드라인 중 상기 센스앰프 측과 인접한 영역에 형성되는 것을 특징으로 하는 반도체 메모리 장치. The semiconductor memory device of claim 1, wherein the first word line is formed in a region adjacent to the sense amplifier side of the plurality of dummy word lines. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1항에 있어서, 상기 제 1워드라인은 노말 동작시 활성화 상태가 되고 테스트 모드시 비활성화 상태가 되는 것을 특징으로 하는 반도체 메모리 장치. The semiconductor memory device of claim 1, wherein the first word line is activated in a normal operation and inactivated in a test mode. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1항에 있어서, 상기 제 1워드라인은 상기 센스앰프의 센싱 동작시 활성화 상태가 되는 것을 특징으로 하는 반도체 메모리 장치. The semiconductor memory device of claim 1, wherein the first word line is activated during sensing of the sense amplifier. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1항에 있어서,
상기 제 1워드라인의 하부에 형성된 제 1액티브 영역;
상기 제 1액티브 영역 상에 형성되어 상기 메탈라인과 연결되는 제 1비트라인 콘택;
상기 복수의 더미 워드라인 중 제 2워드라인의 하부에 형성된 제 2액티브 영역;
상기 제 1액티브 영역과 상기 제 2액티브 영역을 연결하는 제 1영역; 및
상기 제 1영역 상에 형성되어 상기 비트라인과 연결되는 제 2비트라인 콘택을 포함하는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 1,
A first active region formed under the first word line;
A first bit line contact formed on the first active region and connected to the metal line;
A second active region formed under the second word line of the plurality of dummy word lines;
A first region connecting the first active region and the second active region; And
And a second bit line contact formed on the first region and connected to the bit line. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1항에 있어서, 상기 제 1워드라인의 활성화 상태를 선택적으로 제어하는 워드라인 구동부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. The semiconductor memory device of claim 1, further comprising a word line driver to selectively control an activation state of the first word line. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 6항에 있어서, 상기 워드라인 구동부는
테스트 모드 신호와 프리-센싱 인에이블 신호에 따라 상기 제 1워드라인을 테스트 모드시 비활성화 상태로 제어하는 테스트 제어부; 및
상기 테스트 모드 신호와 상기 프리-센싱 인에이블 신호에 따라 상기 센스앰프의 센싱 동작시 상기 제 1워드라인을 활성화 상태로 제어하는 센싱 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. 7. The word line driver of claim 6, wherein the word line driver
A test controller configured to control the first word line to an inactive state in a test mode according to a test mode signal and a pre-sensing enable signal; And
And a sensing controller configured to control the first word line to an active state in a sensing operation of the sense amplifier according to the test mode signal and the pre-sensing enable signal. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 7항에 있어서, 상기 프리-센싱 인에이블 신호를 일정시간 지연하여 상기 센스앰프의 활성화 상태를 제어하는 센싱 인에이블 신호를 출력하는 지연부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. 10. The semiconductor memory device of claim 7, further comprising a delay unit configured to delay the pre-sensing enable signal for a predetermined time and output a sensing enable signal for controlling an activation state of the sense amplifier. 오픈 비트라인 구조를 갖는 반도체 메모리 장치에 있어서,
셀 어레이 영역 상에 형성된 제 1워드라인;
상기 제 1워드라인의 하부에 형성된 제 1액티브 영역;
상기 셀 어레이 영역 상에 형성된 더미 워드라인;
상기 더미 워드라인의 하부에 형성된 제 2액티브 영역;
상기 제 1액티브 영역과 상기 제 2액티브 영역을 연결하는 제 1영역;
상기 제 1액티브 영역 상에 형성된 제 1비트라인 콘택;
상기 제 1워드라인과 상기 더미 워드라인 사이에 형성되며, 상기 제 1영역 상에 형성된 제 2비트라인 콘택;
상기 제 2비트라인 콘택과 연결되는 비트라인; 및
상기 제 1비트라인 콘택을 통해 센스앰프와 연결되는 메탈 라인을 포함하는 것을 특징으로 하는 반도체 메모리 장치. In a semiconductor memory device having an open bit line structure,
A first word line formed on the cell array region;
A first active region formed under the first word line;
A dummy word line formed on the cell array region;
A second active region formed under the dummy word line;
A first region connecting the first active region and the second active region;
A first bit line contact formed on the first active region;
A second bit line contact formed between the first word line and the dummy word line and formed on the first region;
A bit line connected to the second bit line contact; And
And a metal line connected to the sense amplifier through the first bit line contact. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 9항에 있어서, 상기 제 1워드라인은 상기 센스앰프 측과 인접한 영역에 형성되는 것을 특징으로 하는 반도체 메모리 장치. 10. The semiconductor memory device of claim 9, wherein the first word line is formed in an area adjacent to the sense amplifier side. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 9항에 있어서, 상기 제 1워드라인의 활성화 상태를 선택적으로 제어하는 워드라인 구동부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치. 10. The semiconductor memory device of claim 9, further comprising a word line driver for selectively controlling an activation state of the first word line. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제 11항에 있어서, 상기 워드라인 구동부는
테스트 모드 신호와 프리-센싱 인에이블 신호에 따라 상기 제 1워드라인을 테스트 모드시 비활성화 상태로 제어하는 테스트 제어부; 및
상기 테스트 모드 신호와 상기 프리-센싱 인에이블 신호에 따라 상기 센스앰프의 센싱 동작시 상기 제 1워드라인을 활성화 상태로 제어하는 센싱 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치. The method of claim 11, wherein the word line driver
A test controller configured to control the first word line to an inactive state in a test mode according to a test mode signal and a pre-sensing enable signal; And
And a sensing controller configured to control the first word line to an active state in a sensing operation of the sense amplifier according to the test mode signal and the pre-sensing enable signal.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR20010004687A (en) * 1999-06-29 2001-01-15 김영환 Shared bit line driver
KR20070063789A (en) * 2005-12-15 2007-06-20 삼성전자주식회사 Multi-level dynamic memory device having open bit line structure and driving method thereof

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