KR101120904B1 - Semiconductor component and method for manufacturing of the same - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법을 제공한다. 본 발명에 따른 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 수용홈 및 돌기부를 구비하고, 제1 캐리어 주입층 및 상기 제1 캐리어 주입층을 가로지르도록 형성된 적어도 2개의 절연 패턴을 내부에 구비하며, 상기 제1 캐리어 주입층과 이격된 제2 캐리어 주입층을 상기 돌기부에 구비한 반도체층, 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극 및 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부로 리세스되는 리세스부를 구비한 게이트 전극을 포함하며, 상기 수용홈의 최하단부는 상기 제1 캐리어 주입층의 최상부층과 접하며, 상기 절연 패턴 중 상기 반도체층의 최내측에 위치한 상기 절연 패턴은 상기 제1 캐리어 주입층을 이루는 전체층을 가로지르며 상기 수용홈의 두께 방향으로의 양쪽 측단부의 외측에 배치된다.The present invention provides a semiconductor device and a method of manufacturing the same. The semiconductor device according to the present invention includes a base substrate, a receiving groove and a protrusion on the base substrate, and includes at least two insulating patterns formed therein to cross the first carrier injection layer and the first carrier injection layer. A second carrier injection layer spaced apart from the first carrier injection layer, the semiconductor layer having the protrusion, a source electrode and a drain electrode spaced apart from each other on the semiconductor layer, and insulated from the source electrode and the drain electrode And a gate electrode having a recessed portion recessed into the accommodating groove, and the lowermost end of the accommodating groove is in contact with an uppermost layer of the first carrier injection layer, and is located on the innermost side of the semiconductor layer among the insulating patterns. The insulating pattern crosses the entire layer forming the first carrier injection layer and is formed at both side end portions in the thickness direction of the receiving groove. It is arranged on the side.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR COMPONENT AND METHOD FOR MANUFACTURING OF THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR COMPONENT AND METHOD FOR MANUFACTURING OF THE SAME}

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 질화물계 반도체 전계 효과 트랜지스터 구조를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a nitride-based semiconductor field effect transistor structure and a method of manufacturing the same.

일반적으로 갈륨(Ga), 알루미늄(Al), 인듐(In) 등의 Ⅲ족 원소와 질소(N)를 포함하는 Ⅲ-질화물계 반도체는 넓은 에너지 밴드 갭, 높은 전자 이동도 및 포화 전자 속도, 그리고 높은 열 화학적 안정성 등과 같은 특성을 가진다.
Generally, III-nitride based semiconductors containing group III elements such as gallium (Ga), aluminum (Al), indium (In), and nitrogen (N) have a wide energy band gap, high electron mobility and saturated electron velocity, and Properties such as high thermal and chemical stability.

이러한 Ⅲ-질화물계 반도체를 기초로 하는 전계 효과 트랜지스터(Nitride-based Field Effect Transistor:N-FET)는 넓은 에너지 밴드 갭을 갖는 반도체 물질, 예컨대 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐갈륨 질화물(InGaN), 그리고 알루미늄인듐갈륨 질화물(AlINGaN) 등과 같은 물질을 기초로 제작된다.
Such III-nitride-based semiconductor-based field effect transistors (N-FETs) are semiconductor materials having a wide energy band gap, such as gallium nitride (GaN), aluminum gallium nitride (AlGaN), and indium. It is manufactured based on materials such as gallium nitride (InGaN) and aluminum indium gallium nitride (AlINGaN).

일반적인 질화물계 전계 효과 트랜지스터의 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 형성된 질화물계 반도체층, 그리고 상기 반도체층 상에 배치된 소스 전극 및 드레인 전극, 그리고 상기 소스 전극과 상기 드레인 전극 사이의 상기 반도체층 상에 배치된 게이트 전극을 구비한다.
A semiconductor device of a general nitride field effect transistor includes a base substrate, a nitride based semiconductor layer formed on the base substrate, a source electrode and a drain electrode disposed on the semiconductor layer, and the semiconductor between the source electrode and the drain electrode. A gate electrode disposed on the layer.

그러나, 갈륨 질화물(GaN)을 이용한 전계 효과 트랜지스터는 게이트 전압이 0V (normal 상태) 일 때, 드레인 전극과 소스 전극 사이의 저항이 낮아 전류가 흐르게 되는 '온' 상태가 되어 전류 및 파워 소모가 발생되며, 이를 오프 상태로 하기 위해서는 게이트 전극에 음의 전압을 가해야 하는 단점(normally-on 구조)이 있다.However, the field effect transistor using gallium nitride (GaN) has a low resistance between the drain electrode and the source electrode when the gate voltage is 0V (normal state), resulting in an 'on' state where current flows, resulting in current and power consumption. In order to turn it off, a negative voltage must be applied to the gate electrode (normally-on structure).

본 발명이 해결하고자 하는 과제는 소자 특성을 향상시키는 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device and a method of manufacturing the same that improve device characteristics.

본 발명이 해결하고자 하는 과제는 고전류 및 고출력 동작이 가능한 반도체 소자 및 그 제조 방법을 제공하는 것에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device capable of high current and high output operation and a method of manufacturing the same.

본 발명에 따른 반도체 소자는 베이스 기판, 상기 베이스 기판 상에 수용홈 및 돌기부를 구비하고, 제1 캐리어 주입층 및 상기 제1 캐리어 주입층을 가로지르도록 형성된 적어도 2개의 절연 패턴을 내부에 구비하며, 상기 제1 캐리어 주입층과 이격된 제2 캐리어 주입층을 상기 돌기부에 구비한 반도체층, 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극 및 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부로 리세스되는 리세스부를 구비한 게이트 전극을 포함하며, 상기 수용홈의 최하단부는 상기 제1 캐리어 주입층의 최상부층과 접하며, 상기 절연 패턴 중 상기 반도체층의 최내측에 위치한 상기 절연 패턴은 상기 제1 캐리어 주입층을 이루는 전체층을 가로지르며 상기 수용홈의 두께 방향으로의 양쪽 측단부의 외측에 배치된다.The semiconductor device according to the present invention includes a base substrate, a receiving groove and a protrusion on the base substrate, and includes at least two insulating patterns formed therein to cross the first carrier injection layer and the first carrier injection layer. A second carrier injection layer spaced apart from the first carrier injection layer, the semiconductor layer having the protrusion, a source electrode and a drain electrode spaced apart from each other on the semiconductor layer, and insulated from the source electrode and the drain electrode And a gate electrode having a recessed portion recessed into the accommodating groove, and the lowermost end of the accommodating groove is in contact with an uppermost layer of the first carrier injection layer, and is located on the innermost side of the semiconductor layer among the insulating patterns. The insulating pattern crosses the entire layer forming the first carrier injection layer and is formed at both side end portions in the thickness direction of the receiving groove. It is arranged on the side.

여기서, 상기 수용홈의 상기 최하단부는 상기 제1 캐리어 주입층을 이루는 상기 전체층을 가로지르지 않는 것이 바람직하다.Here, it is preferable that the lowest end of the receiving groove does not cross the entire layer constituting the first carrier injection layer.

여기서, 상기 제1 캐리어 주입층은 도핑층일 수 있다.Here, the first carrier injection layer may be a doping layer.

또한, 상기 도핑층은 델타 도핑층일 수 있다.In addition, the doped layer may be a delta doped layer.

여기서, 상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있다.The delta doped layer may be formed by doping at least one selected from Si, Ge, and Sn.

여기서, 상기 제2 캐리어 주입층은 도핑층일 수 있다.Here, the second carrier injection layer may be a doping layer.

또한, 상기 도핑층은 델타 도핑층일 수 있다.In addition, the doped layer may be a delta doped layer.

여기서, 상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있다.The delta doped layer may be formed by doping at least one selected from Si, Ge, and Sn.

여기서, 상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있다.The delta doped layer may be formed by doping at least one selected from Si, Ge, and Sn.

한편, 상기 절연 패턴은 3개 이상의 복수개일 수 있다.On the other hand, the insulating pattern may be a plurality of three or more.

여기서, 복수개의 상기 절연 패턴은 일정 간격으로 이격되게 형성될 수 있다.Here, the plurality of insulating patterns may be formed to be spaced apart at regular intervals.

또한, 상기 수용홈의 상기 최하단부와 상기 측단부는 30도 내지 90도의 각도를 갖도록 경사진 것일 수 있다.In addition, the lower end and the side end of the receiving groove may be inclined to have an angle of 30 degrees to 90 degrees.

한편, 상기 수용홈과 상기 리세스부 사이에 개재된 산화막을 더 포함할 수 있다.On the other hand, it may further include an oxide film interposed between the receiving groove and the recess.

또한, 상기 산화막은 상기 리세스부의 형상과 대응하는 리세스 구조를 구비한 것일 수 있다.In addition, the oxide layer may have a recess structure corresponding to the shape of the recess portion.

상기 베이스 기판과 상기 반도체층 사이에 버퍼층을 더 구비할 수 있다.A buffer layer may be further provided between the base substrate and the semiconductor layer.

본 발명의 실시예에 따른 반도체 소자 제조 방법은 베이스 기판을 준비하는 단계, 상기 베이스 기판 상에 수용홈 및 돌기부를 구비하도록 형성되고, 제1 캐리어 주입층 및 상기 제1 캐리어 주입층을 가로지르도록 형성된 적어도 2개의 절연 패턴을 내부에 구비하며, 상기 제1 캐리어 주입층과 이격된 제2 캐리어 주입층을 상기 돌기부에 구비한 반도체층을 형성하는 단계, 상기 반도체층 상에 서로 이격되어 배치되도록 소스 전극 및 드레인 전극을 형성하는 단계 및 상기 반도체층 상에 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부로 리세스되는 리세스부를 구비한 게이트 전극을 형성하는 단계를 포함하며, 상기 수용홈의 최하단부는 상기 제1 캐리어 주입층의 최상부층과 접하며, 상기 절연 패턴 중 상기 반도체층의 최내측에 위치한 상기 절연 패턴은 상기 제1 캐리어 주입층을 이루는 전체층을 가로지르며 상기 수용홈의 두께 방향으로의 양쪽 측단부의 외측에 배치되도록 형성된다.The method of manufacturing a semiconductor device according to an exemplary embodiment of the present invention includes preparing a base substrate, the receiving substrate and the protrusion being formed on the base substrate to cross the first carrier injection layer and the first carrier injection layer. Forming a semiconductor layer having at least two insulating patterns formed therein and having a second carrier injection layer spaced apart from the first carrier injection layer, wherein the source layer is spaced apart from each other on the semiconductor layer; Forming an electrode and a drain electrode, and forming a gate electrode on the semiconductor layer, the gate electrode having a recess portion insulated from the source electrode and the drain electrode and recessed into the receiving groove. The lowermost end of the groove contacts the uppermost layer of the first carrier injection layer, and is located at the innermost side of the semiconductor layer among the insulating patterns. The insulating pattern is formed to be across the entire layer serving as the said first carrier injection layer disposed outside of both side ends of the receiving groove in the direction of thickness.

상기 수용홈은 상기 수용홈의 상기 최하단부가 상기 제1 캐리어 주입층을 이루는 상기 전체층을 가로지르지 않도록 형성될 수 있다.The accommodation groove may be formed such that the lower end of the accommodation groove does not cross the entire layer of the first carrier injection layer.

상기 제1 캐리어 주입층은 도핑층으로 이루어질 수 있다.The first carrier injection layer may be formed of a doping layer.

상기 도핑층은 델타 도핑층으로 이루어질 수 있다.The doped layer may be a delta doped layer.

상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있다.The delta doped layer may be formed by doping at least one selected from Si, Ge, and Sn.

상기 제2 캐리어 주입층은 도핑층으로 이루어질 수 있다.The second carrier injection layer may be formed of a doping layer.

상기 도핑층은 델타 도핑층으로 이루어질 수 있다.The doped layer may be a delta doped layer.

상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있다.The delta doped layer may be formed by doping at least one selected from Si, Ge, and Sn.

상기 제2 캐리어 주입층은 2차원 전자 가스층으로 이루어질 수 있다.The second carrier injection layer may be formed of a two-dimensional electron gas layer.

상기 절연 패턴은 3개 이상의 복수개로 이루어질 수 있다.The insulation pattern may be formed of three or more.

복수개의 상기 절연 패턴은 일정 간격으로 이격되게 형성될 수 있다.The plurality of insulating patterns may be formed to be spaced apart at regular intervals.

상기 수용홈은 상기 수용홈의 상기 최하단부와 상기 측단부가 30도 내지 90도의 각도를 갖도록 경사지게 형성될 수 있다.The receiving groove may be formed to be inclined so that the lower end and the side end of the receiving groove has an angle of 30 degrees to 90 degrees.

상기 수용홈과 상기 리세스부 사이에 개재되도록 산화막을 더 형성될 수 있다.An oxide film may be further formed to be interposed between the receiving groove and the recess portion.

상기 산화막은 상기 리세스부의 형상과 대응하는 리세스 구조를 갖도록 형성될 수 있다.The oxide layer may be formed to have a recess structure corresponding to the shape of the recess portion.

상기 반도체층을 형성하는 단계 이전에 상기 베이스 기판 상에 버퍼층을 형성하는 단계를 더 포함할 수 있다.The method may further include forming a buffer layer on the base substrate before forming the semiconductor layer.

본 발명에 따른 반도체 소자는 소자 특성을 향상시키는 전계 효과 트랜지스터(field effect transistor: FET) 구조를 갖는 반도체 소자 및 그 제조 방법을 제공할 수 있다.
The semiconductor device according to the present invention can provide a semiconductor device having a field effect transistor (FET) structure for improving device characteristics and a method of manufacturing the same.

또한, 리세스 구조의 게이트 전극 하부에 캐리어 주입층으로 델타 도핑층을 형성함으로써 채널의 농도를 높이면서 동시에 채널을 수직으로 형성하여 채널의 길이를 용이하게 조절할 수 있으므로 이전보다 제조 공정이 용이하며, 고전류 및 고출력 동작이 가능한 전계 효과 트랜지스터(field effect transistor: FET) 구조를 갖는 반도체 소자 및 그 제조 방법을 제공할 수 있다.
In addition, by forming a delta doping layer as a carrier injection layer under the gate electrode of the recess structure, while increasing the concentration of the channel at the same time to form the channel vertically to easily control the length of the channel, the manufacturing process is easier than before, A semiconductor device having a field effect transistor (FET) structure capable of high current and high output operation, and a method of manufacturing the same can be provided.

또한, 리세스 구조의 게이트 전극 하부에 캐리어 주입층에 절연 패턴을 형성함으로써 기생 채널의 생성을 방지할 수 있으므로, 채널 형성의 제어를 더욱 용이하게 할 수 있다.In addition, since the formation of the parasitic channel can be prevented by forming an insulating pattern in the carrier injection layer under the gate electrode of the recess structure, it is possible to more easily control the channel formation.

도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 개략적으로 도시한 평면도이다.
도 2는 도 1의 A-A'선을 따라 절단한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 동작 원리를 설명하기 위해 개략적으로 도시한 단면도이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 6은 본 발명의 제4 실시예에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 7a 내지 도 7d는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 공정을 개략적으로 도시한 단면도이다.
도 8a 내지 도 8d는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 공정을 개략적으로 도시한 단면도이다.1 is a plan view schematically illustrating a semiconductor device according to a first exemplary embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line AA ′ of FIG. 1.
3 is a cross-sectional view schematically illustrating an operating principle of a semiconductor device according to a first exemplary embodiment of the present invention.
4 is a cross-sectional view schematically illustrating a semiconductor device according to a second exemplary embodiment of the present invention.
5 is a cross-sectional view schematically illustrating a semiconductor device according to a third exemplary embodiment of the present invention.
6 is a cross-sectional view schematically illustrating a semiconductor device according to a fourth exemplary embodiment of the present invention.
7A to 7D are cross-sectional views schematically illustrating a process of manufacturing a semiconductor device according to the first embodiment of the present invention.
8A to 8D are cross-sectional views schematically illustrating a manufacturing process of a semiconductor device according to a fourth exemplary embodiment of the present invention.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭할 수 있다.BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention and the manner of achieving them will become apparent with reference to the embodiments described in detail below with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. These embodiments may be provided to make the disclosure of the present invention complete, and to fully inform the scope of the invention to those skilled in the art. Like reference numerals may refer to like elements throughout the specification.

본 명세서에서 사용된 용어들은 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 단계는 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is to be understood that the terms 'comprise', and / or 'comprising' as used herein may be used to refer to the presence or absence of one or more other components, steps, operations, and / Or additions.

또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
In addition, the embodiments described herein will be described with reference to cross-sectional views and / or plan views, which are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. Thus, the shape of the illustrations may be modified by manufacturing techniques and / or tolerances. Accordingly, the embodiments of the present invention are not limited to the specific forms shown, but also include variations in forms generated by the manufacturing process. For example, the etched area shown at right angles may be rounded or may have a shape with a certain curvature. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention.

이하, 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법을 첨부한 도면들을 참조하여 상세히 설명한다.
Hereinafter, a semiconductor device and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 소자를 개략적으로 도시한 평면도이고, 도 2는 도 1의 A-A'선을 따라 절단한 단면도이며, 도 3은 본 발명의 제1 실시예에 따른 반도체 소자의 동작 원리를 설명하기 위해 개략적으로 도시한 단면도이다.
1 is a plan view schematically illustrating a semiconductor device according to an exemplary embodiment of the present invention, FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 1, and FIG. 3 is a first embodiment of the present invention. The cross-sectional view schematically showing the operation principle of the semiconductor device according to the.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(1)는 베이스 기판(110), 버퍼층(120), 반도체층(130), 소스 전극(151), 드레인 전극(153), 그리고 게이트 전극(160)을 포함할 수 있다.
1 and 2, a semiconductor device 1 according to an exemplary embodiment of the present invention may include a base substrate 110, a buffer layer 120, a semiconductor layer 130, a source electrode 151, and a drain electrode 153. And the gate electrode 160.

상기 베이스 기판(110)은 전계 효과 트랜지스터(field effect transistor:: FET) 구조를 갖는 반도체 소자를 형성하기 위한 플레이트일 수 있다. 예컨대, 상기 베이스 기판(110)은 반도체 기판일 수 있다. 일 예로서, 상기 베이스 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나일 수 있으나, 상기 베이스 기판(110)은 이에 한정되지 않는다.
The base substrate 110 may be a plate for forming a semiconductor device having a field effect transistor (FET) structure. For example, the base substrate 110 may be a semiconductor substrate. As an example, the base substrate 110 may be at least one of a silicon substrate, a silicon carbide substrate, and a sapphire substrate, but the base substrate 110 is not limited thereto.

다음, 버퍼층(120)이 상기 베이스 기판(110) 상에 배치될 수 있다. 일 예로서, 상기 버퍼층(120)은 알루미늄 질화막(AlN)로 이루어질 수 있으나, 상기 버퍼층(120)은 이에 한정되지 않는다. 여기서, 상기 버퍼층(120)은 상기 베이스 기판(110)과 이후 형성될 반도체층(130)의 하부층(131) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해 제공될 수 있다.
Next, a buffer layer 120 may be disposed on the base substrate 110. As an example, the buffer layer 120 may be made of aluminum nitride (AlN), but the buffer layer 120 is not limited thereto. The buffer layer 120 may be provided to solve problems due to lattice mismatch between the base substrate 110 and the lower layer 131 of the semiconductor layer 130 to be formed later.

상기 반도체층(130)은 상기 버퍼층(120) 상에 배치될 수 있다. 일 예로서, 반도체층(130)은 수용홈(H) 및 돌기부(P)를 구비한다. 또한, 반도체층(130)은 내부에 차례로 적층된 하부층(131), 제1 캐리어 주입층(133), 제1 캐리어 주입층(133)을 가로지르도록 형성된 적어도 2개의 절연 패턴(135) 및 중간층(137)을 구비하며, 돌기부(P)에 델타 도핑층(133)과 이격된 제2 캐리어 주입층(139)을 구비한다.
The semiconductor layer 130 may be disposed on the buffer layer 120. As an example, the semiconductor layer 130 includes a receiving groove H and a protrusion P. In addition, the semiconductor layer 130 may include at least two insulating patterns 135 and an intermediate layer formed to intersect the lower layer 131, the first carrier injection layer 133, and the first carrier injection layer 133, which are sequentially stacked therein. 137, and a second carrier injection layer 139 spaced apart from the delta doping layer 133 in the protrusion P.

상기 상부층(139)은 상기 하부층(131)과 상기 중간층(137)에 비해 상이한 격자 상수를 갖는 물질로 이루어질 수 있다. 예컨대, 상기 하부층(131), 상기 중간층(137) 및 상기 제2 캐리어 주입층(139)은 Ⅲ-질화물계 물질을 포함하는 막일 수 있다. 보다 구체적으로 상기 하부층(131), 상기 중간층(137) 및 상기 제2 캐리어 주입층(139)은 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 그리고 인듐 알루미늄 갈륨 질화물(InAlGaN) 중에서 선택된 어느 하나로 형성될 수 있다. 일 예로서, 상기 하부층(131)과 상기 중간층(137)은 갈륨 질화막이고, 상기 제2 캐리어 주입층(139)은 알루미늄 갈륨 질화막일 수 있다.
The upper layer 139 may be formed of a material having a different lattice constant than the lower layer 131 and the intermediate layer 137. For example, the lower layer 131, the intermediate layer 137, and the second carrier injection layer 139 may be a film including a III-nitride-based material. More specifically, the lower layer 131, the intermediate layer 137, and the second carrier injection layer 139 may be gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), and indium aluminum gallium nitride. It may be formed of any one selected from (InAlGaN). For example, the lower layer 131 and the intermediate layer 137 may be a gallium nitride layer, and the second carrier injection layer 139 may be an aluminum gallium nitride layer.

상기와 같은 구조의 반도체층(130)에는 상기 중간층(137)과 상기 제2 캐리어 주입층(139)의 경계면에 2차원 전자 가스(2-dimensional electorn gas: 2DEG)가 생성될 수 있다. 상기 반도체 소자(1)의 동작시 전류의 흐름은 상기 2차원 전자 가스(2DEG)를 통해 이루어질 수 있다.
In the semiconductor layer 130 having the structure as described above, a 2-dimensional electorn gas (2DEG) may be generated at the interface between the intermediate layer 137 and the second carrier injection layer 139. The flow of current in the operation of the semiconductor device 1 may be made through the two-dimensional electron gas (2DEG).

여기서, 상기 제1 캐리어 주입층(133)은 두께 방향으로 다층의 갈륨 질화막(GaN)및 도핑 물질이 교대로 배열되어 형성될 수도 있으며, 제1 캐리어 주입층(133)을 가로지르도록 절연 패턴(135)이 형성된다. 이때, 상기 제1 캐리어 주입층(133)은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있으며, Si가 도핑되는 것이 바람직하나, 상기 제1 캐리어 주입층(133)의 도핑 원소가 이에 한정되는 것은 아니다. 여기서, 제1 캐리어 주입층(133)으로 고농도 도핑층, 그 중에서도 델타 도핑층을 일예로 하였으나, 이에 한정되는 것이 아니고, 제1 캐리어 주입층(133)이 n+ 도핑층일 수도 있다.
Here, the first carrier injection layer 133 may be formed by alternately arranging a multi-layer gallium nitride layer (GaN) and a doping material in a thickness direction, and may include an insulating pattern (eg, a cross) between the first carrier injection layer 133. 135) is formed. In this case, the first carrier injection layer 133 may be formed by doping at least one selected from Si, Ge, and Sn, and preferably doped with Si, but doping the first carrier injection layer 133 may be performed. The element is not limited to this. Here, the first carrier injection layer 133 is a high concentration doping layer, and the delta doping layer as an example, but is not limited to this, the first carrier injection layer 133 may be n + doping layer.

상기 중간층(137) 상에는 제2 캐리어 주입층(139)이 구비될 수 있다. 여기서, 제2 캐리어 주입층(139)은 알루미늄 갈륨 질화막(AlGaN)으로 이루어질 수 있다. 이 경우, 알루미늄 갈륨 질화막(AlGaN)으로 이루어진 제2 캐리어 주입층(139) 및 갈륨 질화막(GaN)으로 이루어진 중간층(137)의 계면에는 2차원 전자 가스(2DEG)가 형성될 수 있다.
The second carrier injection layer 139 may be provided on the intermediate layer 137. Here, the second carrier injection layer 139 may be made of aluminum gallium nitride (AlGaN). In this case, a two-dimensional electron gas (2DEG) may be formed at an interface between the second carrier injection layer 139 made of aluminum gallium nitride (AlGaN) and the intermediate layer 137 made of gallium nitride (GaN).

한편, 상기 반도체층(130)에는 수용홈(H)이 구비될 수 있다. 상기 수용홈(H)은 소정의 포토레지스트 공정을 통하여 형성될 수 있다.
On the other hand, the semiconductor layer 130 may be provided with a receiving groove (H). The receiving groove H may be formed through a predetermined photoresist process.

상기 수용홈(H) 상에는 산화막(140)이 구비될 수 있다. 상기 산화막(140) 또한 소정의 포토레지스트 공정을 통하여 형성되는데, 수용홈(H)의 형상과 대응하는 리세스 구조(r)를 구비한다. 상기 산화막(140)은 이산화규소(SiO2)으로 이루어진 막일 수 있다. 본 실시예에서는 상기 산화막(140)이 산화막인 경우를 예로 들어 설명하였으나, 상기 산화막(140)은 질화막을 포함할 수도 있다.
An oxide layer 140 may be provided on the receiving groove H. The oxide film 140 is also formed through a predetermined photoresist process, and has a recess structure r corresponding to the shape of the receiving groove H. The oxide film 140 may be a film made of silicon dioxide (SiO 2 ). In the present embodiment, the case where the oxide film 140 is an oxide film has been described as an example, but the oxide film 140 may include a nitride film.

여기서, 상기 절연 패턴(135) 중 상기 반도체층(130)의 최내측에 위치한 절연 패턴(135)은 상기 제1 캐리어 주입층(133)을 이루는 전체층을 가로지르도록 배치되며, 상기 수용홈(H)의 두께 방향으로의 양쪽 측단부의 외측에 배치되는 것이 바람직하다. 또한, 수용홈(H)의 최하단부는 제1 캐리어 주입층(133)의 최상부층과 접하되, 상기 제1 캐리어 주입층(133)을 이루는 전체층을 가로지르지는 않도록 형성된다.
Here, the insulating pattern 135 of the insulating pattern 135, which is located at the innermost side of the semiconductor layer 130, is disposed to cross the entire layer of the first carrier injection layer 133, and the receiving groove ( It is preferable to arrange | position to the outer side of both side end parts in the thickness direction of H). In addition, the lowermost end of the accommodation groove (H) is in contact with the top layer of the first carrier injection layer 133, it is formed so as not to cross the entire layer of the first carrier injection layer 133.

상기 산화막(140) 상에는 게이트 전극(160)이 구비된다. 상기 게이트 전극(160)은 상기 산화막(140)의 리세스 구조(r) 내부로 수용되는 리세스부(R)를 구비한다. 상기 게이트 전극(160)은 상기 산화막(140)에 직접 접합하여, 쇼트키 전극을 이룰 수 있다.
The gate electrode 160 is provided on the oxide layer 140. The gate electrode 160 includes a recess portion R accommodated in the recess structure r of the oxide layer 140. The gate electrode 160 may be directly bonded to the oxide layer 140 to form a schottky electrode.

상기 소스 전극(151) 및 상기 드레인 전극(153)은 상기 게이트 전극(160)을 사이에 두고 서로 이격되어 배치될 수 있다. 상기 소스 전극(151) 및 상기 드레인 전극(153)은 상기 반도체층(130)의 제2 캐리어 주입층(139)에 접합하여, 상기 상부층(139)과 오믹 컨택(ohmic contact)을 이룰 수 있다.
The source electrode 151 and the drain electrode 153 may be spaced apart from each other with the gate electrode 160 interposed therebetween. The source electrode 151 and the drain electrode 153 may be bonded to the second carrier injection layer 139 of the semiconductor layer 130 to form an ohmic contact with the upper layer 139.

한편, 상기 소스 전극(151), 상기 드레인 전극(153) 및 상기 게이트 전극(160)은 다양한 물질로 형성될 수 있다. 일 예로서, 소스 전극(151) 및 드레인 전극(153)는 동일한 금속 물질로 형성되고, 상기 게이트 전극(160)은 상기 소스 전극(151)와 상이한 금속 물질로 형성될 수 있다. 이 경우 상기 소스 전극(151) 및 상기 드레인 전극(153)은 하부로부터 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au)으로 구성되어 하부의 티타늄(Ti), 알루미늄(Al)이 상기 하부층(131), 상기 메사 돌기(P) 및 트렌치(T)를 구성하는 갈륨 질화물(GaN), 알루미늄 갈륨 질화물(AlGaN), 인듐 갈륨 질화물(InGaN), 그리고 인듐 알루미늄 갈륨 질화물(InAlGaN) 중에서 선택된 어느 하나와 접합하여 오믹 컨택을 이룰 수 있다. 그리고, 상기 게이트 전극(160)은 상기 금속 원소들 중 적어도 상기 어느 하나의 금속 원소와는 다른 금속 원소의 금속 물질로 형성될 수 있다. 또는, 다른 예로서, 상기 소스 전극(151), 상기 드레인 전극(153) 및 상기 게이트 전극(160)은 모두 동일한 금속 물질로 형성될 수 있다. 이를 위해, 상기 소스 전극(151), 상기 드레인 전극(153) 및 상기 게이트 전극(160)은 동일한 금속막을 상기 반도체층(130) 상에 형성한 이후에, 동일한 포토레지스트 식각 공정을 통해 동시에 형성될 수 있다.
The source electrode 151, the drain electrode 153, and the gate electrode 160 may be formed of various materials. For example, the source electrode 151 and the drain electrode 153 may be formed of the same metal material, and the gate electrode 160 may be formed of a metal material different from that of the source electrode 151. In this case, the source electrode 151 and the drain electrode 153 are composed of titanium (Ti), aluminum (Al), nickel (Ni), and gold (Au) from the bottom to form titanium (Ti) and aluminum (Al). ) Gallium nitride (GaN), aluminum gallium nitride (AlGaN), indium gallium nitride (InGaN), and indium aluminum gallium nitride (InAlGaN) forming the lower layer 131, the mesa protrusion (P) and the trench (T) The ohmic contact may be made by joining with any one selected from the group. In addition, the gate electrode 160 may be formed of a metal material of a metal element different from at least one of the metal elements. Alternatively, as another example, the source electrode 151, the drain electrode 153, and the gate electrode 160 may be formed of the same metal material. To this end, the source electrode 151, the drain electrode 153, and the gate electrode 160 may be simultaneously formed through the same photoresist etching process after the same metal layer is formed on the semiconductor layer 130. Can be.

도 3을 참조하면, 상기 반도체 소자(1)는 게이트 전극(160)과 상기 반도체층(130) 사이에 산화막(140)을 제공하여, 게이트 구조물(160)에 전압이 인가되지 않는 경우, 상기 소스 전극(151)과 상기 드레인 전극(153)에 전압을 인가하여도 상기 2차원 전자 가스(2DEG)를 경유하는 전류 흐름이 없는 노말리 오프(normally-off) 상태를 이룰 수 있다. 이에 따라, 상기 반도체 소자(1)는 게이트 전압이 0 또는 마이너스(-)인 경우에, 전류 흐름이 없는 인헨스먼트 모드(Enhancement mode) 동작을 할 수 있는 전계 효과 트랜지스터(field effect transistor: FET) 구조를 가질 수 있다.
Referring to FIG. 3, the semiconductor device 1 provides an oxide layer 140 between the gate electrode 160 and the semiconductor layer 130, and when the voltage is not applied to the gate structure 160, the source. Even when a voltage is applied to the electrode 151 and the drain electrode 153, a normally-off state without a current flow through the two-dimensional electron gas 2DEG may be achieved. Accordingly, the semiconductor device 1 has a field effect transistor (FET) capable of operating an enhancement mode without current flow when the gate voltage is 0 or negative (−). It may have a structure.

더욱이, 상기 반도체 소자(1)는 게이트 전극(160) 하부에 고농도 도핑층인 델타 도핑층으로 제1 캐리어 주입층(133)을 형성함으로써 채널의 농도를 높이면서 동시에 채널을 수직으로 형성할 수 있다. 이와 같이, 채널을 수직으로 형성할 수 있으므로, 채널의 길이 또한 용이하게 조절 가능하다. 또한, 제1 캐리어 주입층(133)에 절연 패턴(135)을 형성함으로써 채널 외부로 전류가 흐르지 못하게 제어할 수 있으므로, 기생 채널의 형성을 방지할 수 있다.
In addition, the semiconductor device 1 may form the channel vertically at the same time by increasing the concentration of the channel by forming the first carrier injection layer 133 as a delta doping layer, which is a highly doped layer under the gate electrode 160. . In this way, since the channel can be formed vertically, the length of the channel can also be easily adjusted. In addition, since the insulating pattern 135 is formed in the first carrier injection layer 133, it is possible to control the current from flowing outside the channel, thereby preventing the formation of the parasitic channel.

일반적으로, 본 발명의 실시예와 같이 게이트 전극이 반도체층으로 리세스된 형태의 반도체 소자인 경우, 전류 빌도를 높이기 위하여 채널의 길이를 최소화해야 할 필요가 있으며, 이를 위해서는 게이트 전극의 미세화 공정이 요구된다.
In general, when the gate electrode is a semiconductor device recessed with a semiconductor layer as in the embodiment of the present invention, it is necessary to minimize the length of the channel in order to increase the current billiness, for this purpose, the gate electrode miniaturization process Is required.

본 발명은 이와 같은 문제점을 해결할 수 있는 것으로, 상술한 바와 같이 게이트 전극(160) 하부에 고농도 도핑층인 델타 도핑층으로 제1 캐리어 주입층(133)을 형성함으로써 채널의 농도를 높이면서 동시에 채널을 수직으로 형성함으로써 채널의 길이를 용이하게 조절할 수 있음에 따라, 이전보다 제조 공정이 용이하게 된다. 또한, 기생 채널의 생성을 방지할 수 있으므로, 채널 형성의 제어를 더욱 용이하게 할 수 있다.
The present invention solves this problem. As described above, the first carrier injection layer 133 is formed as a delta doping layer, which is a high concentration doping layer, under the gate electrode 160 to increase the concentration of the channel and at the same time. Since the length of the channel can be easily adjusted by forming a vertically, the manufacturing process is easier than before. In addition, since generation of parasitic channels can be prevented, control of channel formation can be made easier.

이하에서는 도 4 내지 도 6을 참조하여 본 발명의 제2 실시예에 내지 제 4 실시예에 따른 반도체 소자를 제1 실시예와 다른 부분을 중심으로 간략하게 설명한다.
Hereinafter, the semiconductor device according to the second to fourth embodiments of the present invention will be briefly described with reference to FIGS.

도 4를 참조하면, 본 발명의 제2 실시예에 따른 반도체 소자(2)는 제1 실시예에 따른 반도체 소자(1)와 절연 패턴(235)의 구조에서 차이점을 갖는다.
Referring to FIG. 4, the semiconductor device 2 according to the second embodiment of the present invention has a difference in the structure of the semiconductor device 1 and the insulating pattern 235 according to the first embodiment.

본 발명의 제2 실시예에 따른 절연 패턴(235) 또한 제1 캐리어 주입층(233)을 이루는 전체층을 가로지르도록 배치되며, 상기 수용홈(H)의 두께 방향으로의 양쪽 측단부의 외측에 배치되지만, 절연 패턴(235)은 수용홈(H)의 의 양측 측단부의 외측에 기생 채널의 생성을 방지할 수 있는 최소한의 개수로 2개만 구비된다. 한편, 절연 패턴(235)은 제1 실시예의 절연 패턴(135)에 비하여 좀 더 큰 크기를 갖도록 형성될 수 있다. 절연 패턴(235)이 최소한의 개수로 형성되지만, 채널의 농도를 높이면서 동시에 채널을 수직으로 형성함으로써 채널의 길이를 용이하게 조절할 수 있다. 이에 따라, 이전보다 제조 공정이 용이하게 된다. 또한, 기생 채널의 생성을 방지할 수 있으므로, 채널 형성의 제어를 더욱 용이하게 할 수 있다.
Insulating pattern 235 according to the second embodiment of the present invention is also disposed to cross the entire layer constituting the first carrier injection layer 233, the outer side of both side end portions in the thickness direction of the receiving groove (H) Although disposed in, the insulation pattern 235 is provided on the outer side of both side end of the receiving groove (H) with only a minimum number to prevent the generation of parasitic channels are provided. Meanwhile, the insulating pattern 235 may be formed to have a larger size than the insulating pattern 135 of the first embodiment. Although the insulating pattern 235 is formed in the minimum number, the channel length can be easily adjusted by increasing the channel concentration and forming the channel vertically. This makes the manufacturing process easier than before. In addition, since generation of parasitic channels can be prevented, control of channel formation can be made easier.

도 5를 참조하면, 본 발명의 제3 실시예에 따른 반도체 소자(3)는 제1 실시예에 따른 반도체 소자(1)와 게이트 전극(260)의 구조에서 차이점을 갖는다.
Referring to FIG. 5, the semiconductor device 3 according to the third embodiment of the present invention has a difference in the structure of the semiconductor device 1 and the gate electrode 260 according to the first embodiment.

본 발명의 제3 실시예에 따른 게이트 전극(260)은 게이트 전극(260)의 에지 부분에의 전계 집중을 상대적으로 낮출 수 있도록 제1 실시예에 따른 수직 구조를 갖는 게이트 전극(160)과는 다르게 게이트 전극(260)이 30도 내지 90도의 각도를 갖는 기울기를 구비하도록 형성한다. 상기와 같이, 게이트 전극(260)이 기울기를 갖도록 함으로써 게이트 전극(260)의 에지 부분에의 전계 집중을 상대적으로 낮출 수 있으므로, 항복 전압을 높일 수 있는 이점이 있다. 또한, 채널의 농도를 높이면서 동시에 채널을 수직으로 형성함으로써 채널의 길이를 용이하게 조절할 수 있다. 이에 따라, 이전보다 제조 공정이 용이하게 된다. 또한, 기생 채널의 생성을 방지할 수 있으므로, 채널 형성의 제어를 더욱 용이하게 할 수 있다.
The gate electrode 260 according to the third embodiment of the present invention is different from the gate electrode 160 having the vertical structure according to the first embodiment to relatively reduce electric field concentration on the edge portion of the gate electrode 260. Alternatively, the gate electrode 260 is formed to have a slope having an angle of 30 degrees to 90 degrees. As described above, since the electric field concentration on the edge portion of the gate electrode 260 can be relatively lowered by allowing the gate electrode 260 to have an inclination, the breakdown voltage can be increased. In addition, it is possible to easily adjust the length of the channel by increasing the concentration of the channel and simultaneously forming the channel vertically. This makes the manufacturing process easier than before. In addition, since generation of parasitic channels can be prevented, control of channel formation can be made easier.

도 6을 참조하면, 본 발명의 제4 실시예에 따른 반도체 소자(4)는 제1 실시예에 따른 반도체 소자(1)와 제2 캐리어 주입층(439)의 구조에서 차이점을 갖는다.
Referring to FIG. 6, the semiconductor device 4 according to the fourth embodiment has a difference in the structure of the semiconductor device 1 and the second carrier injection layer 439 according to the first embodiment.

본 발명의 제4 실시예에 따른 제2 캐리어 주입층(439)은 제1 실시예에 따른 알루미늄 갈륨 질화막(AlGaN)으로 이루어진 제2 캐리어 주입층(139)과 갈륨 질화막(GaN)으로 이루어진 중간층(137)의 계면에 2차원 전자 가스(2DEG)를 구비하는 것이 아니라 또다른 델타 도핑층(438)을 구비한다. 상기와 같은 델타 도핑층(438)을 제1 실시예에 따른 2차원 전자 가스(2DEG) 대신 사용하는 경우에도, 채널의 농도를 높이면서 동시에 채널을 수직으로 형성함으로써 채널의 길이를 용이하게 조절할 수 있다. 이에 따라, 이전보다 제조 공정이 용이하게 된다. 또한, 기생 채널의 생성을 방지할 수 있으므로, 채널 형성의 제어를 더욱 용이하게 할 수 있다.
The second carrier injection layer 439 according to the fourth embodiment of the present invention may be an intermediate layer including a second carrier injection layer 139 made of aluminum gallium nitride (AlGaN) and a gallium nitride film (GaN). Instead of providing two-dimensional electron gas (2DEG) at the interface of 137, another delta doping layer 438 is provided. Even when the delta doped layer 438 is used in place of the 2DEG according to the first embodiment, the channel length can be easily adjusted by increasing the concentration of the channel and simultaneously forming the channel vertically. have. This makes the manufacturing process easier than before. In addition, since generation of parasitic channels can be prevented, control of channel formation can be made easier.

계속해서, 도2, 도 6, 도 7a 내지 도 8d를 참조하여 상술한 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 여기서, 앞서 설명한 본 발명의 실시예에 따른 반도체 소자에 대한 중복되는 내용은 생략하거나 간소화할 수 있다.
Subsequently, a manufacturing method of the semiconductor device according to the embodiment of the present invention described above with reference to FIGS. 2, 6 and 7A to 8D will be described. Here, overlapping contents of the semiconductor device according to the embodiment of the present invention described above may be omitted or simplified.

도 7a 내지 도 7d는 본 발명의 제1 실시예에 따른 반도체 소자의 제조 공정을 개략적으로 도시한 단면도이고, 도 8a 내지 도 8d는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 공정을 개략적으로 도시한 단면도이다.
7A to 7D are cross-sectional views schematically illustrating a manufacturing process of a semiconductor device according to a first embodiment of the present invention, and FIGS. 8A to 8D schematically illustrate a manufacturing process of a semiconductor device according to a fourth embodiment of the present invention. It is shown in cross section.

도 7a에서와 같이, 베이스 기판(110)을 준비하는데, 상기 베이스 기판(110)으로는 반도체 기판을 사용할 수 있다. 예컨대, 상기 반도체 기판(110)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나의 기판일 수 있으나, 상기 베이스 기판(110)은 이에 한정되지 않는다.
As shown in FIG. 7A, a base substrate 110 is prepared, and a semiconductor substrate may be used as the base substrate 110. For example, the semiconductor substrate 110 may be at least one of a silicon substrate, a silicon carbide substrate, and a sapphire substrate, but the base substrate 110 is not limited thereto.

이어서, 상기 베이스 기판(110) 상에 버퍼층(120)을 형성할 수 있다. 여기서, 상기 버퍼층(120)은 알루미늄 질화막(AlN)로 이루어질 수 있으나, 상기 버퍼층(120)은 이에 한정되지 않는다. 여기서, 상기 버퍼층(120)은 상기 베이스 기판(110)과 이후 형성될 반도체층(130)의 하부층(131) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해 제공될 수 있다.
Subsequently, a buffer layer 120 may be formed on the base substrate 110. Here, the buffer layer 120 may be made of aluminum nitride (AlN), but the buffer layer 120 is not limited thereto. The buffer layer 120 may be provided to solve problems due to lattice mismatch between the base substrate 110 and the lower layer 131 of the semiconductor layer 130 to be formed later.

다음, 도 2에 도시된 본 발명의 제1 실시예에 따른 반도체층(130)을 형성하는 단계를 설명하면 다음과 같다.
Next, the step of forming the semiconductor layer 130 according to the first embodiment of the present invention shown in FIG. 2 will be described.

먼저, 도 7b에서와 같이, 상기 버퍼층(120)을 시드층(seed layer)으로 사용하여 하부층(131a)을 에피택시얼 성장시킨다. 다음, 상기 버퍼층(120) 상에 SiO2로 이루어질 수 있는 절연막(도시하지 않음)을 형성하고 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용해 절연막을 식각하여 복수개의 절연 패턴(135)을 형성한다. 이어서, 상기 절연 패턴(135) 상에 제1 캐리어 주입층(133a)을 성장시킨 후, 제1 캐리어 주입층(133a) 상에 다시 중간층(137a)을 에피택시얼 성장시킨다.
First, as shown in FIG. 7B, the lower layer 131a is epitaxially grown using the buffer layer 120 as a seed layer. Next, the buffer layer (not shown) insulating film can be made of SiO 2 on the (120) was formed, and after forming a photoresist pattern (not shown), using the photoresist pattern as an etch mask, etching the insulation film A plurality of insulating patterns 135 are formed. Subsequently, after the first carrier injection layer 133a is grown on the insulating pattern 135, the intermediate layer 137a is epitaxially grown on the first carrier injection layer 133a.

여기서, 상기 제1 캐리어 주입층(133a)은 두께 방향으로 다층의 갈륨 질화막(GaN)및 도핑 물질이 교대로 배열되어 형성될 수도 있으며, 제1 캐리어 주입층(133a)을 가로지르도록 절연 패턴(135)이 형성된다. 이때, 상기 제1 캐리어 주입층(133a)은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있으며, Si가 도핑되는 것이 바람직하나, 상기 제1 캐리어 주입층(133a)의 도핑 원소가 이에 한정되는 것은 아니다. 여기서, 제1 캐리어 주입층(133)으로 고농도 도핑층, 그 중에서도 델타 도핑층을 일예로 하였으나, 이에 한정되는 것이 아니고, 제1 캐리어 주입층(133a)이 n+ 도핑층일 수도 있다.
Here, the first carrier injection layer 133a may be formed by alternately arranging a multi-layer gallium nitride layer (GaN) and a doping material in the thickness direction, and may include an insulating pattern (eg, the first carrier injection layer 133a) to cross the first carrier injection layer 133a. 135) is formed. In this case, the first carrier injection layer 133a may be formed by doping at least one selected from Si, Ge, and Sn, and preferably doped with Si, but doping the first carrier injection layer 133a. The element is not limited to this. Here, the first carrier injection layer 133 is a high concentration doping layer, and the delta doping layer as an example, but is not limited to this, the first carrier injection layer 133a may be n + doping layer.

Si가 도핑되는 것을 일예로 한 제1 캐리어 주입층(133a)은 먼저, 제1 캐리어 주입층(133a)이 형성될 하부층(131a) 및 절연 패턴(135)까지 형성된 베이스 기판(110)을 저압의 수소 분위기로 유지되는 반응관 내부에 배치하고, 갈륨 질화막(GaN)을 성장시킨 후, 갈륨 질화막(GaN)의 성장을 일정 시간 중지시킨다. 이후, 수소 가스 및 암모니아 가스와 함께 사일렌(SiH4) 가스를 일정 시간 동안 반응관 내부로 유입하여 갈륨 질화막(GaN) 및 절연 패턴(135) 상에 Si로 이루어진 제1 캐리어 주입층(133a)을 형성한다. 상기와 같은 과정을 반복하여 원하는 층수만큼의 제1 캐리어 주입층(133a)을 형성할 수 있다.
As an example, the first carrier injection layer 133a, which is doped with Si, may be formed by lowering the base substrate 110 formed up to the lower layer 131a and the insulating pattern 135 on which the first carrier injection layer 133a is to be formed. After the gallium nitride film (GaN) is grown inside the reaction tube maintained in a hydrogen atmosphere, the growth of the gallium nitride film (GaN) is stopped for a certain time. Then, the first carrier injection layer (133a) made of Si on the four days alkylene (SiH 4) to a reaction tube inside a gallium nitride (GaN) and an insulating pattern (135) to flow into a period of time the gas together with hydrogen gas and ammonia gas To form. By repeating the above process, as many first carrier injection layers 133a as desired layers can be formed.

이때, 절연 패턴(135)은 2개 이상의 복수개로 형성될 수 있으며, 복수개의 절연 패턴(135)은 일정 간격으로 이격되게 형성되는 것이 바람직하다.
In this case, two or more insulating patterns 135 may be formed, and the plurality of insulating patterns 135 may be formed to be spaced apart at a predetermined interval.

여기서, 하부층(131a) 및 중간층(137a)은 고저항 갈륨 질화막(GaN)으로 이루어질 수 있다.
The lower layer 131a and the intermediate layer 137a may be formed of a high resistance gallium nitride layer GaN.

상기 고저항 갈륨 질화막(GaN)을 형성하기 위한 에피택시얼 성장 공정(epitaxial growth process)으로는 분자 빔 에피택시얼 성장 공정(molecular beam epitaxial growth process), 원자층 에피택시얼 성장 공정(atomic layer epitaxyial growth process), 플로우 모듈레이션 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation organometallic vapor phase epitaxyial growth process), 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation organometallic vapor phase epitaxyial growth process), 하이브리드 기상 에피택시얼 성장 공정(hybrid vapor phase epitaxial growth process) 중 적어도 어느 하나가 사용될 수 있다. 또는, 다른 예로서, 상기 갈륨 질화막(GaN)을 형성하기 위한 공정으로는 화학기상증착 공정(chemical vapor deposition process) 및 물리적 기상증착 공정(phisical vapor deposition process) 중 어느 하나가 사용될 수 있다.
The epitaxial growth process for forming the high resistance gallium nitride layer (GaN) may include a molecular beam epitaxial growth process and an atomic layer epitaxyial process. growth process, flow modulation organometallic vapor phase epitaxyial growth process, organometallic vapor phase epitaxyial growth process, hybrid vapor phase epitaxy At least one of a hybrid vapor phase epitaxial growth process may be used. Alternatively, as another example, any one of a chemical vapor deposition process and a physical vapor deposition process may be used as a process for forming the gallium nitride layer (GaN).

다음, 중간층(137a) 상에 제2 캐리어 주입층(139a)을 성장시킨다. 여기서, 제2 캐리어 주입층(139a)은 알루미늄 갈륨 질화막(AlGaN)으로 이루어질 수 있다.
Next, the second carrier injection layer 139a is grown on the intermediate layer 137a. The second carrier injection layer 139a may be formed of aluminum gallium nitride (AlGaN).

이 경우, 알루미늄 갈륨 질화막(AlGaN) 및 갈륨 질화막(GaN)의 계면에는 2차원 전자 가스(2DEG)가 형성될 수 있다.
In this case, a two-dimensional electron gas (2DEG) may be formed at an interface between the aluminum gallium nitride film AlGaN and the gallium nitride film GaN.

도 7c에서와 같이, 이전 공정에서의 상기 반도체층(130a) 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후, 소정의 포토레지스트 공정을 통하여 반도체층(130a)을 식각하여, 수용홈(H) 및 돌기부(P)를 구비한 반도체층(130)을 형성한다.
As shown in FIG. 7C, after the photoresist pattern (not shown) is formed on the semiconductor layer 130a in the previous process, the semiconductor layer 130a is etched through a predetermined photoresist process to receive the receiving groove ( H) and the semiconductor layer 130 having the protrusions P are formed.

다음, 반도체층(130) 상에 산화막(140)을 형성할 수 있다. 일 예로서, 상기 산화막(140)은 실리콘 산화막(SiO2)일 수 있다. 상기 산화막(140) 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후 소정의 포토레지스트 공정을 통하여 수용홈(H) 내부로 리세스되어 리세스 구조(r)를 구비한 산화막(140)을 완성할 수 있다. 본 실시예에서는 상기 산화막(140)이 산화막인 경우를 예로 들어 설명하였으나, 상기 산화막(140)은 질화막을 포함할 수도 있다.
Next, an oxide film 140 may be formed on the semiconductor layer 130. For example, the oxide layer 140 may be a silicon oxide layer SiO 2 . After forming a photoresist pattern (not shown) on the oxide layer 140, the photoresist pattern is recessed into the receiving groove H through a predetermined photoresist process to form the oxide layer 140 having the recess structure r. I can complete it. In the present embodiment, the case where the oxide film 140 is an oxide film has been described as an example, but the oxide film 140 may include a nitride film.

여기서, 수용홈(H)의 최하단부는 제1 캐리어 주입층(133)의 최상부층과 접하되, 상기 제1 캐리어 주입층(133)을 이루는 전체층을 가로지르지 않도록 형성되는 것이 바람직하다.
Here, the lowermost end of the receiving groove H is in contact with the uppermost layer of the first carrier injection layer 133, it is preferably formed so as not to cross the entire layer of the first carrier injection layer 133.

또한, 반도체층(130)의 최내측에 위치한 절연 패턴(135)은 상기 제1 캐리어 주입층(133)을 이루는 전체층을 가로지르도록 배치되며, 상기 수용홈(H)의 두께 방향으로의 양쪽 측단부의 외측에 배치되는 것이 바람직하다.
In addition, the insulating pattern 135 positioned at the innermost side of the semiconductor layer 130 is disposed to cross the entire layer forming the first carrier injection layer 133, and both sides in the thickness direction of the accommodating groove H are formed. It is preferable to arrange | position outside the side end part.

다음, 도 7d에서와 같이, 반도체층(130) 상에는 소스 전극(151) 및 드레인 전극(153)을 형성할 수 있다. 반도체층(130)의 돌기부(P) 상에 제1 금속막을 형성한 후 소정의 포토레지스트 공정을 통해, 서로 이격되어 배치되는 상기 소스 전극(151) 및 상기 드레인 전극(153)을 형성할 수 있다. 상기 제1 금속막으로는 하부로부터 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au)으로 구성되는 금속막을 사용할 수 있다.
Next, as shown in FIG. 7D, the source electrode 151 and the drain electrode 153 may be formed on the semiconductor layer 130. After forming the first metal film on the protrusion P of the semiconductor layer 130, the source electrode 151 and the drain electrode 153 may be formed to be spaced apart from each other by a predetermined photoresist process. . As the first metal film, a metal film made of titanium (Ti), aluminum (Al), nickel (Ni), and gold (Au) may be used.

이후, 상기 산화막(140) 상에 리세스부(R)를 구비한 게이트 전극(160)을 형성하여 도 3에 도시된 본 발명의 제1 실시예에 따른 반도체 소자(1)를 완성할 수 있다. 상기 제1 금속막과 상이한 재질의 제2 금속막을 상기 산화막(140) 상에 형성한 후 소정의 포토레지스트 공정을 수행하여 게이트 전극(160)을 형성한다.
Thereafter, the gate electrode 160 including the recess R may be formed on the oxide layer 140 to complete the semiconductor device 1 according to the first embodiment of the present invention shown in FIG. 3. . After forming the second metal film having a different material from the first metal film on the oxide film 140, a predetermined photoresist process is performed to form the gate electrode 160.

도 8a 내지 도 8d는 본 발명의 제4 실시예에 따른 반도체 소자의 제조 공정은 제1 실시예에 따른 반도체 소자의 제조 공정과 제2 캐리어 주입층(439)의 구조에 있어서만 차이점이 있다.
8A to 8D differ in the manufacturing process of the semiconductor device according to the fourth embodiment only in the manufacturing process of the semiconductor device and the structure of the second carrier injection layer 439 according to the first embodiment.

도 8a에서와 같이, 베이스 기판(410)을 준비하는데, 상기 베이스 기판(410)으로는 반도체 기판을 사용할 수 있다. 예컨대, 상기 반도체 기판(410)은 실리콘 기판, 실리콘 카바이드 기판, 그리고 사파이어 기판 중 적어도 어느 하나의 기판일 수 있으나, 상기 베이스 기판(410)은 이에 한정되지 않는다.
As shown in FIG. 8A, a base substrate 410 is prepared. A semiconductor substrate may be used as the base substrate 410. For example, the semiconductor substrate 410 may be at least one of a silicon substrate, a silicon carbide substrate, and a sapphire substrate, but the base substrate 410 is not limited thereto.

이어서, 상기 베이스 기판(410) 상에 버퍼층(420)을 형성할 수 있다. 상기 버퍼층(420)은 알루미늄 질화막(AlN)로 이루어질 수 있으나, 상기 버퍼층(420)은 이에 한정되지 않는다. 여기서, 상기 버퍼층(420)은 상기 베이스 기판(410)과 이후 형성될 반도체층(430)의 하부층(431) 간의 격자 불일치(lattice mismatch)에 따른 문제점들을 해결하기 위해 제공될 수 있다.
Subsequently, a buffer layer 420 may be formed on the base substrate 410. The buffer layer 420 may be made of aluminum nitride (AlN), but the buffer layer 420 is not limited thereto. Here, the buffer layer 420 may be provided to solve problems due to lattice mismatch between the base substrate 410 and the lower layer 431 of the semiconductor layer 430 to be formed later.

다음, 도 6에 도시된 본 발명의 제4 실시예에 따른 반도체층(430)을 형성하는 단계를 설명하면 다음과 같다.
Next, the steps of forming the semiconductor layer 430 according to the fourth embodiment of the present invention illustrated in FIG. 6 will be described.

먼저, 도 8b에서와 같이, 상기 버퍼층(420)을 시드층(seed layer)으로 사용하여 하부층(431a)을 에피택시얼 성장시킨다. 다음, 상기 버퍼층(420) 상에 SiO2로 이루어질 수 있는 절연막(도시하지 않음)을 형성하고 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용해 절연막을 식각하여 복수개의 절연 패턴(435)을 형성한다. 이어서, 상기 절연 패턴(435) 상에 제1 캐리어 주입층(433a)을 성장시킨 후, 제1 캐리어 주입층(433a) 상에 다시 중간층(437a)을 에피택시얼 성장시킨다.
First, as shown in FIG. 8B, the lower layer 431a is epitaxially grown using the buffer layer 420 as a seed layer. Next, the buffer layer 420 (not shown) insulating film can be made of SiO 2 on the formed and then forming a photoresist pattern (not shown), using the photoresist pattern as an etch mask, etching the insulation film A plurality of insulating patterns 435 are formed. Subsequently, after the first carrier injection layer 433a is grown on the insulating pattern 435, the intermediate layer 437a is epitaxially grown on the first carrier injection layer 433a.

여기서, 상기 제1 캐리어 주입층(433a)은 두께 방향으로 다층의 갈륨 질화막(GaN)및 도핑 물질이 교대로 배열되어 형성될 수도 있으며, 제1 캐리어 주입층(433a)을 가로지르도록 절연 패턴(435)이 형성된다. 이때, 상기 제1 캐리어 주입층(433a)은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있으며, Si가 도핑되는 것이 바람직하나, 상기 제1 캐리어 주입층(433a)의 도핑 원소가 이에 한정되는 것은 아니다. 여기서, 제1 캐리어 주입층(433a)으로 고농도 도핑층, 그 중에서도 델타 도핑층을 일예로 하였으나, 이에 한정되는 것이 아니고, 제1 캐리어 주입층(433a)이 n+ 도핑층일 수도 있다.
Here, the first carrier injection layer 433a may be formed by alternately arranging a multi-layer gallium nitride film (GaN) and a doping material in a thickness direction, and may include an insulation pattern (eg, intersecting the first carrier injection layer 433a). 435 is formed. In this case, the first carrier injection layer 433a may be formed by doping at least one selected from Si, Ge, and Sn, and preferably doped with Si, but doping the first carrier injection layer 433a. The element is not limited to this. The first carrier injection layer 433a is a high concentration doping layer, and the delta doping layer is one example. However, the present invention is not limited thereto, and the first carrier injection layer 433a may be n + doping layer.

Si가 도핑되는 것을 일예로 한 제1 캐리어 주입층(433a)은 먼저, 제1 캐리어 주입층(433a)이 형성될 하부층(431a) 및 절연 패턴(435)까지 형성된 베이스 기판(410)을 저압의 수소 분위기로 유지되는 반응관 내부에 배치하고, 갈륨 질화막(GaN)을 성장시킨 후, 갈륨 질화막(GaN)의 성장을 일정 시간 중지시킨다. 이후, 수소 가스 및 암모니아 가스와 함께 사일렌(SiH4) 가스를 일정 시간 동안 반응관 내부로 유입하여 갈륨 질화막(GaN) 및 절연 패턴(435) 상에 Si로 이루어진 제1 캐리어 주입층(433a)을 형성한다. 상기와 같은 과정을 반복하여 원하는 층수만큼의 제1 캐리어 주입층(433a)을 형성할 수 있다.
The first carrier injection layer 433a having the Si doped as an example, first, the lower substrate 431a on which the first carrier injection layer 433a is to be formed and the base substrate 410 formed up to the insulating pattern 435 are formed at low pressure. After the gallium nitride film (GaN) is grown inside the reaction tube maintained in a hydrogen atmosphere, the growth of the gallium nitride film (GaN) is stopped for a certain time. Afterwards, a first carrier injection layer 433a made of Si on a gallium nitride layer (GaN) and an insulating pattern 435 by injecting a siren (SiH 4 ) gas together with hydrogen gas and ammonia gas into the reaction tube for a predetermined time. To form. By repeating the above process, as many first carrier injection layers 433a as desired layers can be formed.

이때, 절연 패턴(435)은 2개 이상의 복수개로 형성될 수 있으며, 복수개의 절연 패턴(435)은 일정 간격으로 이격되게 형성되는 것이 바람직하다.
In this case, two or more insulating patterns 435 may be formed, and the plurality of insulating patterns 435 may be formed at regular intervals.

여기서, 하부층(431a) 및 중간층(437a)은 고저항 갈륨 질화막(GaN)으로 이루어질 수 있다.
The lower layer 431a and the intermediate layer 437a may be formed of a high resistance gallium nitride layer (GaN).

상기 고저항 갈륨 질화막(GaN)을 형성하기 위한 에피택시얼 성장 공정(epitaxial growth precess)으로는 분자 빔 에피택시얼 성장 공정(molecular beam epitaxial growth process), 원자층 에피택시얼 성장 공정(atomic layer epitaxyial growth process), 플로우 모듈레이션 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation organometallic vapor phase epitaxyial growth process), 오르가노메탈릭 기상 에피택시얼 성장 공정(flow modulation organometallic vapor phase epitaxyial growth process), 하이브리드 기상 에피택시얼 성장 공정(hybrid vapor phase epitaxial growth process) 중 적어도 어느 하나가 사용될 수 있다. 또는, 다른 예로서, 상기 갈륨 질화막(GaN)을 형성하기 위한 공정으로는 화학기상증착 공정(chemical vapor deposition process) 및 물리적 기상증착 공정(phisical vapor deposition process) 중 어느 하나가 사용될 수 있다.
The epitaxial growth process for forming the high-resistance gallium nitride layer (GaN) may include a molecular beam epitaxial growth process and an atomic layer epitaxyial process. growth process, flow modulation organometallic vapor phase epitaxyial growth process, organometallic vapor phase epitaxyial growth process, hybrid vapor phase epitaxy At least one of a hybrid vapor phase epitaxial growth process may be used. Alternatively, as another example, any one of a chemical vapor deposition process and a physical vapor deposition process may be used as a process for forming the gallium nitride layer (GaN).

다음, 델타 도핑층(433a)과 이격되도록 중간층(437a) 상에 고농도 도핑층으로 또다른 델타 도핑층(438a)을 성장시킨다. 이어서, 델타 도핑층(438a) 상에 n+형 갈륨 질화막(n+-GaN)으로 이루어진 제2 캐리어 주입층(439a)을 성장시킨다.
Next, another delta doped layer 438a is grown as a heavily doped layer on the intermediate layer 437a so as to be spaced apart from the delta doped layer 433a. Next, a second carrier injection layer 439a made of an n + type gallium nitride film (n + -GaN) is grown on the delta doped layer 438a.

이 경우, 제1 실시예와는 다르게, 델타 도핑층(438a)으로 이루어진 고농도 도핑층 및 갈륨 질화막(GaN)의 계면에는 2차원 전자 가스(2DEG)가 형성되지 않을 것이다.
In this case, unlike the first embodiment, the two-dimensional electron gas 2DEG will not be formed at the interface between the high concentration doping layer made of the delta doping layer 438a and the gallium nitride film GaN.

여기서, 델타 도핑층(438a)으로 이루어진 고농도 도핑층은 두께 방향으로 다층의 갈륨 질화막(GaN)및 도핑 물질이 교대로 배열되어 형성될 수도 있다.
Here, the highly doped layer formed of the delta doped layer 438a may be formed by alternately arranging multiple gallium nitride layers GaN and a doping material in the thickness direction.

2개의 상기 델타 도핑층(433a, 438a)은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성될 수 있으며, Si가 도핑되는 것이 바람직하나, 상기 델타 도핑층(433a, 438a)의 도핑 원소가 이에 한정되는 것은 아니다.
The two delta doping layers 433a and 438a may be formed by doping at least one selected from Si, Ge, and Sn, and the doping of the delta doping layers 433a and 438a is preferable. The element is not limited to this.

Si가 도핑되는 것을 일예로 한 델타 도핑층(438a)은 먼저, 델타 도핑층(438a)이 형성될 중간층(437a)에 저압의 수소 분위기로 유지되는 반응관 내부에서 갈륨 질화막(GaN)을 성장시킨 후, 갈륨 질화막(GaN)의 성장을 일정 시간 중지시킨다. 이후, 수소 가스 및 암모니아 가스와 함께 사일렌(SiH4) 가스를 일정 시간 동안 반응관 내부로 유입하여 갈륨 질화막(GaN) 및 델타 도핑층을 형성한다. 상기와 같은 과정을 반복하여 원하는 층수만큼의 델타 도핑층(438a)을 형성할 수 있다.
The delta-doped layer 438a having Si as an example is first grown by growing a gallium nitride film (GaN) in a reaction tube maintained in a low pressure hydrogen atmosphere in an intermediate layer 437a in which the delta-doped layer 438a is to be formed. Thereafter, the growth of the gallium nitride film GaN is stopped for a certain time. Subsequently, xylene (SiH 4 ) gas is introduced into the reaction tube together with hydrogen gas and ammonia gas to form a gallium nitride layer (GaN) and a delta doping layer. By repeating the above process, as many delta doped layers 438a as desired layers can be formed.

도 8c에서와 같이, 이전 공정에서의 상기 반도체층(430a) 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 반도체층(430a)을 식각하여, 수용홈(H) 및 돌기부(P)를 구비한 반도체층(430)을 형성한다.
As shown in FIG. 8C, after forming a photoresist pattern (not shown) on the semiconductor layer 430a in the previous process, the semiconductor layer 430a is etched using the photoresist pattern as an etching mask. , The semiconductor layer 430 having the receiving groove H and the protrusion P is formed.

다음, 반도체층(430) 상에 산화막(440)을 형성할 수 있다. 일 예로서, 상기 산화막(440)은 실리콘 산화막(SiO2)일 수 있다. 상기 산화막(440) 상에 포토레지스트 패턴(도시하지 않음)을 형성한 후 소정의 포토레지스트 공정을 통하여 수용홈(H) 내부로 리세스되어 리세스 구조를 구비한 산화막(440)을 완성할 수 있다. 본 실시예에서는 상기 산화막(440)이 산화막인 경우를 예로 들어 설명하였으나, 상기 산화막(440)은 질화막을 포함할 수도 있다.
Next, an oxide film 440 may be formed on the semiconductor layer 430. As an example, the oxide layer 440 may be a silicon oxide layer SiO 2 . After forming a photoresist pattern (not shown) on the oxide film 440, the photoresist pattern may be recessed into the receiving groove H through a predetermined photoresist process to complete the oxide film 440 having the recess structure. have. In the present embodiment, a case where the oxide film 440 is an oxide film has been described as an example, but the oxide film 440 may include a nitride film.

여기서, 수용홈(H)의 최하단부는 제1 캐리어 주입층(433)의 최상부층과 접하되, 상기 제1 캐리어 주입층(433)을 이루는 전체층을 가로지르지 않도록 형성되는 것이 바람직하다.
Here, the lowermost end of the accommodation groove (H) is in contact with the uppermost layer of the first carrier injection layer 433, it is preferably formed so as not to cross the entire layer of the first carrier injection layer 433.

또한, 반도체층(430)의 최내측에 위치한 절연 패턴(435)은 상기 제1 캐리어 주입층(433)을 이루는 전체층을 가로지르도록 배치되며, 상기 수용홈(H)의 두께 방향으로의 양쪽 측단부의 외측에 배치되는 것이 바람직하다.
In addition, the insulating pattern 435 positioned at the innermost side of the semiconductor layer 430 is disposed to cross the entire layer constituting the first carrier injection layer 433, and both sides in the thickness direction of the accommodation groove H are provided. It is preferable to arrange | position outside the side end part.

다음, 도 8d에서와 같이, 반도체층(430) 상에는 소스 전극(451) 및 드레인 전극(453)을 형성할 수 있다. 반도체층(430)의 돌기부(P) 상에 제1 금속막을 형성한 후 소정의 포토레지스트 공정을 통해, 서로 이격되어 배치되는 상기 소스 전극(451) 및 상기 드레인 전극(453)을 형성할 수 있다. 상기 제1 금속막으로는 하부로부터 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au)으로 구성되는 금속막을 사용할 수 있다.
Next, as shown in FIG. 8D, the source electrode 451 and the drain electrode 453 may be formed on the semiconductor layer 430. After forming the first metal film on the protrusion P of the semiconductor layer 430, the source electrode 451 and the drain electrode 453 may be formed to be spaced apart from each other through a predetermined photoresist process. . As the first metal film, a metal film made of titanium (Ti), aluminum (Al), nickel (Ni), and gold (Au) may be used.

이후, 상기 산화막(440) 상에 리세스부(R)를 구비한 게이트 전극(460)을 형성하여 도 6에 도시된 본 발명의 제4 실시예에 따른 반도체 소자(4)를 완성할 수 있다. 상기 제1 금속막과 상이한 재질의 제2 금속막을 상기 산화막(440) 상에 형성한 후 소정의 포토레지스트 공정을 수행하여 게이트 전극(460)을 형성한다.
Thereafter, the gate electrode 460 having the recess R may be formed on the oxide layer 440 to complete the semiconductor device 4 according to the fourth exemplary embodiment of the present invention illustrated in FIG. 6. . After forming a second metal film having a different material from that of the first metal film on the oxide film 440, the gate electrode 460 is formed by performing a predetermined photoresist process.

본 발명에 따른 반도체 소자는 소자 특성을 향상시키는 전계 효과 트랜지스터(field effect transistor: FET) 구조를 갖는 반도체 소자 및 그 제조 방법을 제공할 수 있다.
The semiconductor device according to the present invention can provide a semiconductor device having a field effect transistor (FET) structure for improving device characteristics and a method of manufacturing the same.

또한, 리세스 구조의 게이트 전극 하부에 캐리어 주입층으로 델타 도핑층을 형성함으로써 채널의 농도를 높이면서 동시에 채널을 수직으로 형성하여 채널의 길이를 용이하게 조절할 수 있으므로 이전보다 제조 공정이 용이하며, 고전류 및 고출력 동작이 가능한 전계 효과 트랜지스터(field effect transistor: FET) 구조를 갖는 반도체 소자 및 그 제조 방법을 제공할 수 있다.
In addition, by forming a delta doping layer as a carrier injection layer under the gate electrode of the recess structure, while increasing the concentration of the channel at the same time to form the channel vertically to easily control the length of the channel, the manufacturing process is easier than before, A semiconductor device having a field effect transistor (FET) structure capable of high current and high output operation, and a method of manufacturing the same can be provided.

또한, 리세스 구조의 게이트 전극 하부에 캐리어 주입층에 절연 패턴을 형성함으로써 기생 채널의 생성을 방지할 수 있으므로, 채널 형성의 제어를 더욱 용이하게 할 수 있다.
In addition, since the formation of the parasitic channel can be prevented by forming an insulating pattern in the carrier injection layer under the gate electrode of the recess structure, it is possible to more easily control the channel formation.

이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 단계로 해석되어야 한다.The foregoing detailed description illustrates the present invention. It is also to be understood that the foregoing is illustrative and explanatory of preferred embodiments of the invention only, and that the invention may be used in various other combinations, modifications and environments. That is, changes or modifications may be made within the scope of the concept of the invention disclosed in this specification, the scope equivalent to the disclosed contents, and / or the skill or knowledge in the art. The foregoing embodiments are intended to illustrate the best mode contemplated for carrying out the invention and are not intended to limit the scope of the present invention to other modes of operation known in the art for utilizing other inventions such as the present invention, Various changes are possible. Accordingly, the foregoing description of the invention is not intended to limit the invention to the precise embodiments disclosed. In addition, the appended claims should be construed as including steps in other embodiments.

Claims (30)

베이스 기판;
상기 베이스 기판 상에 수용홈 및 돌기부를 구비하고, 제1 캐리어 주입층 및 상기 제1 캐리어 주입층을 가로지르도록 형성된 적어도 2개의 절연 패턴을 내부에 구비하며, 상기 제1 캐리어 주입층과 이격된 제2 캐리어 주입층을 상기 돌기부에 구비한 반도체층;
상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부로 리세스되는 리세스부를 구비한 게이트 전극을 포함하며,
상기 수용홈의 최하단부는 상기 제1 캐리어 주입층의 최상부층과 접하며, 상기 절연 패턴 중 상기 반도체층의 최내측에 위치한 상기 절연 패턴은 상기 제1 캐리어 주입층을 이루는 전체층을 가로지르며 상기 수용홈의 두께 방향으로의 양쪽 측단부의 외측에 배치되는 반도체 소자.
A base substrate;
A receiving groove and a protrusion are provided on the base substrate, and a first carrier injection layer and at least two insulating patterns formed to cross the first carrier injection layer are disposed therein, and spaced apart from the first carrier injection layer. A semiconductor layer including a second carrier injection layer on the protrusion;
Source and drain electrodes spaced apart from each other on the semiconductor layer; And
A gate electrode insulated from the source electrode and the drain electrode and having a recess portion recessed into the receiving groove;
The lowermost end of the accommodating groove is in contact with the uppermost layer of the first carrier injection layer, and the insulating pattern located on the innermost side of the semiconductor layer among the insulating patterns traverses the entire layer forming the first carrier injection layer and the accommodating groove. A semiconductor device disposed on the outside of both side end portions in the thickness direction of the.
제1항에 있어서,
상기 수용홈의 상기 최하단부는 상기 제1 캐리어 주입층을 이루는 상기 전체층을 가로지르지 않는 것을 특징으로 하는 반도체 소자.
The method of claim 1,
And the lowest end of the receiving groove does not cross the entire layer of the first carrier injection layer.
제1항에 있어서,
상기 제1 캐리어 주입층은 도핑층인 것을 특징으로 하는 반도체 소자.
The method of claim 1,
The first carrier injection layer is a semiconductor device, characterized in that the doping layer.
제3항에 있어서,
상기 도핑층은 델타 도핑층인 것을 특징으로 하는 반도체 소자.
The method of claim 3,
The doping layer is a semiconductor device, characterized in that the delta doping layer.
제4항에 있어서,
상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성된 것을 특징으로 하는 반도체 소자.
The method of claim 4, wherein
The delta doped layer is a semiconductor device, characterized in that formed by doping at least any one selected from Si, Ge and Sn.
제3항에 있어서,
상기 제2 캐리어 주입층은 도핑층인 것을 특징으로 하는 반도체 소자.
The method of claim 3,
And the second carrier injection layer is a doping layer.
제6항에 있어서,
상기 도핑층은 델타 도핑층인 것을 특징으로 하는 반도체 소자.
The method of claim 6,
The doping layer is a semiconductor device, characterized in that the delta doping layer.
제7항에 있어서,
상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성된 것을 특징으로 하는 반도체 소자.
The method of claim 7, wherein
The delta doped layer is a semiconductor device, characterized in that formed by doping at least any one selected from Si, Ge and Sn.
제3항에 있어서,
상기 제2 캐리어 주입층은 2차원 전자 가스층인 것을 특징으로 하는 반도체 소자.
The method of claim 3,
The second carrier injection layer is a semiconductor device, characterized in that the two-dimensional electron gas layer.
제1항에 있어서,
상기 절연 패턴은 3개 이상의 복수개인 것을 특징으로 하는 반도체 소자.
The method of claim 1,
The insulating pattern is a semiconductor device, characterized in that a plurality of three or more.
제1항에 있어서,
복수개의 상기 절연 패턴은 일정 간격으로 이격되게 형성된 것을 특징으로 하는 반도체 소자.
The method of claim 1,
A plurality of the insulating pattern is a semiconductor device characterized in that formed to be spaced apart at a predetermined interval.
제1항에 있어서,
상기 수용홈의 상기 최하단부와 상기 측단부는 30도 내지 90도의 각도를 갖도록 경사진 것을 특징으로 하는 반도체 소자.
The method of claim 1,
And the bottom end and the side end of the receiving groove are inclined to have an angle of 30 degrees to 90 degrees.
제1항에 있어서,
상기 수용홈과 상기 리세스부 사이에 개재된 산화막을 더 포함하는 것을 특징으로 하는 반도체 소자.
The method of claim 1,
And an oxide film interposed between the receiving groove and the recess portion.
제13항에 있어서,
상기 산화막은 상기 리세스부의 형상과 대응하는 리세스 구조를 구비한 것을 특징으로 하는 반도체 소자.
The method of claim 13,
And the oxide film has a recess structure corresponding to the shape of the recess portion.
제1항에 있어서,
상기 베이스 기판과 상기 반도체층 사이에 버퍼층을 더 구비한 것을 특징으로 하는 반도체 소자.
The method of claim 1,
And a buffer layer between the base substrate and the semiconductor layer.
베이스 기판을 준비하는 단계;
상기 베이스 기판 상에 수용홈 및 돌기부를 구비하도록 형성되고, 제1 캐리어 주입층 및 상기 제1 캐리어 주입층을 가로지르도록 형성된 적어도 2개의 절연 패턴을 내부에 구비하며, 상기 제1 캐리어 주입층과 이격된 제2 캐리어 주입층을 상기 돌기부에 구비한 반도체층을 형성하는 단계;
상기 반도체층 상에 서로 이격되어 배치되도록 소스 전극 및 드레인 전극을 형성하는 단계; 및
상기 반도체층 상에 상기 소스 전극 및 상기 드레인 전극과 절연되며, 상기 수용홈 내부로 리세스되는 리세스부를 구비한 게이트 전극을 형성하는 단계
를 포함하며,
상기 수용홈의 최하단부는 상기 제1 캐리어 주입층의 최상부층과 접하며, 상기 절연 패턴 중 상기 반도체층의 최내측에 위치한 상기 절연 패턴은 상기 제1 캐리어 주입층을 이루는 전체층을 가로지르며 상기 수용홈의 두께 방향으로의 양쪽 측단부의 외측에 배치되도록 형성되는 반도체 소자의 제조 방법.
Preparing a base substrate;
It is formed to have a receiving groove and a projection on the base substrate, and provided with at least two insulating patterns formed to cross the first carrier injection layer and the first carrier injection layer therein, and the first carrier injection layer and Forming a semiconductor layer having a second carrier injection layer spaced apart from the protrusion;
Forming a source electrode and a drain electrode to be spaced apart from each other on the semiconductor layer; And
Forming a gate electrode on the semiconductor layer, the gate electrode having a recess portion insulated from the source electrode and the drain electrode and recessed into the receiving groove;
Including;
The lowermost end of the accommodating groove is in contact with the uppermost layer of the first carrier injection layer, and the insulating pattern located on the innermost side of the semiconductor layer among the insulating patterns traverses the entire layer forming the first carrier injection layer and the accommodating groove. The semiconductor device manufacturing method formed so that it may be arrange | positioned at the outer side of both side end parts in the thickness direction of the.
제16항에 있어서,
상기 수용홈은 상기 수용홈의 상기 최하단부가 상기 제1 캐리어 주입층을 이루는 상기 전체층을 가로지르지 않도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 16,
And the receiving groove is formed such that the lowermost end of the receiving groove does not cross the entire layer forming the first carrier injection layer.
제16항에 있어서,
상기 제1 캐리어 주입층은 도핑층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 16,
The first carrier injection layer is a semiconductor device manufacturing method, characterized in that consisting of a doping layer.
제18항에 있어서,
상기 도핑층은 델타 도핑층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 18,
The doping layer is a semiconductor device manufacturing method, characterized in that consisting of a delta doping layer.
제19항에 있어서,
상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
20. The method of claim 19,
The delta doped layer is a semiconductor device manufacturing method, characterized in that formed by doping at least any one selected from Si, Ge and Sn.
제18항에 있어서,
상기 제2 캐리어 주입층은 도핑층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 18,
And the second carrier injection layer is formed of a doped layer.
제21항에 있어서,
상기 도핑층은 델타 도핑층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 21,
The doping layer is a method of manufacturing a semiconductor device, characterized in that consisting of a delta doping layer.
제22항에 있어서,
상기 델타 도핑층은 Si, Ge 및 Sn 중에서 선택되는 적어도 어느 하나가 도핑되어 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 22,
The delta doped layer is a semiconductor device manufacturing method, characterized in that formed by doping at least any one selected from Si, Ge and Sn.
제18항에 있어서,
상기 제2 캐리어 주입층은 2차원 전자 가스층으로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 18,
The second carrier injection layer is a semiconductor device manufacturing method, characterized in that consisting of a two-dimensional electron gas layer.
제16항에 있어서,
상기 절연 패턴은 3개 이상의 복수개로 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 16,
The insulating pattern is a semiconductor device manufacturing method, characterized in that consisting of a plurality of three or more.
제16항에 있어서,
복수개의 상기 절연 패턴은 일정 간격으로 이격되게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 16,
A plurality of the insulating pattern is a semiconductor device manufacturing method characterized in that formed to be spaced apart at regular intervals.
제16항에 있어서,
상기 수용홈은 상기 수용홈의 상기 최하단부와 상기 측단부가 30도 내지 90도의 각도를 갖도록 경사지게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 16,
The receiving groove is a method of manufacturing a semiconductor device, characterized in that the lower end of the receiving groove and the side end is formed to be inclined to have an angle of 30 to 90 degrees.
제16항에 있어서,
상기 수용홈과 상기 리세스부 사이에 개재되도록 산화막을 더 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 16,
And forming an oxide film between the receiving groove and the recess portion.
제28항에 있어서,
상기 산화막은 상기 리세스부의 형상과 대응하는 리세스 구조를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
The method of claim 28,
And the oxide film is formed to have a recess structure corresponding to the shape of the recess portion.
제16항에 있어서,
상기 반도체층을 형성하는 단계 이전에 상기 베이스 기판 상에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 16,
And forming a buffer layer on the base substrate before forming the semiconductor layer.
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