KR101120182B1 - Method for Manufacturing Capacitor of Semiconductor Device - Google Patents
Method for Manufacturing Capacitor of Semiconductor Device Download PDFInfo
- Publication number
- KR101120182B1 KR101120182B1 KR1020080106584A KR20080106584A KR101120182B1 KR 101120182 B1 KR101120182 B1 KR 101120182B1 KR 1020080106584 A KR1020080106584 A KR 1020080106584A KR 20080106584 A KR20080106584 A KR 20080106584A KR 101120182 B1 KR101120182 B1 KR 101120182B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- film
- lower electrode
- support layer
- capacitor
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 하부 전극 형성 후, 상부 전극 상부에 절연막 증착할 때 발생하는 보이드(Void)를 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공한다. 본 발명은 더미 셀 영역이 구비된 반도체 기판상에 캐패시터를 형성하는 단계, 상기 더미 셀 영역의 외곽 영역을 노출하는 감광막 패턴을 형성하는 단계, 상기 더미 셀 영역의 외곽 영역에 지지층을 형성하는 단계 및 상기 감광막 패턴을 마스크로 상기 지지층을 식각하는 단계를 포함한다.The present invention provides a method of manufacturing a capacitor of a semiconductor device capable of preventing voids generated when an insulating film is deposited on an upper electrode after the lower electrode is formed. The present invention provides a method of forming a capacitor on a semiconductor substrate having a dummy cell region, forming a photoresist pattern exposing the outer region of the dummy cell region, forming a support layer on the outer region of the dummy cell region, and Etching the support layer using the photoresist pattern as a mask.
Description
본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 캐패시터를 포함하는 반도체 소자의 동작 신뢰성 및 제조 수율을 높일 수 있는 제조 방법에 관련된 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly, to a manufacturing method capable of increasing operational reliability and manufacturing yield of a semiconductor device including a capacitor.
반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 반도체 기억 장치는 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(Dynamic Random Access Memory, DRAM)은 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 데이터를 보호하기 위해 디램은 리프레쉬를 계속해주어야 하는 단점이 있지만 메모리 셀(Memory cell) 당 제조 원가가 낮고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.A semiconductor memory device stores information such as data and program instructions. The semiconductor memory device is largely divided into DRAM and SRAM. Here, DRAM (Dynamic Random Access Memory, DRAM) is a memory that can read the stored information and other information, and can read and write information, but periodically during a period of power supply information If you do not rewrite the memory, the memory will be lost. In order to protect data, DRAM needs to continue refreshing, but it is widely used as a large-capacity memory because the manufacturing cost per memory cell is low and the density can be increased.
일반적으로 디램 내 하나의 기억소자, 즉 단위 셀은 1개의 트랜지스터와 1개의 캐패시터로 구성되어 있다. 여기서, 캐패시터는 두 개의 전극 사이에 유전체 막(Dielectric)이 개재된 구조를 가진다. 캐패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. 지금까지 정전용량이 높은 캐패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 제안되었다. In general, one memory device in a DRAM, that is, a unit cell is composed of one transistor and one capacitor. Here, the capacitor has a structure in which a dielectric film (Dielectric) is interposed between two electrodes. The capacitance of the capacitor is proportional to the electrode surface area and the dielectric constant of the dielectric film, and inversely proportional to the spacing between the electrodes, that is, the thickness of the dielectric film. Until now, a method of using a dielectric film having a high dielectric constant, a method of reducing the thickness of the dielectric film, a method of increasing the lower electrode surface area, or a method of reducing the distance between electrodes has been proposed to manufacture a capacitor having high capacitance.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 하부 전극 표면적의 감소 등으로 인한 충분한 정전용량을 확보할 수 있는 캐패시터를 제조하는 것이 더욱 어려워지고 있다. 또한, 캐패시터의 정전용량을 증가시키기 위해 캐패시터의 전극 표면적을 증가시키지 않고 유전율만을 증가시키는 것은 한계가 있다. 이에, 하부 전극의 구조를 개선하는 연구가 지속적으로 이루어지고 있으며, 그 결과, 전극 표면적을 증가시키기 위해 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 캐패시터가 개발되었다.However, as device sizes gradually decrease due to an increase in the degree of integration of semiconductor memory devices, it becomes more difficult to manufacture capacitors capable of securing sufficient capacitance due to a decrease in surface area of the lower electrode. In addition, it is limited to increase the dielectric constant only without increasing the electrode surface area of the capacitor in order to increase the capacitance of the capacitor. Accordingly, researches to improve the structure of the lower electrode have been continuously conducted. As a result, a concave type or a cylinder type capacitor having a three-dimensional structure has been developed to increase the electrode surface area.
도 1a 내지 도 1c는 종래 기술에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a capacitor according to the prior art.
도 1a 및 도 1b를 참조하면, 더미 셀 영역(1000a)이 구비된 반도체 기판(100) 상부에 절연막(110)을 형성하고, 절연막(110)을 식각하여 하부 전극 콘택 플러그(120)를 형성한다. 하부 전극 콘택 플러그(120)를 포함하는 전면에 희생막(130) 및 지지막(135)을 형성하고, 지지막(135) 및 희생막(130)을 국부적으로 식각하여 하부 전극 형성을 위한 트렌치 구조의 하부 전극 영역(140)을 형성한다. 이 후, 하부 전극 영역(140) 외 밑면과 측면을 포함하는 전면에 하부 전극용 도전 층(150)을 형성한다.1A and 1B, an
도 1c를 참조하면, 하부 전극용 도전층(150)에 전면 건식 식각 혹은 평탄화 식각 공정을 실시한다. 여기서, 건식 식각은 희생막(130)의 표면이 드러날 때까지 실시함으로써 하부 전극용 도전층(150)을 분리하여 복수의 하부 전극 콘택 플러그(120)와 각각 연결되는 복수의 하부 전극(160)을 형성한다. Referring to FIG. 1C, the entire dry etching or planarization etching process may be performed on the lower electrode
도 1d를 참조하면, 희생막(130)을 제거하여 실린더형 하부 전극(160)을 완성한다. 여기서 희생막(130)은 딥 아웃(Dip out) 공정으로 제거한다. 이때, 희생막(130)을 습식 딥 아웃으로 제거하면 하부 전극(160)을 지지하는 지지막(135)과 하부 전극(160)이 콘택 플러그(120) 상에 남는다. Referring to FIG. 1D, the
도 1e 및 도 1f를 참조하면, 하부 전극(160) 상에 유전막(미도시) 및 상부 전극(170)을 형성한다. 이후, 상부 전극(170) 상에 TEOS막(180)을 증착하여 후속 공정 중 형성되는 메탈과 절연시킨다. 이때, TEOS막(180)은 CVD(Chemical Vapor Deposition) 방법을 이용하여 증착한다. 여기서 TEOS막(180)은 물질 특성상 상부 전극(170) 상에 증착될 때 더미 셀 영역(1000a)과 외곽 영역(1000b)의 모두에 증착되는데 더미 셀 영역(1000a)과 외곽 영역(1000b)의 단차 차이로 인하여 보이드(Void, 190)가 형성된다. 1E and 1F, a dielectric film (not shown) and an
전술한 바와 같이, 하부 전극 형성 후, 상부 전극과 절연막을 증착할 때 더미 셀 영역과 외곽 영역의 단차로 인해 외곽 영역에 보이드(Void)가 발생한다. 여기서, 셀 영역과 셀 영역을 구분하는 매트 영역과 상기 매트 영역 사이에는 전력을 공급하여 신호를 구동하는 서브 워드라인이 형성되어 있는데 이러한 서브 워드라인 은 메탈 콘택을 통해서 비트라인에 전력을 공급하도록 구동시킨다. 이러한 메탈 콘택을 형성하기 위해 배리어 메탈 및 도전층을 증착할 때 더미 셀 영역과 외곽 영역의 단차로 인해 발생한 보이드에 상기 배리어 메탈 및 도전층이 채워지면서 서브 워드라인과 연결된 메탈 콘택과 서브 홀 영역의 파워라인이 쇼트되어 불량이 발생한다. 이러한 쇼트는 서브 워드라인을 공유하는 셀 간의 페일을 일으켜 반도체 소자의 수율을 감소시키는 단점을 가진다.As described above, after the lower electrode is formed, voids are generated in the outer region due to the step difference between the dummy cell region and the outer region when the upper electrode and the insulating layer are deposited. Here, a sub word line is formed between the mat area separating the cell area and the cell area and the mat area to drive a signal by supplying power. The sub word line is driven to supply power to the bit line through a metal contact. Let's do it. When the barrier metal and the conductive layer are deposited to form the metal contact, the barrier metal and the conductive layer are filled in the void generated due to the step difference between the dummy cell region and the outer region. The power line is shorted and failure occurs. This short has the disadvantage of reducing the yield of the semiconductor device by causing a failure between the cells sharing the sub word line.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 하부 전극 형성 후, 더미 셀 영역의 외곽 영역에 HDP막 및 SOG막을 적층하여 지지층을 형성함으로써 상부 전극 상부에 절연막 증착할 때 발생하는 보이드(Void)를 방지할 수 있는 반도체 소자의 캐패시터 제조 방법을 제공한다. In order to solve the above-described conventional problems, the present invention is a void (Void) generated when the insulating film is deposited on the upper electrode by forming a support layer by stacking the HDP film and SOG film in the outer region of the dummy cell region after forming the lower electrode It provides a method of manufacturing a capacitor of a semiconductor device capable of preventing.
본 발명은 더미 셀 영역이 구비된 반도체 기판상에 캐패시터를 형성하는 단계, 상기 더미 셀 영역의 외곽 영역을 노출하는 감광막 패턴을 형성하는 단계, 상기 더미 셀 영역의 외곽 영역에 지지층을 형성하는 단계 및 상기 감광막 패턴을 마스크로 상기 지지층을 식각하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.The present invention provides a method of forming a capacitor on a semiconductor substrate having a dummy cell region, forming a photoresist pattern exposing the outer region of the dummy cell region, forming a support layer on the outer region of the dummy cell region, and It provides a method of manufacturing a semiconductor device comprising etching the support layer using the photosensitive film pattern as a mask.
바람직하게는, 상기 지지층은 HDP막 및 SOG막을 순차적으로 적층한 것을 특징으로 한다.Preferably, the support layer is characterized by sequentially stacking the HDP film and SOG film.
바람직하게는, 상기 지지층을 식각하는 단계는 습식 식각을 이용하는 것을 특징으로 한다.Preferably, the etching of the support layer is characterized by using wet etching.
바람직하게는, 상기 지지층은 완만하게 식각되는 것을 특징으로 한다.Preferably, the support layer is characterized in that gently etched.
바람직하게는, 상기 캐패시터를 형성하는 단계는 상기 반도체 기판상에 희생막 및 지지막을 형성하는 단계, 상기 지지막 및 희생막을 식각하여 하부 전극 영역을 형성하는 단계, 상기 하부 전극 영역에 도전층을 형성하는 단계, 상기 도전층을 식각하여 상기 지지막을 노출하는 하부 전극을 형성하는 단계 및 상기 하부 전극을 포함한 전체 표면상에 유전막 및 상기 상부 전극을 형성하는 단계를 더 포함한다.The forming of the capacitor may include forming a sacrificial layer and a supporting layer on the semiconductor substrate, etching the supporting layer and the sacrificial layer to form a lower electrode region, and forming a conductive layer in the lower electrode region. And etching the conductive layer to form a lower electrode exposing the support layer, and forming a dielectric layer and the upper electrode on the entire surface including the lower electrode.
바람직하게는, 상기 희생막을 딥 아웃 공정을 이용하여 제거하는 단계를 더 포함한다.Preferably, the method further includes removing the sacrificial layer using a dip out process.
바람직하게는, 상기 희생막은 산화막을 포함한다.Preferably, the sacrificial film includes an oxide film.
바람직하게는, 상기 도전층은 Ti/TiN으로 형성하는 것을 특징으로 한다.Preferably, the conductive layer is formed of Ti / TiN.
바람직하게는, 상기 지지막은 질화막으로 형성하는 것을 특징으로 한다.Preferably, the support film is formed of a nitride film.
바람직하게는, 상기 습식 식각 후, 상기 상부 전극을 포함한 전체 표면상에 절연막을 형성하는 단계를 더 포함한다.Preferably, the method further includes forming an insulating film on the entire surface including the upper electrode after the wet etching.
본 발명은 하부 전극 형성 후 더미 셀 영역의 외곽 영역에 HDP막 및 SOG막을 적층하여 지지층을 형성함으로써 상부 전극 상부에 절연막 증착할 때 발생하는 보이드(Void)를 방지할 수 있다. 또한, 본 발명은 보이드 방지를 통해 서브 워드 라인의 메탈 콘택과 파워 라인과의 쇼트를 방지할 뿐만 아니라 서브 워드 라인을 공유하는 매트(Mat) 영역의 셀(Cell)의 페일 현상을 방지함으로써 반도체 소자의 수율을 향상시킬 수 있는 장점이 있다. According to the present invention, a void is generated when the insulating film is deposited on the upper electrode by forming a support layer by stacking the HDP film and the SOG film on the outer region of the dummy cell region after forming the lower electrode. In addition, the present invention prevents short circuit between the metal contact and the power line of the sub word line through the void prevention, and also prevents the failure of the cell of the mat region sharing the sub word line. There is an advantage to improve the yield.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급된 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. In addition, in the drawings, the thicknesses of layers and regions are exaggerated for clarity, and where it is mentioned that the layer is on another layer or substrate, it may be formed directly on another layer or substrate, or A third layer may be interposed between them.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호가 표시된 부분은 동일한 구성요소들을 나타낸다.Also, the same reference numerals throughout the specification represent the same components.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 단면도들이다.2A to 2H are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the present invention.
도 2a 및 도 2b를 참조하면, 더미 셀 영역(2000a)이 구비된 반도체 기판(200) 상부에 절연막(210)을 형성하고, 절연막(210)을 식각하여 하부 전극 콘택 플러그(220)를 형성한다. 하부 전극 콘택 플러그(220)를 포함하는 전면에 희생막(230) 및 지지막(235)을 형성하고, 지지막(235) 및 희생막(230)을 국부적으로 식각하여 하부 전극(260) 형성을 위한 트렌치 구조의 하부 전극 영역(240)을 형성한다. 이 후, 하부 전극 영역(240) 외 밑면과 측면을 포함하는 전면에 하부 전극용 도전층(250)을 형성한다.2A and 2B, an
도 2c를 참조하면, 하부 전극용 도전층(250)에 전면 건식 식각 혹은 평탄화 식각 공정을 실시한다. 여기서, 건식 식각은 희생막(230)의 표면이 드러날 때까지 실시함으로써 하부 전극용 도전층(250)을 분리하여 복수의 하부 전극 콘택 플러그(220)와 각각 연결되는 복수의 하부 전극(260)을 형성한다. 이러한 공정을 통상적으로 하부 전극(260) 분리 공정이라 한다.Referring to FIG. 2C, the entire dry etching or planarization etching process may be performed on the lower electrode
도 2d를 참조하면, 희생막(230)을 딥 아웃(Dip out) 공정으로 제거한다. 이때, 희생막(230)을 습식 딥 아웃으로 제거하면 하부 전극(260)만 콘택 플러그(220) 상에 남게 된다. Referring to FIG. 2D, the
도 2e 및 도 2f를 참조하면, 하부 전극(260) 상에 유전막(미도시) 및 상부 전극(270)을 형성한다. 이때, 상부 전극(270)은 TiN막 및 폴리막으로 형성하는 것이 바람직하다. 상부 전극(270) 상에 감광막을 형성한 후, 외곽 영역(2000b)을 노출하는 마스크를 이용한 노광 및 현상 공정으로 더미 셀 영역(2000a)의 상부 전극(270) 상에만 감광막 패턴(280)을 형성한다. 노출된 외곽 영역(2000b)에 HDP(High Density Plasma, 290)막과 SOG(Spin On Glass, 300)막을 순차적으로 적층한다. 2E and 2F, a dielectric film (not shown) and an
도 2g를 참조하면, HDP(290)막과 SOG(300)막을 습식 식각하여 더미 셀 영역(2000a)의 하부 전극의 지지와 후속 공정으로 절연막 증착 시 보이드(Void) 형성을 방지하는 보호 및 지지층의 역할을 한다. 여기서, 더미 셀 영역의 외곽 영역(2000b)에 증착되는 SOG막과 HDP막은 식각 선택비 차이로 인한 습식 식각 공정에서 더미 셀 영역의 외곽 영역의 상부에서부터 하부까지 완만하게 식각되어 후속 공정으로 절연막을 증착할 때 더미 셀 영역과 더미 셀 영역의 외곽 영역에 상기 절연막이 완만하게 증착될 수 있고, 그에 따른 보이드(Void) 발생을 방지한다. Referring to FIG. 2G, the
도 2h를 참조하면, 감광막 패턴(280) 제거 후, 상부 전극(270)을 포함한 전체 표면상에 절연막(310)을 증착하여 후속 공정 중에 형성되는 메탈과 절연시킨다. 이때, 절연막(310)은 TEOS(Tetra-Ethyl-Ortho-Silicate)막으로 형성하는 것이 바람직하며, CVD(Chemical Vapor Deposition) 방법을 이용하여 증착한다. Referring to FIG. 2H, after removing the
전술한 본 발명의 실시 예와 같이, 더미 셀 영역의 외곽 영역에 HDP막 및 SOG막을 적층하여 형성된 지지층은 상부 전극 상부에 절연막 증착 시 발생하는 보이드(Void)를 방지할 수 있다. 여기서, 셀 영역과 셀 영역을 구분하는 매트 영역과 상기 매트 영역 사이에는 전력을 공급하여 신호를 구동하는 서브 워드라인이 형성되어 있는데 이러한 서브 워드라인은 메탈 콘택을 통해서 비트라인에 전력을 공급하도록 구동시킨다. 더미 셀 영역의 외곽 영역에 보이드가 발생하지 않아서 배리어메탈 및 도전층을 증착하여 형성된 메탈 콘택과 상기 서브 워드라인 간에 형성된 서브 홀 영역의 파워 라인은 쇼트 불량이 발생하지 않는다.As in the embodiment of the present invention described above, the support layer formed by stacking the HDP film and the SOG film on the outer region of the dummy cell region can prevent voids generated when the insulating film is deposited on the upper electrode. Here, a sub word line is formed between the mat area separating the cell area and the cell area and the mat area to drive a signal by supplying power. The sub word line is driven to supply power to the bit line through a metal contact. Let's do it. Since voids do not occur in the outer region of the dummy cell region, a short defect does not occur in the power line of the metal contact formed by depositing the barrier metal and the conductive layer and the sub hole region formed between the sub word lines.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.It will be apparent to those skilled in the art that various modifications, additions, and substitutions are possible, and that various modifications, additions and substitutions are possible, within the spirit and scope of the appended claims. As shown in Fig.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 단면도들.1A to 1F are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the prior art.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 캐패시터 형성 방법을 도시한 단면도들.2A to 2H are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the present invention.
Claims (10)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080106584A KR101120182B1 (en) | 2008-10-29 | 2008-10-29 | Method for Manufacturing Capacitor of Semiconductor Device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020080106584A KR101120182B1 (en) | 2008-10-29 | 2008-10-29 | Method for Manufacturing Capacitor of Semiconductor Device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100047609A KR20100047609A (en) | 2010-05-10 |
KR101120182B1 true KR101120182B1 (en) | 2012-02-27 |
Family
ID=42274547
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020080106584A KR101120182B1 (en) | 2008-10-29 | 2008-10-29 | Method for Manufacturing Capacitor of Semiconductor Device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101120182B1 (en) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101087846B1 (en) | 2010-11-04 | 2011-11-30 | 주식회사 하이닉스반도체 | Semiconductor device and method for manufacturing the same |
KR102575150B1 (en) | 2018-07-17 | 2023-09-06 | 현대자동차주식회사 | Manufacturing method for a door impact beam and the door impact beam |
KR20200050239A (en) | 2018-11-01 | 2020-05-11 | 현대자동차주식회사 | Manufacturing method for a door impact beam and the door impact beam |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990005860A (en) * | 1997-06-30 | 1999-01-25 | 김영환 | Capacitor Manufacturing Method of Semiconductor Device |
KR20070025824A (en) * | 2005-09-05 | 2007-03-08 | 삼성전자주식회사 | Semiconductor memory device and method for fabricating the same |
-
2008
- 2008-10-29 KR KR1020080106584A patent/KR101120182B1/en not_active IP Right Cessation
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990005860A (en) * | 1997-06-30 | 1999-01-25 | 김영환 | Capacitor Manufacturing Method of Semiconductor Device |
KR20070025824A (en) * | 2005-09-05 | 2007-03-08 | 삼성전자주식회사 | Semiconductor memory device and method for fabricating the same |
Also Published As
Publication number | Publication date |
---|---|
KR20100047609A (en) | 2010-05-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN102646638B (en) | Comprise semiconductor device and the manufacture method thereof of capacitor and Metal Contact | |
US9318495B2 (en) | Semiconductor device including capacitor and double-layer metal contact and fabrication method thereof | |
US8247304B2 (en) | Method of manufacturing semiconductor device having capacitor under bit line structure | |
KR20110057289A (en) | The reservior capacitor of semiconductor device and method for facbricating the same | |
US6709915B2 (en) | Methods of fabricating integrated circuit memory devices | |
JP2004140361A (en) | Semiconductor device using damascene process and its manufacturing method | |
KR101120182B1 (en) | Method for Manufacturing Capacitor of Semiconductor Device | |
US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
KR101845977B1 (en) | Semiconductor and manufacturing method of the same | |
KR100663370B1 (en) | Semiconductor device having upper electrode and method of fabricating the same | |
KR20100110098A (en) | Method for manufacturing semiconductor device | |
KR101096210B1 (en) | Method for Manufacturing Semiconductor Device | |
US7776738B2 (en) | Method for fabricating a storage electrode of a semiconductor device | |
KR101067859B1 (en) | Method for Manufacturing Capacitor of Semiconductor Device | |
KR100476399B1 (en) | Method for making capacitor in semiconductor device | |
US20220208764A1 (en) | Memory and fabrication method thereof | |
KR20100044033A (en) | Method for manufacturing capacitor of semiconductor device | |
KR0183742B1 (en) | Short nozzle for welding torch | |
KR100946030B1 (en) | Capacitor bottom electrode of semiconductor device and method for fabrication the same | |
KR100929293B1 (en) | Capacitor manufacturing method of semiconductor device | |
KR20120007711A (en) | Semiconductor device and method for manufacturing the same | |
KR100637688B1 (en) | A method for forming a capacitor of a semiconductor device | |
KR20060000485A (en) | Method for forming storage node electrode of semiconductor capacitor | |
KR100257752B1 (en) | Method for forming semiconductor device | |
JP2002190582A (en) | Semiconductor memory and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |