KR101120177B1 - Method for Manufacturing Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 셀 영역 및 주변회로 영역이 구비된 반도체 기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 선택 식각하여 셀 영역에 제1비트라인 콘택홀을 형성하는 단계와, 상기 제1비트라인 콘택홀에 열경화성 레지스트를 도포하여 상기 제1비트라인 콘택홀을 매립하는 단계와, 상기 열경화성 레지스트가 매립된 제1비트라인 콘택홀 상에 하드마스크막 물질을 도포한 후 베이크 공정을 실시하여 열경화성 레지스트막 및 하드마스크막을 형성하는 단계와, 상기 하드마스크막을 선택 식각하여 주변회로 영역에 하드마스크막 패턴을 형성하는 단계와, 상기 하드마스크막 패턴을 마스크로 하여 층간절연막을 식각하여 주변회로 영역에 제2비트라인 콘택홀을 형성하는 단계와, 상기 하드마스크막 패턴 및 상기 열경화성 레지스트막을 제거하는 단계를 포함한다.The present invention relates to a method of fabricating a semiconductor device, the method comprising: forming an interlayer dielectric layer on a semiconductor substrate having a cell region and a peripheral circuit region, and selectively etching the interlayer dielectric layer to form a first bit line contact hole in the cell region And filling the first bit line contact hole by applying a thermosetting resist to the first bit line contact hole, and applying a hard mask layer material on the first bit line contact hole having the thermosetting resist embedded therein. And performing a bake process to form a thermosetting resist film and a hard mask film, and selectively etching the hard mask film to form a hard mask film pattern in a peripheral circuit region, and using the hard mask film pattern as a mask. Etching the insulating layer to form a second bit line contact hole in the peripheral circuit area, and forming the hard mask layer pattern and the image. Removing the thermosetting resist film.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 이미 형성된 콘택홀의 후속 공정에서의 어택(attack)을 방지하기 위하여 콘택홀 내부에 다른 물질을 먼저 채워 넣음으로써, 식각에 의한 패턴 불량을 해결할 수 있는 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to prevent a pattern defect due to etching by first filling a different material inside the contact hole in order to prevent an attack in a subsequent process of the already formed contact hole. It's about how you can solve it.
반도체 소자를 생산함에 있어 리소그라피 공정은 가장 중요한 공정 중 하나이며, 특히 마스크 공정에서 형성된 패턴에 의해서 소자의 성능과 특성이 결정된다.The lithography process is one of the most important processes in the production of semiconductor devices. In particular, the performance and characteristics of the device are determined by the pattern formed in the mask process.
반도체 소자의 크기가 점점 작아지면서 발생하는 여러 가지 문제 중 하나는 패턴의 크기가 작아짐에 따라 애스팩트 비(aspect ratio)도 함께 작아지는 것이다. 이에 따라, 식각 공정시 마스크로 사용되는 포토레지스트가 작아지면서 최종 프로파일을 형성하는데 있어 많은 문제가 발생한다.One of the problems that occurs as the size of the semiconductor device becomes smaller is that as the size of the pattern becomes smaller, the aspect ratio also decreases. Accordingly, as the photoresist used as a mask during the etching process becomes smaller, many problems occur in forming a final profile.
이를 개선하기 위해 하드마스크막을 사용하게 되었으며, 특히 비정질 탄소층을 하드마스크막으로서 널리 사용하였다. In order to improve this, a hard mask film was used, and in particular, an amorphous carbon layer was widely used as a hard mask film.
그러나, 현재 반도체 소자에서는 비트라인 콘택홀 형성시 제1비트라인 콘택 홀 및 제2비트라인 콘택홀을 동시에 형성할 수 없다. 이는 제1비트라인 콘택홀은 셀 영역에만 형성되고, 제2비트라인 콘택홀은 주변회로 영역에만 형성되며, 구체적으로 제1비트라인 콘택홀의 경우는 활성 영역까지 식각을 하지만, 제2비트라인 콘택홀의 경우는 활성 영역과 워드라인을 동시에 식각해야 한다. However, in the present semiconductor device, the first bit line contact hole and the second bit line contact hole cannot be simultaneously formed when forming the bit line contact hole. This is because the first bit line contact hole is formed only in the cell region, the second bit line contact hole is formed only in the peripheral circuit region, and specifically, the first bit line contact hole is etched to the active region, but the second bit line contact hole is etched to the active region. In the case of holes, the active area and the word line must be etched simultaneously.
다시 말해, 제1비트라인 콘택홀 및 제2비트라인 콘택홀이 형성되는 위치가 다르고, 식각되는 하부의 층이 각각 다를 뿐만 아니라, 또한 상호 패터닝시에 서로 영향을 미쳐서는 안 된다.In other words, the positions where the first bit line contact hole and the second bit line contact hole are formed are different, and the underlying layers to be etched are different from each other, and they should not affect each other at the time of mutual patterning.
따라서, 제1비트라인 콘택홀 및 제2비트라인 콘택홀을 동시에 형성하지 못하는 상황에서, 제1비트라인 콘택홀을 형성한 후 제2비트라인 콘택홀을 형성하게 되고, 제2비트라인 콘택홀 형성시 비정질 탄소 재질의 하드마스크막을 사용하게 된다. 그러나, 상기 비정질 탄소의 스텝 커버리지가 취약하여 이미 형성된 제1비트라인 콘택홀을 제대로 채우지 못할 경우, 후속의 제2비트라인 콘택홀 식각시 어택이 발생하게 되어 제1비트라인 콘택홀에 변형을 가져온다.Therefore, in the situation where the first bit line contact hole and the second bit line contact hole cannot be simultaneously formed, the second bit line contact hole is formed after the first bit line contact hole is formed, and the second bit line contact hole is formed. In forming, a hard mask film made of amorphous carbon is used. However, if the step coverage of the amorphous carbon is insufficient to properly fill the already formed first bit line contact hole, an attack occurs during subsequent etching of the second bit line contact hole, resulting in deformation of the first bit line contact hole. .
도 1의 종래기술에 따른 반도체 소자의 제조방법을 도시하는 공정 단면도에 도시된 바와 같이, 먼저 셀 영역 및 주변회로 영역이 구비된 반도체 기판(10) 상에 층간절연막(12)을 형성한 다음, 층간절연막(12)을 상에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 이용해 셀 영역의 층간절연막(12)을 선택 식각함으로써, 셀 영역에 제1비트라인 콘택홀(14)을 형성한다.As shown in a process cross-sectional view showing a method of manufacturing a semiconductor device according to the related art of FIG. 1, first, an interlayer
다음, 제1비트라인 콘택홀(14) 상에 비정질 탄소 재질의 하드마스크막(16)을 형성한 다음, 하드마스크막(16) 상에 포토레지스트 패턴(18)을 형성한 후 이를 식 각 마스크로 이용해 주변회로 영역의 하드마스크막(16)을 선택 식각함으로써, 주변회로 영역에 하드마스크막 패턴(20)을 형성한다.Next, an amorphous carbon
그럼 다음, 하드마스크막 패턴(20)을 식각 마스크로 하여 층간절연막(12)을 식각하여 주변회로 영역에 제2비트라인 콘택홀(22)을 형성한 다음, 하드마스크막 패턴(20)을 제거한다.Next, the
상기한 바와 같이, 제1비트라인 콘택홀(14) 및 제2비트라인 콘택홀(22)은 동시에 형성하지 않고, 제1비트라인 콘택홀(14)을 형성한 후 제2비트라인 콘택홀(22)을 형성함을 알 수 있다.As described above, the first bit
또한, 도 2에 도시된 바와 같이, 제2비트라인 콘택홀(22) 형성시 사용되는 하드마스크막(16)은 스텝 커버리지가 취약한 비정질 탄소로 형성되기 때문에 제1비트라인 콘택홀(14)을 제대로 채우지 못해, 제2비트라인 콘택홀(22) 형성시 어택이 발생하게 되어 제1비트라인 콘택홀(14)의 변형을 가져온다.In addition, as shown in FIG. 2, since the
본 발명은 이미 형성된 제1비트라인 콘택홀의 후속 공정에서의 어택을 방지하기 위하여, 비정질 탄소 재질의 하드마스크막을 형성하기 전에, 제1비트라인 콘택홀 내부에 열경화성 레지스트를 먼저 채워 넣어 2층의 하드마스크 공정을 이용함으로써, 제2비트라인 콘택홀 형성을 위한 식각 공정시 패턴의 프로파일에 영향을 미치지 않는 방법을 제공하는 것을 목적으로 한다.In order to prevent attack in a subsequent process of the already formed first bit line contact hole, the thermosetting resist is first filled into the first bit line contact hole before forming a hard carbon film made of amorphous carbon. It is an object of the present invention to provide a method that does not affect the profile of a pattern during an etching process for forming a second bit line contact hole by using a mask process.
상기 목적을 달성하기 위해 본 발명에 의한 반도체 소자의 제조 방법은In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention
셀 영역 및 주변회로 영역이 구비된 반도체 기판 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate including the cell region and the peripheral circuit region;
상기 층간절연막을 선택 식각하여 셀 영역에 제1비트라인 콘택홀을 형성하는 단계;Selectively etching the interlayer insulating layer to form a first bit line contact hole in a cell region;
상기 제1비트라인 콘택홀에 열경화성 레지스트를 도포하여 상기 제1비트라인 콘택홀을 매립하는 단계;Filling the first bit line contact hole by applying a thermosetting resist to the first bit line contact hole;
상기 열경화성 레지스트가 매립된 제1비트라인 콘택홀 상에 하드마스크막 물질을 도포한 후 베이크 공정을 실시하여 열경화성 레지스트막 및 하드마스크막을 형성하는 단계;Forming a thermosetting resist layer and a hard mask layer by applying a hard mask layer material on the first bit line contact hole having the thermosetting resist embedded therein, and then performing a baking process;
상기 하드마스크막을 선택 식각하여 주변회로 영역에 하드마스크막 패턴을 형성하는 단계;Selectively etching the hard mask layer to form a hard mask layer pattern in a peripheral circuit area;
상기 하드마스크막 패턴을 마스크로 하여 층간절연막을 식각하여 주변회로 영역에 제2비트라인 콘택홀을 형성하는 단계; 및 Etching the interlayer insulating layer using the hard mask pattern as a mask to form a second bit line contact hole in a peripheral circuit area; And
상기 하드마스크막 패턴 및 상기 열경화성 레지스트막을 제거하는 단계를 포함한다.Removing the hard mask layer pattern and the thermosetting resist layer.
상기 열경화성 레지스트는 아크릴레이트 계열의 수지 및 경화제를 포함하고, 상기 아크릴레이트 계열의 수지는 메틸 메타크릴레이트, 글리시딜 아크릴레이트 및 9-메틸안트라센 메타크릴레이트를 포함하는 공중합체이며, 상기 경화제는 헥사메톡시메틸멜라민, 헥사아실옥시메틸멜라민 및 이들의 조합으로 이루어진 군으로부터 선택된 하나이다.The thermosetting resist comprises an acrylate-based resin and a curing agent, the acrylate-based resin is a copolymer comprising methyl methacrylate, glycidyl acrylate and 9-methylanthracene methacrylate, the curing agent Hexamethoxymethylmelamine, hexaacyloxymethylmelamine, and combinations thereof.
상기 열경화성 레지스트의 도포는 스핀 코팅의 방법을 이용한다.The application of the thermosetting resist uses a method of spin coating.
상기 하드마스크막 물질은 비정질 탄소이다.The hard mask film material is amorphous carbon.
상기 열경화성 레지스트막 및 하드마스크막은 200 내지 250℃의 온도에서 베이크 공정에 의해 형성된다.The thermosetting resist film and the hard mask film are formed by a bake process at a temperature of 200 to 250 ° C.
상기 하드마스크막 패턴 및 상기 열경화성 레지스트막을 제거하는 단계는 산소 플라즈마를 이용한다.Removing the hard mask layer pattern and the thermosetting resist layer uses oxygen plasma.
본 발명에서는 셀 영역에 제1비트라인 콘택홀 형성 공정을 수행한 후에, 주변회로 영역에 제2비트라인 콘택홀 형성 공정을 수행함에 있어, 이미 형성된 제1비트라인 콘택홀을 스텝 커버리지가 우수한 열경화성 레지스트로 먼저 매립한 다음, 그 상부에 비정질 탄소 재질의 하드마스크막을 형성함으로써, 2층의 하드마스크 공 정을 사용할 수 있어 제1비트라인 콘택홀의 매립 불량에 의해 발생하는 패턴의 어택을 방지할 수 있다.In the present invention, after performing the process of forming the first bit line contact hole in the cell region, and performing the process of forming the second bit line contact hole in the peripheral circuit region, the thermosetting property with excellent step coverage of the already formed first bit line contact hole By first filling with a resist and then forming a hard carbon film of amorphous carbon thereon, a two-layer hard mask process can be used to prevent a pattern attack caused by a poor filling of the first bit line contact hole. have.
이하, 첨부된 도면을 참고로 하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
도 3의 본 발명에 따른 반도체 소자의 제조방법을 도시하는 공정 단면도에 도시된 바와 같이, 먼저 셀 영역 및 주변회로 영역이 구비된 반도체 기판(110) 상에 층간절연막(112)을 형성한 다음, 층간절연막(112)을 상에 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 이용해 셀 영역의 층간절연막(112)을 선택 식각함으로써, 셀 영역에 제1비트라인 콘택홀(114)을 형성한다.As shown in a process cross-sectional view illustrating a method of manufacturing a semiconductor device according to the present invention of FIG. 3, first, an interlayer
다음, 제1비트라인 콘택홀(114)에 아크릴레이트 계열의 수지 및 경화제를 포함하는 열경화성 레지스트를 스핀 코팅의 방법으로 도포하여 제1비트라인 콘택홀(114)을 매립한다.Next, the first bit
상기 아크릴레이트 계열의 수지는 메틸 메타크릴레이트, 글리시딜 아크릴레이트 및 9-메틸안트라센 메타크릴레이트를 포함하는 공중합체인 것이 바람직하고, 상기 경화제는 헥사메톡시메틸멜라민, 헥사아실옥시메틸멜라민 및 이들의 조합으로 이루어진 군으로부터 선택된 하나인 것이 바람직하다.The acrylate-based resin is preferably a copolymer comprising methyl methacrylate, glycidyl acrylate and 9-methylanthracene methacrylate, and the curing agent is hexamethoxymethylmelamine, hexaacyloxymethylmelamine and these It is preferably one selected from the group consisting of
다음, 열경화성 레지스트가 매립된 제1비트라인 콘택홀(114) 상에 하드마스크막 물질, 바람직하게는 비정질 탄소를 도포한 다음, 200 내지 250℃, 바람직하게는 약 250℃에서 베이크 공정을 실시하여 열경화성 레지스트막(200) 및 하드마스크 막(116)을 형성한다.Next, a hard mask material, preferably amorphous carbon, is applied on the first bit
상기 비정질 탄소의 증착이 이루어지는 온도는 열경화성 레지스트에 포함된 경화제가 경화되는 온도와 동일하므로, 상기 온도에서 베이크 공정을 실시함으로써 열경화성 레지스트막(200) 및 하드마스크막(116)이 동시에 형성된다.Since the temperature at which the amorphous carbon is deposited is the same as the temperature at which the curing agent contained in the thermosetting resist is cured, the
다음, 하드마스크막(116) 상에 포토레지스트 패턴(118)을 형성한 후 이를 식각 마스크로 이용해 주변회로 영역의 하드마스크막(116)을 선택 식각함으로써, 주변회로 영역에 하드마스크막 패턴(120)을 형성한다.Next, after the
다음, 하드마스크막 패턴(120)을 식각 마스크로 하여 층간절연막(112)을 식각하여 주변회로 영역에 제2비트라인 콘택홀(122)을 형성한다.Next, the
이때, 열경화성 레지스트막(200)이 제1비트라인 콘택홀(114)을 채우고 있으므로, 열경화성 레지스트막(200)과 하드마스크막(116)의 2층이 배리어로서 작용하기 때문에, 제2비트라인 콘택홀(122) 형성시 이미 형성된 제1비트라인 콘택홀(114)에는 아무런 어택이 발생하지 않는다.At this time, since the
그럼 다음, 산소 플라즈마를 이용하여 하드마스크막 패턴(120) 및 열경화성 레지스트막(200)을 동시에 제거한다.Then, the hard
이때, 하드마스크막 패턴(120)은 비정질 탄소로 이루어지고, 열경화성 레지스트막(200)은 아크릴레이트 계열의 수지로 이루어지는 바와 같이, 모두 탄소 계통의 폴리머이므로 산소 플라즈마에 의해 동시 제거가 가능하다.At this time, the hard
한편, 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부 가가 가능할 것이며, 이러한 수정 및 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.On the other hand, preferred embodiments of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are as follows It should be regarded as belonging to the claims.
도 1은 종래기술에 따른 반도체 소자의 제조 방법을 도시하는 공정 단면도.1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to the prior art.
도 2는 종래기술에 따른 반도체 소자 제조시 제1비트라인 콘택홀의 외곽 지역에 어택이 발생한 모습을 도시하는 사진.FIG. 2 is a photograph showing a state in which an attack occurs in an outer region of a first bit line contact hole when a semiconductor device is manufactured according to the related art. FIG.
도 3은 본 발명에 따른 반도체 소자의 제조 방법을 도시하는 공정 단면도.3 is a cross-sectional view illustrating the method of manufacturing the semiconductor device according to the present invention.
< 도면의 주요 부분에 대한 간단한 설명 ><Brief description of the main parts of the drawing>
10, 110 : 반도체 기판 12, 112 : 층간절연막10, 110:
14, 114 : 제1비트라인 콘택홀 16, 116 : 하드마스크막14, 114: first bit
18, 118 : 포토레지스트 패턴 20, 120 : 하드마스크막 패턴18, 118:
22, 122 : 제2비트라인 콘택홀 200 : 열경화성 레지스트막22, 122: second bit line contact hole 200: thermosetting resist film
Claims (8)
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|---|---|---|---|
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Citations (2)
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|---|---|---|---|---|
| KR20050109483A (en) * | 2003-02-10 | 2005-11-21 | 파슬 엘엘씨 | Radiation-sensitive resin composition, process for producing the same and process for producing semiconductor device therewith |
| KR20070036495A (en) * | 2005-09-29 | 2007-04-03 | 주식회사 하이닉스반도체 | Method for forming contact hole in semiconductor device |
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2008
- 2008-03-06 KR KR1020080021134A patent/KR101120177B1/en not_active IP Right Cessation
Patent Citations (2)
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|---|---|---|---|---|
| KR20050109483A (en) * | 2003-02-10 | 2005-11-21 | 파슬 엘엘씨 | Radiation-sensitive resin composition, process for producing the same and process for producing semiconductor device therewith |
| KR20070036495A (en) * | 2005-09-29 | 2007-04-03 | 주식회사 하이닉스반도체 | Method for forming contact hole in semiconductor device |
Also Published As
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