KR101116781B1 - a Manufacturing Method of a Thin Layer Semiconductor Package - Google Patents

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Abstract

본 발명은 박막 반도체 패키지 제조 방법을 공개한다. 이 방법은 동판의 전후면에 감광막을 형성하는 단계; 상기 동판 전면의 감광막을 선택적으로 에칭하여 복수개의 트렌치들 및 리드 프레임을 형성하는 제1 에칭 단계; 상기 복수개의 트렌치들 각각의 내부에 콘택홀을 구비한 복수개의 셀들이 형성되는 포토 레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴이 형성된 동판에 금 도금을 실시하여 상기 콘택홀 하부에 금 도금층을 형성하는 단계; 상기 금 도금층 상부에 버퍼 금속 도금을 수행하여 상기 콘택홀을 상기 버퍼 금속층으로 매립하는 단계; 박리액을 사용하여 상기 동판 전후면에 형성되어 있던 상기 포토 레지스트 패턴을 제거하는 단계; 상기 동판을 에칭하여 하부에 상기 금 도금층만 노출되도록 하는 제2 에칭 단계를 포함하는 것을 특징으로 한다. 따라서 본 발명에 의할 경우, 제조 공정 및 시간이 단축되고 층간 분리 현상이 감소하며 반도체 칩의 동작시 발생하는 열을 효율적으로 방출하게 한다. 또한, 별도의 패키지용 기판이 필요 없어 각종 전자기기의 소형화 및 슬림화를 가능하게 하며, 별도의 솔더볼이 필요 없어 실장 후 반도체 패키지의 기계적, 전기적 신뢰도가 향상된다. The present invention discloses a method for manufacturing a thin film semiconductor package. The method includes the steps of forming photosensitive films on the front and rear surfaces of the copper plate; A first etching step of selectively etching the photosensitive film on the entire surface of the copper plate to form a plurality of trenches and a lead frame; Forming a photoresist pattern in which a plurality of cells having contact holes are formed in each of the plurality of trenches; Forming a gold plating layer under the contact hole by gold plating the copper plate on which the photoresist pattern is formed; Filling the contact hole with the buffer metal layer by performing buffer metal plating on the gold plating layer; Removing the photoresist pattern formed on the front and back surfaces of the copper plate using a stripping solution; And etching the copper plate to expose only the gold plating layer under the copper plate. Therefore, according to the present invention, it is possible to shorten the manufacturing process and time, to reduce the delamination phenomenon and to efficiently release the heat generated during the operation of the semiconductor chip. In addition, since a separate board for packaging is not required, various electronic devices can be miniaturized and slimmed, and a separate solder ball is not required, thereby improving mechanical and electrical reliability of the semiconductor package after mounting.

Description

박막 반도체 패키지 제조 방법{a Manufacturing Method of a Thin Layer Semiconductor Package}A manufacturing method of a thin layer semiconductor package

본 발명은 박막 반도체 패키지 제조 방법에 관한 것으로서, 특히 반도체 회로의 고집적화, 반도체 소자의 실장 형태의 다양화 요구에 따라 별도의 패키지용 기판 및 솔더볼이 필요 없는 반도체 패키지의 박막 반도체 패키지 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film semiconductor package, and more particularly, to a method for manufacturing a thin film semiconductor package of a semiconductor package that does not require a separate package substrate and solder balls according to high integration of semiconductor circuits and diversification of mounting types of semiconductor devices. .

반도체 장치는 하나의 기판에 다수의 전기적 디바이스가 집적되어 다양한 동작을 구현할 수 있다. 이를 위하여 여러가지 첨단 제조 기법이 이용되고 있으며, 제조되는 장치 내의 각 소자들은 더욱 미세 치수의 부품으로 소형화되고 있는 추세에 있다.In the semiconductor device, a plurality of electrical devices may be integrated on a single substrate to implement various operations. To this end, various advanced manufacturing techniques are used, and each device in the device to be manufactured is in the tendency to be miniaturized into finer components.

최근에는 반도체 장치의 패키지 기술을 발전시켜 고집적화 및 고용량화된 반도체 시스템을 제안하고 있는데, 반도체 패키지 기술은 그 동안 와이어 본딩에서 칩 스케일을 구현할 수 있는 플립칩 범핑 기술로의 변화되며, 시장의 요구에 부응하고 있다.In recent years, semiconductor devices have been developed to provide high-density and high-capacity semiconductor systems. The semiconductor package technology has changed from wire bonding to flip chip bumping technology that can realize chip scale. Doing.

또한, 반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 따른 요구 및 실장 신뢰성을 만족시키기 위해 지금까지 계속 발전해오고 있다.In addition, the packaging technology for integrated circuits in the semiconductor industry has been continuously developed to meet the requirements and mounting reliability of the miniaturization.

즉, 소형화에 대한 요구는 칩 스케일에 근접한 패키지에 대한 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적, 전기적 신뢰성을 향상시킬 수 있는 패키지 제조 기술에 대한 중요성을 부각시키고 있다.That is, the demand for miniaturization is accelerating the development of packages close to the chip scale, and the demand for mounting reliability emphasizes the importance of package manufacturing technology that can improve the efficiency of mounting work and the mechanical and electrical reliability after mounting. I'm making it.

한편, 일반적으로 반도체 칩은 집적회로가 형성된 웨이퍼 상태에서 낱개의 칩으로 각각 분리된 후, 이것을 플라스틱 패키지나 세라믹 패키지에 탑재하여 인쇄 회로 기판에의 실장이 용이하도록 조립하는 패키징 공정을 거치게 된다.On the other hand, in general, semiconductor chips are separated into individual chips in a wafer in which integrated circuits are formed, and then mounted in a plastic package or a ceramic package, and then subjected to a packaging process of assembling the printed circuit board to facilitate mounting on a printed circuit board.

이와 같이 행해지는 반도체 칩에 대한 패키징 공정의 주 목적은 인쇄 회로 기판이나 소켓에 실장하기 위한 형상의 확보와 기능 보호에 있다고 할 수 있다.It can be said that the main purpose of the packaging step for the semiconductor chip performed as described above is to secure the shape and protect the function for mounting on a printed circuit board or a socket.

또한, 최근에는 집적회로의 고집적화에 따라 다핀화, 미세조립기술, 또 실장 형태의 다양화에 따른 패키지의 다종류화 등 조립공정과 관련된 기술도 각각 세분된 분야에 따라 크게 변화하고 있다.In addition, in recent years, technologies related to the assembly process, such as multi-pinning, micro-assembly technology, and package diversification according to the diversification of the mounting type, have been greatly changed according to the subdivided fields according to the high integration of integrated circuits.

도 1은 종래 기술에 따른 BGA(ball grid array) 반도체 패키지(10)의 단면도로서, 패키지용 기판(12), 반도체 칩(14), 본딩 와이어(16), 솔더 볼(18), 접착층(20), 몰딩 컴파운드(30)를 구비한다. 1 is a cross-sectional view of a ball grid array (BGA) semiconductor package 10 according to the related art, and includes a package substrate 12, a semiconductor chip 14, a bonding wire 16, a solder ball 18, and an adhesive layer 20. ), A molding compound 30 is provided.

개별 반도체 칩(14)이 패키지용 기판(12)의 일면에 접착층(20)을 매개로 접합되어 있고, 반도체 칩의 일부분과 기판의 일부분이 본딩 와이어(16)에 의하여 전기적으로 접속되어 있다. The individual semiconductor chips 14 are bonded to one surface of the package substrate 12 via an adhesive layer 20, and a portion of the semiconductor chip and a portion of the substrate are electrically connected by the bonding wires 16.

기판의 하면에는 다수의 솔더 볼(18)이 형성되며 기판 상면에는 반도체 칩 및 와이어를 덮도록 몰딩 컴파운드(30)가 형성된다.A plurality of solder balls 18 are formed on the bottom surface of the substrate, and a molding compound 30 is formed on the top surface of the substrate to cover the semiconductor chip and the wire.

이와 같이 종래에는 반도체 칩의 패키지를 위하여 소정 두께의 패키지용 기판(12)이 필요하였다. As described above, the package substrate 12 having a predetermined thickness is required for the package of the semiconductor chip.

반도체 칩의 동작시 패키지용 기판(12) 상면의 본딩 와이어(16)로부터 패키지용 기판(12) 하면의 솔더 볼(18)에 이르는 전기적인 배선을 통하여 신호가 전달된다. During operation of the semiconductor chip, a signal is transmitted through electrical wiring from the bonding wire 16 on the upper surface of the package substrate 12 to the solder balls 18 on the lower surface of the package substrate 12.

그런데 최근 반도체 장치의 발전에 따라 반도체 장치의 동작 속도가 크게 증가하면서, 패키지 내의 배선 길이가 길게 되면 고속 동작시 또는 대용량 신호 처리시 신호의 지연이나 왜곡이 심하게 되어 도 1에 나타낸 종래의 BGA 반도체 패키지는 각종 응용 기기에 부합되는 요구 사항을 만족시키지 못하는 문제점이 있었다.However, with the recent development of the semiconductor device, the operation speed of the semiconductor device is greatly increased, and if the wiring length in the package is increased, the delay or distortion of the signal during high-speed operation or large-capacity signal processing becomes severe, and thus the conventional BGA semiconductor package shown in FIG. There is a problem that does not satisfy the requirements to meet various application devices.

또한, 소정 두께의 패키지용 기판(12)이 요구됨으로써 전체적인 패키지의 크기 및 두께를 줄이는데 한계가 있고, 이러한 결과로 통신기기나 전자 장치의 소형화 내지 슬림화에 걸림돌이 되고 있다.In addition, there is a limit in reducing the size and thickness of the overall package by requiring the package substrate 12 having a predetermined thickness, and as a result, there is an obstacle to miniaturization or slimming of communication devices and electronic devices.

뿐만 아니라, 각종 적층형 패키지 또는 시스템 패키지 구현에 있어서도 종래의 BGA 반도체 패키지는 실장 작업의 효율성 및 실장 후의 기계적, 전기적 신뢰성 측면에서 한계를 안고 있다.In addition, in the implementation of various stacked packages or system packages, the conventional BGA semiconductor package has limitations in terms of mounting efficiency and mechanical and electrical reliability after mounting.

본 발명의 목적은 패키지 내 리드의 하부를 금 도금하여 외부의 인쇄회로기판 상의 회로 패턴과 전기적으로 연결되는 입출력 단자로서의 하부 패드를 형성하고, 패키지 내 리드의 상부를 버퍼 금속 도금을 하여 반도체 칩의 본딩 와이어와 접속되는 상부 패드를 형성하여 별도의 패키지용 기판 및 솔더볼이 필요 없는 박막 반도체 패키지 제조 방법을 제공하는 것이다.An object of the present invention is to gold-plat the lower part of a lead in a package to form a lower pad as an input / output terminal electrically connected to a circuit pattern on an external printed circuit board, and the upper part of the lead in the package is subjected to buffer metal plating to form a semiconductor chip. The present invention provides a method for manufacturing a thin film semiconductor package that does not require a separate package substrate and solder balls by forming an upper pad connected to a bonding wire.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법은 동판의 전후면에 감광막을 형성하는 단계; 상기 동판 전면의 감광막을 선택적으로 에칭하여 복수개의 트렌치들 및 리드 프레임을 형성하는 제1 에칭 단계; 상기 복수개의 트렌치들 각각의 내부에 콘택홀을 구비한 복수개의 셀들이 형성되는 포토 레지스트 패턴을 형성하는 단계; 상기 포토 레지스트 패턴이 형성된 동판에 금 도금을 실시하여 상기 콘택홀 하부에 금 도금층을 형성하는 단계; 상기 금 도금층 상부에 버퍼 금속 도금을 수행하여 상기 콘택홀을 상기 버퍼 금속층으로 매립하는 단계; 박리액을 사용하여 상기 동판 전후면에 형성되어 있던 상기 포토 레지스트 패턴을 제거하는 단계; 상기 동판을 에칭하여 하부에 상기 금 도금층만 노출되도록 하는 제2 에칭 단계를 포함하는 것을 특징으로 한다.The thin film semiconductor package manufacturing method of the present invention for achieving the above object comprises the steps of forming a photosensitive film on the front and rear surfaces of the copper plate; A first etching step of selectively etching the photosensitive film on the entire surface of the copper plate to form a plurality of trenches and a lead frame; Forming a photoresist pattern in which a plurality of cells having contact holes are formed in each of the plurality of trenches; Forming a gold plating layer under the contact hole by gold plating the copper plate on which the photoresist pattern is formed; Filling the contact hole with the buffer metal layer by performing buffer metal plating on the gold plating layer; Removing the photoresist pattern formed on the front and back surfaces of the copper plate using a stripping solution; And etching the copper plate to expose only the gold plating layer under the copper plate.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법은 상기 포토 레지스트 패턴을 형성하는 단계 이후 상기 금 도금층을 형성하는 단계 이전에 포토레지스트 스트립퍼를 사용하여 상기 동판 전면의 상하단에서 상기 포토 레지스 트 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.The thin film semiconductor package manufacturing method of the present invention for achieving the above object is a photoresist pattern at the upper and lower ends of the front surface of the copper plate using a photoresist stripper after the step of forming the photoresist pattern and before the step of forming the gold plating layer. It characterized in that it further comprises the step of removing.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법은 상기 포토 레지스트 패턴을 제거하는 단계 이후 상기 제2 에칭 단계 이전에 장착되는 반도체 칩의 다이를 본딩하고 본딩 와이어를 상기 버퍼 금속층 상부에 본딩하는 단계; 상기 금 도금층과 상기 버퍼 금속층이 적층되어 형성된 동판, 상기 다이가 본딩된 반도체 칩 및 상기 본딩 와이어를 몰딩 컴파운드로 도포하여 피복하는 단계를 더 포함하는 것을 특징으로 한다.The thin film semiconductor package manufacturing method of the present invention for achieving the above object is to bond the die of the semiconductor chip mounted before the second etching step after the step of removing the photoresist pattern and to bond a bonding wire over the buffer metal layer step; And coating and coating the copper plate formed by stacking the gold plating layer and the buffer metal layer, the semiconductor chip to which the die is bonded, and the bonding wire with a molding compound.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 포토 레지스트 패턴을 생성하는 단계는 핫 롤러를 사용하여 드라이 필름을 상기 리드 프레임이 형성된 동판에 열 압착시키는 도포 단계; 상기 도포된 동판에 자외선을 조사하여 패턴이 상기 드라이 필름의 인쇄되지 않은 부분만 상기 자외선을 투과시켜 하부의 드라이 필름을 경화시키는 노광 단계; 상기 노광된 동판를 현상액에 담가 상기 경화되지 않은 드라이 필름 부분을 제거하고, 상기 경화된 드라이 필름은 잔존하여 상기 포토 레지스트 패턴을 형성하는 현상 단계를 포함하는 것을 특징으로 한다.Generating the photoresist pattern of the method for manufacturing a thin film semiconductor package of the present invention for achieving the above object comprises a coating step of thermally compressing a dry film on a copper plate formed with the lead frame using a hot roller; An exposure step of irradiating the coated copper plate with ultraviolet rays so that only the unprinted portion of the dry film transmits the ultraviolet rays to cure a lower dry film; And immersing the exposed copper plate in a developer to remove the portion of the uncured dry film, wherein the cured dry film remains to form the photoresist pattern.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 현상액은 탄산나트륨 또는 탄산칼륨을 포함하는 것을 특징으로 한다.The developer of the method for manufacturing a thin film semiconductor package of the present invention for achieving the above object is characterized in that it comprises sodium carbonate or potassium carbonate.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 동판 전면의 포토 레지스트 패턴은 상기 복수개의 셀들 각각이 박막 형성을 위한 격벽으로 사방이 둘러 싸여 상기 콘택홀을 형성하여 바둑판 모양인 것을 특징으로 한다.The photoresist pattern on the front surface of the copper plate of the method for manufacturing a thin film semiconductor package of the present invention for achieving the above object is a checkerboard shape by forming the contact hole, each of the plurality of cells is surrounded by a partition wall for forming a thin film It is done.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 격벽은 두께가 30 내지 50 ㎛인 것을 특징으로 한다.The partition wall of the method for manufacturing a thin film semiconductor package of the present invention for achieving the above object is characterized in that the thickness of 30 to 50 ㎛.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 동판 후면의 포토 레지스트 패턴은 도금 방지용 격막으로 평면 형상인 것을 특징으로 한다.The photoresist pattern of the rear surface of the copper plate of the method for manufacturing a thin film semiconductor package of the present invention for achieving the above object is characterized in that the planar shape as a plating preventing diaphragm.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 포토 레지스트 패턴을 제거하는 단계는 상기 동판 전면의 상하단 영역 상의 포토 레지스트 패턴을 제거하여 상기 포토 레지스트 패턴 하층에 존재하는 상기 동판을 노출시켜 상기 금 도금 및 상기 버퍼 금속 도금 수행시 통전이 되도록 하는 것을 특징으로 한다.Removing the photoresist pattern of the thin film semiconductor package manufacturing method of the present invention for achieving the above object is to remove the photoresist pattern on the upper and lower regions of the front of the copper plate to expose the copper plate present in the lower layer of the photoresist pattern It is characterized in that the energization when performing the gold plating and the buffer metal plating.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 포토레지스트 스트립퍼는 수산화 나트륨과 계면활성제로 구성되는 것을 특징으로 한다.The photoresist stripper of the method for manufacturing a thin film semiconductor package of the present invention for achieving the above object is characterized by consisting of sodium hydroxide and a surfactant.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 금 도금층은 상기 복수개의 셀들 각각의 하부에 형성되어 외부의 인쇄회로기판 상의 회로 패턴과 전기적으로 연결되는 입출력 단자로서의 하부 패드인 것을 특징으로 한다.The gold plating layer of the method of manufacturing a thin film semiconductor package of the present invention for achieving the above object is a lower pad as an input / output terminal formed under each of the plurality of cells and electrically connected to a circuit pattern on an external printed circuit board. It is done.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 버퍼 금속층은 본딩 와이어를 통해 상기 반도체 칩과 접속되는 상부 패드인 것을 특징으로 한다.The buffer metal layer of the method of manufacturing a thin film semiconductor package of the present invention for achieving the above object is an upper pad connected to the semiconductor chip through a bonding wire.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 버퍼 금속층은 상기 금 도금층 상부에 버섯 모양으로 적층되는 것을 특징으로 한다.The buffer metal layer of the method for manufacturing a thin film semiconductor package of the present invention for achieving the above object is characterized in that the gold plated layer is stacked in a mushroom shape.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 버퍼 금속층은 니켈 또는 구리인 것을 특징으로 한다.The buffer metal layer of the method for manufacturing a thin film semiconductor package of the present invention for achieving the above object is characterized in that the nickel or copper.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 박리액은 수산화 나트륨 또는 수산화 칼륨을 포함하는 것을 특징으로 한다.The stripper of the method for manufacturing a thin film semiconductor package of the present invention for achieving the above object is characterized in that it comprises sodium hydroxide or potassium hydroxide.

상기 목적을 달성하기 위한 본 발명의 박막 반도체 패키지 제조 방법의 상기 제2 에칭 단계는 플래시 에칭 기법을 사용하는 것을 특징으로 한다.The second etching step of the method for manufacturing a thin film semiconductor package of the present invention for achieving the above object is characterized by using a flash etching technique.

본 발명의 박막 반도체 패키지 제조 방법은 금 도금 공정에 의해 플라즈마 세척 공정이 필요 없어 제조 공정 및 시간이 단축되고, 몰딩 재료와의 점착성이 우수하여 층간 분리 현상이 감소하며, 버퍼 금속 도금 공정에 의해 반도체 칩의 동작시 발생하는 열을 효율적으로 방출하게 한다. The method of manufacturing the thin film semiconductor package of the present invention does not require a plasma cleaning process by the gold plating process, thereby shortening the manufacturing process and time, and excellent adhesiveness with the molding material, thereby reducing the delamination phenomenon, and the semiconductor by the buffer metal plating process. Efficient heat dissipation during chip operation

또한, 별도의 패키지용 기판이 필요 없어 반도체 패키지가 경박 단소하게 됨에 따라 단위면적당 장착할 수 있는 반도체 칩의 갯수가 증가하여 고용량의 데이터를 저장할 수 있고, 이를 장착한 각종 전자기기의 소형화 및 슬림화를 가능하게 하며, 별도의 솔더볼이 필요 없어 인쇄 회로 기판에의 실장 작업이 효율화되고, 실장 후 반도체 패키지의 기계적, 전기적 신뢰도가 향상되어 제품의 경쟁력 제고에 기여 할 수 있다.In addition, the need for a separate package substrate makes the semiconductor package light and simple, increasing the number of semiconductor chips that can be mounted per unit area, thereby storing high-capacity data, and miniaturizing and slimming various electronic devices equipped therewith. This eliminates the need for a separate solder ball, which improves the efficiency of mounting on a printed circuit board and improves the mechanical and electrical reliability of the semiconductor package after mounting.

이하, 첨부한 도면을 참고로 하여 본 발명의 박막 반도체 패키지 제조 방법을 설명하면 다음과 같다.Hereinafter, a thin film semiconductor package manufacturing method of the present invention will be described with reference to the accompanying drawings.

도 2a 내지 도 2h는 본 발명에 따른 박막 반도체 패키지를 제조하는 방법을 도시한 공정도를 나타낸다.2A to 2H show a process diagram illustrating a method of manufacturing a thin film semiconductor package according to the present invention.

도 2a를 참조하면, 동판(100)의 전후면에 포토 레지스트 패턴용 감광막(120, 140)을 형성한다.Referring to FIG. 2A, photoresist films 120 and 140 for photoresist patterns are formed on front and rear surfaces of the copper plate 100.

다음에, 동판(100) 전면의 감광막(120)을 선택적으로 1차 에칭하여 동판(100)의 일부 영역을 노출시키는 복수개의 트렌치들(180) 및 동판(100)이 노출되지 않는 격자 모양의 리드 프레임(LEAD FRAME, 160)을 형성한다.Next, a plurality of trenches 180, which selectively expose a portion of the copper plate 100 by selectively primary etching the photoresist film 120 on the entire surface of the copper plate 100, and a grid-like lead in which the copper plate 100 is not exposed. A frame (LEAD FRAME) 160 is formed.

도 2b는 도 2a의 한 개의 트랜치(180) 및 리드 프레임 셀(170)의 확대 사시도로서, 도면을 참조하면 리드 프레임으로 사방이 둘러싸인 복수개의 트렌치들 각각의 내부에 복수개의 셀들이 바둑판 모양으로 형성되는 포토 레지스트 패턴(Photo Resist pattern, 172)을 형성한다. 복수개의 셀들 각각은 포토 레지스트 패턴(172)으로 사방이 둘러싸여 콘택홀(174)을 형성하여 상기 동판(100)의 일부면을 노출시킨다.2B is an enlarged perspective view of one trench 180 and a lead frame cell 170 of FIG. 2A. Referring to the drawings, a plurality of cells are formed in a checkerboard shape inside each of a plurality of trenches surrounded by a lead frame. A photo resist pattern 172 is formed. Each of the cells is surrounded by the photoresist pattern 172 in all directions to form a contact hole 174 to expose a portion of the copper plate 100.

포토 레지스트 패턴(172)을 형성하는 방법에는 여러 가지 방법이 있으나, 가장 흔히 사용되는 방법으로서 드라이 필름을 사용하는 방법이 있다.There are various methods of forming the photoresist pattern 172, but there is a method of using a dry film as the most commonly used method.

드라이 필름은 폴리에틸렌 성분의 커버 필름, 포토 레지스트 필름 및 폴리에틸렌테레프탈레이트 성분의 베이스 필름의 3층으로 구성되는데, 실질적으로 레지스트 역할을 하는 층은 포토 레지스트 필름 층이다.The dry film consists of three layers of a cover film of polyethylene component, a photoresist film and a base film of polyethylene terephthalate component, and the layer which serves substantially as a resist is a photoresist film layer.

즉, 포토 레지스트 패턴(172)은 포토레지스트를 동판(100)에 도포, 노광(exposure), 현상(develope)을 진행하여 형성할 수 있는데, 상기 포토 레지스트 도포 단계는 라미네이팅, 코팅방법 등으로 실시가 가능하다.That is, the photoresist pattern 172 may be formed by applying, exposing and developing the photoresist to the copper plate 100. The photoresist coating may be performed by laminating or coating. It is possible.

포토 레지스트 도포 단계의 한 실시예로서 드라이 필름(Dry-Film, D/F)를 입히는 과정으로 핫 롤러를 사용하여 드라이 필름을 동판(100)에 열 압착할 수 있다. As an example of the photoresist coating step, a dry film may be thermocompressed to the copper plate 100 by using a hot roller as a process of coating a dry film (Dry-Film, D / F).

노광 단계는 드라이 필름에서 커버필름을 벗겨내면서 동판(100) 상에 입히고, 이 위에 회로 패턴이 인쇄된 필름을 밀착시킨 후 자외선을 조사한다. 이때 회로 패턴이 인쇄된 검은 부분은 자외선이 투과하지 못하고, 인쇄되지 않은 부분은 자외선이 투과하여 아래의 드라이 필름을 경화시키게 된다. The exposure step is coated on the copper plate 100 while peeling off the cover film from the dry film, and the film is printed in close contact with the circuit pattern is irradiated with ultraviolet rays. In this case, the black portion printed with the circuit pattern does not transmit ultraviolet rays, and the unprinted portion transmits ultraviolet rays to cure the dry film below.

현상 단계는 이 동판(100)을 현상액에 담가 경화되지 않은 드라이 필름 부분이 현상액에 의해 제거되고, 경화된 드라이 필름은 남아서 포토 레지스트 패턴(172)이 형성된다. 현상액으로는 탄산 나트륨(1%의 Na2CO3) 또는 탄산 칼륨(K2CO3)을 사용한다.In the developing step, the copper film 100 is immersed in a developer, and a portion of the dry film that is not cured is removed by the developer, and the cured dry film remains to form a photoresist pattern 172. As a developer, sodium carbonate (1% Na 2 CO 3 ) or potassium carbonate (K 2 CO 3 ) is used.

여기에서, 동판(100) 전면의 포토 레지스트 패턴(172)은 TSSLP(Thin Super Small Leadless Package)를 형성하기 위한 격벽층의 역할을 하기 위하여 복수개의 셀들 각각이 두께가 약 40㎛, 바람직하게는 30~50㎛인 격벽으로 사방이 둘러 싸여 콘택홀(174)을 형성함으로써 포토레지스트로 도포된 동판(100)의 전면은 바둑판 모양이 된다.Herein, the photoresist pattern 172 on the front surface of the copper plate 100 has a thickness of about 40 μm, preferably 30, in order to serve as a barrier layer for forming a thin super small leadless package (TLSP). By forming a contact hole 174 surrounded by a partition having a thickness of ˜50 μm, the entire surface of the copper plate 100 coated with photoresist becomes a checkerboard shape.

또한, 동판(100) 후면의 감광막(140)은 도금이 되는 현상을 막아주기 위한 격막으로 사용되기 때문에 전면과 동일하게 바둑판 모양일 필요는 없고 특별한 형상이 없는 평면 상태로 존재한다.In addition, since the photosensitive film 140 on the rear surface of the copper plate 100 is used as a diaphragm to prevent the phenomenon of plating, it does not need to be a checkerboard shape like the front surface and exists in a planar state without a special shape.

한편, 동판(100) 전면에서 바둑판 모양이 형성되어 있는 곳을 포함한 모든 영역에 포토 레지스트 패턴이 모두 부착되어 있기 때문에 통전이 되지 않아 전기 도금 수행시 통전을 시켜줄 부분이 필요하다. On the other hand, since all the photoresist patterns are attached to all areas including the checkerboard shape formed on the front of the copper plate 100, it is not necessary to conduct electricity, and thus a portion to conduct electricity during electroplating is required.

따라서, 동판(100) 전면의 상하단에서 포토 레지스트 패턴을 제거하여 하부에 존재하는 동판(100)을 노출시켜 전기 도금 수행시 통전이 되게 한다.Therefore, the photoresist pattern is removed from the upper and lower ends of the front surface of the copper plate 100 to expose the copper plate 100 existing in the lower portion so as to be energized when performing electroplating.

이를 위하여 수산화 나트륨(NaOH)과 계면활성제를 주요 성분으로 하는 포토레지스트 스트립퍼를 사용하여 상기 포토 레지스트 패턴을 제거한다.To this end, the photoresist pattern is removed using a photoresist stripper containing sodium hydroxide (NaOH) and a surfactant as main components.

또한, 전기 도금 진행시 동판(100) 전면의 상단 또는 하단 중 한 영역에만 전기를 가하게 되면 직접적으로 전기가 통하는 부분만 도금 두께가 빠르게 증가하고, 전기가 통하지 않는 부분은 상대적으로 도금 두께가 느리게 증가하여 동판(100) 전면 양단에서 도금 두께의 편차가 발생한다.In addition, when electroplating is applied to only one of the top or bottom of the front of the copper plate 100, the plating thickness is increased quickly only in the portion where electricity directly flows, and the plating thickness is relatively slow in the portion where electricity is not applied. As a result, variations in plating thickness occur at both ends of the front surface of the copper plate 100.

따라서, 상기 도금 두께의 편차를 최소화하기 위하여 도 2c에 도시된 바와 같이 동판(100) 전면의 상하단을 동판(100)과 동일한 구리 성분의 도전 막대(130)를 "ㄷ"자 형태로 연결하여 도선(135)을 통해 양단에 동일한 전기가 흐르도록 만들어 준다.Therefore, in order to minimize the variation in the thickness of the plating, as shown in FIG. 2C, the conductive wire 130 having the same copper component as the copper plate 100 is connected to the upper and lower ends of the copper plate 100 in a "c" shape. Through the 135 is made to flow the same electricity at both ends.

도 2d는 도 2b에서 선 AA'에 의해 절단된 단면도로서, 도면을 참조하면 상기 포토 레지스트 패턴(172)이 형성된 동판(100)에 금 도금 공정을 실시하여 콘택홀(174)을 통해 노출된 상기 동판(100) 영역, 즉 포토 레지스트 패턴(172)이 형성된 이외의 영역에 콘택홀(174) 하부에 금 도금층(110)을 형성한다. FIG. 2D is a cross-sectional view taken along the line AA ′ of FIG. 2B. Referring to the drawings, a gold plating process is performed on the copper plate 100 on which the photoresist pattern 172 is formed to expose the contact hole 174. The gold plating layer 110 is formed under the contact hole 174 in the copper plate 100 region, that is, in a region other than the photoresist pattern 172.

상기 금 도금 공정은 무전해 도금 또는 전해 도금 등으로 수행할 수 있다. The gold plating process may be performed by electroless plating or electrolytic plating.

상기 금 도금층(110)은 동판(100)의 전면 상의 격벽으로 사방이 둘러 싸인 복수개의 셀들 각각의 콘택홀(174) 하부에 형성되고 추후에 외부의 입출력 단자와 연결되는 하부 패드부가 형성될 수 있다.The gold plating layer 110 may be formed under the contact hole 174 of each of the plurality of cells surrounded by all four sides of the barrier rib on the front surface of the copper plate 100, and may have a lower pad part connected to an external input / output terminal later. .

이 때, 하부 패드부의 금 도금층의 두께는약 0.05~0.15㎛으로 형성할 수 있다. 일반적으로 도금층의 두께형성은 드라이 필름의 두께에 의존하게 되는데, 보통 드라이 필름의 두께는 30~50㎛이다. 따라서, 하부 금도금 층과 상부 버퍼 도금층을 드라이 필름 두께 이상으로 도금을 진행하여 버섯 모양을 형성한다.At this time, the thickness of the gold plating layer of the lower pad portion may be formed to about 0.05 ~ 0.15㎛. In general, the thickness of the plating layer is dependent on the thickness of the dry film, the thickness of the dry film is usually 30 ~ 50㎛. Therefore, the lower gold plating layer and the upper buffer plating layer is plated to a dry film thickness or more to form a mushroom shape.

도 2e는 도 2d에 나타낸 공정 다음 단계의 단면도로서, 도면을 참조하면 금 도금층(110) 상부에 니켈 또는 구리(Ni/Cu) 도금을 수행하면 금 도금층(110) 상부 방향으로 콘택홀(174)이 니켈 또는 구리로 매립되어 버섯 모양의 상부 패드(130)가 형성된다. 이는 추후에 장착되는 반도체 칩의 본딩 와이어와 접속된다. FIG. 2E is a cross-sectional view of the process following step illustrated in FIG. 2D. Referring to the drawing, when nickel or copper (Ni / Cu) plating is performed on the gold plating layer 110, the contact hole 174 is upward in the gold plating layer 110. The nickel or copper is embedded to form a mushroom upper pad 130. It is connected with the bonding wire of the semiconductor chip which is mounted later.

여기에서, 상부 패드(130)가 버섯 모양으로 형성되는 원리를 설명하면 다음과 같다. 니켈 또는 구리(Ni/Cu) 도금이 콘택홀(174) 내부에서만 이루어질 경우에 는 동판(100)의 전면 상의 격벽 내로 제한되지만, 콘택홀(174) 깊이 이상으로 도금이 이루어질 경우에는 상부에 개방되어 있는 공간에서 도금이 이루어지기 때문에 점차적으로 양방향으로 퍼져나가면서 자연스럽게 버섯 모양이 형성된다.Here, the principle that the upper pad 130 is formed in a mushroom shape is as follows. When nickel or copper (Ni / Cu) plating is performed only inside the contact hole 174, it is limited to a partition on the front surface of the copper plate 100, but when plating is performed beyond the depth of the contact hole 174, the upper part is opened. As the plating takes place in the same space, it gradually spreads in both directions, naturally forming a mushroom shape.

이러한 버섯 모양의 상부 패드(130)의 평탄도나 외관을 일정하게 맞추는 데에는 소정의 도금 기술이 필요함은 당연하고, 상기 니켈 또는 구리 도금 공정을 실시한 후에는 동판(100) 전면에 형성되어 있던 포토 레지스트 패턴(172) 및 동판(100) 후면에 형성되어 있던 감광막(140)을 박리하는 공정을 수행하게 된다.It is natural that a predetermined plating technique is required to uniformly match the flatness or appearance of the mushroom-shaped upper pad 130. After the nickel or copper plating process is performed, the photoresist pattern formed on the entire surface of the copper plate 100 is formed. 172 and the photosensitive film 140 formed on the rear surface of the copper plate 100 are peeled off.

도 2f는 도 2e에 나타낸 공정 다음 단계의 단면도로서, 도면을 참조하면 포포토 레지스트 패턴(172) 및 감광막(140)을 박리액으로 제거하는데, 박리액으로는 보통 NaOH 또는 KOH를 사용한다.FIG. 2F is a cross-sectional view of the process following step shown in FIG. 2E. Referring to the drawings, the photoresist pattern 172 and the photosensitive layer 140 are removed with a stripping solution, and usually NaOH or KOH is used as the stripping solution.

동판(100) 전면에 형성되어 있던 포토 레지스트 패턴(172)을 박리함으로써 포토 레지스트 패턴(172)이 위치했던 영역의 동판(100) 일부가 노출되고 포토 레지스트 패턴(172)이 위치하지 않았던 영역의 동판(100) 상에는 금 도금층(110)과 니켈 또는 구리 도금층(130)이 적층되어 형성된다.By peeling off the photoresist pattern 172 formed on the entire surface of the copper plate 100, a portion of the copper plate 100 in the region where the photoresist pattern 172 is located is exposed and the copper plate in the region where the photoresist pattern 172 is not located. The gold plating layer 110 and the nickel or copper plating layer 130 are stacked on the 100.

도면에 도시하지는 않았으나, 장착되는 반도체 칩의 다이를 본딩하고 본딩 와이어를 버섯 모양의 상부 패드(130)에 본딩한다.Although not shown, the die of the semiconductor chip to be mounted is bonded and the bonding wire is bonded to the mushroom-shaped upper pad 130.

도 2g는 도 2f에 나타낸 공정 다음 단계의 단면도로서, 도면을 참조하면 그 후에 금 도금층(110)과 니켈 또는 구리 도금층이 적층되어 형성된 동판(100), 다이가 본딩된 반도체 칩 및 본딩 와이어를 몰딩 컴파운드(150)로 도포하여 피복한다.FIG. 2G is a cross-sectional view of the next step of the process shown in FIG. 2F. Referring to the drawings, a copper plate 100 formed by laminating a gold plating layer 110 and a nickel or copper plating layer, a semiconductor chip bonded with a die, and a bonding wire are molded. The compound 150 is coated and coated.

이와 같은 몰딩 컴파운드(150)는 상기 금 도금층(110)과 니켈 또는 구리 도 금층의 적층과 다이가 본딩된 반도체 칩 및 본딩 와이어를 산소, 수분 등의 외부의 오염 물질로부터 보호하는 기능도 한다.The molding compound 150 also functions to protect the semiconductor chip and the bonding wire to which the gold plated layer 110 and the nickel or copper plated layer are laminated and bonded to the die from external contaminants such as oxygen and moisture.

마지막 단계로 마스크를 사용하지 않는 플래시 에칭을 실시하여 몰딩 컴파운드(150)로 피복된 동판(100)을 2차 에칭하여 하부에 금 도금층(110)만 노출되도록 한다.As a final step, a flash etching without using a mask is performed to etch the copper plate 100 coated with the molding compound 150 so that only the gold plating layer 110 is exposed to the bottom.

도 2h는 도 2g에 나타낸 공정 다음 단계의 단면도로서, 도면을 참조하면 노출되는 금 도금층(110)은 추후에 외부의 인쇄회로기판 상의 회로 패턴과 전기적으로 연결되는 입출력 단자로서의 하부 패드로 사용된다.FIG. 2H is a cross-sectional view of the next step of the process shown in FIG. 2G. Referring to the drawings, the gold plating layer 110 exposed is used as a lower pad as an input / output terminal that is electrically connected to a circuit pattern on an external printed circuit board.

도 3은 본 발명에 따른 박막 반도체 패키지 제조 공정의 순서도를 나타낸다.3 shows a flowchart of a thin film semiconductor package manufacturing process according to the present invention.

도 2a 내지 도 2h 및 도 3을 참조하여 본 발명에 따른 박막 반도체 패키지 제조 공정을 설명하면 다음과 같다.Referring to Figures 2a to 2h and 3 will be described a thin film semiconductor package manufacturing process according to the present invention.

먼저, 동판(100)의 전후면에 포토 레지스트 패턴용 감광막(110)을 형성한다.(S100)First, the photoresist pattern photosensitive film 110 is formed on the front and rear surfaces of the copper plate 100. (S100)

동판(100) 전면의 감광막을 선택적으로 1차 에칭하여 복수개의 트렌치들(180) 및 격자 모양의 리드 프레임(160)을 형성한다.(S200)The photoresist of the entire surface of the copper plate 100 is selectively first etched to form a plurality of trenches 180 and a grid-shaped lead frame 160 (S200).

복수개의 트렌치들(180) 각각의 내부에 콘택홀(174)을 구비한 복수개의 셀들이 바둑판 모양으로 형성되는 포토 레지스트 패턴(172)을 형성한다.(S300) A photoresist pattern 172 in which a plurality of cells having a contact hole 174 is formed in a checkerboard shape is formed in each of the plurality of trenches 180 (S300).

즉, 핫 롤러를 사용하여 드라이 필름을 리드 프레임(160)이 형성된 동판(100)에 열 압착시켜 도포한 후에 도포된 동판(100)에 자외선을 조사하여 패턴이 상기 드라이 필름의 인쇄되지 않은 부분만 자외선을 투과시켜 하부의 드라이 필름을 경화시킨다. 또한, 노광된 동판(100)을 현상액에 담가 경화되지 않은 드라이 필름 부분을 제거하고, 경화된 드라이 필름은 잔존시켜 포토 레지스트 패턴(172)을 형성한다.That is, after applying the dry film to the copper plate 100 having the lead frame 160 by using a hot roller to apply a dry film and then irradiated with ultraviolet rays to the coated copper plate 100 only the unprinted portion of the pattern of the dry film Ultraviolet rays are transmitted to cure the lower dry film. In addition, the exposed copper plate 100 is immersed in a developer to remove the uncured dry film portion, and the cured dry film remains to form the photoresist pattern 172.

포토레지스트 스트립퍼를 사용하여 동판(100) 전면의 상하단에서 포토 레지스트 패턴(120, 140)을 제거하여 하부에 존재하는 동판(100)을 노출시켜 전기 도금 수행시 통전이 되게 한다.The photoresist stripper is removed from the upper and lower ends of the front surface of the copper plate 100 by using a photoresist stripper to expose the copper plate 100 existing in the lower portion so as to be energized when performing electroplating.

도금 두께의 편차를 최소화하기 위하여 동판(100) 전면의 상하단을 도전 막대(130)로 연결하여 양단에 동일한 전기가 흐르도록 만들어 준다.In order to minimize the variation in plating thickness, the upper and lower ends of the front surface of the copper plate 100 are connected to the conductive rods 130 to make the same electricity flow at both ends.

포토 레지스트 패턴(172)이 형성된 동판(100)에 금 도금 공정을 실시하여 콘택홀(174)을 통해 노출된 상기 동판(100) 영역의 콘택홀(174) 하부에 금 도금층(110)을 형성한다.(S400) A gold plating process is performed on the copper plate 100 having the photoresist pattern 172 to form a gold plating layer 110 under the contact hole 174 of the copper plate 100 region exposed through the contact hole 174. (S400)

금 도금층(110) 상부에 니켈 또는 구리(Ni/Cu) 도금을 수행하여 금 도금층(110) 상부 방향으로 콘택홀(174)을 니켈 또는 구리로 매립하여 상부 패드(130)를 형성한다.(S500)Nickel or copper (Ni / Cu) plating is performed on the gold plating layer 110 to fill the contact hole 174 with nickel or copper in the upper direction of the gold plating layer 110 to form the upper pad 130. )

동판(100) 전면에 형성되어 있던 포토 레지스트 패턴(172)을 박리액으로 제거하여 포토 레지스트 패턴(172)이 위치하지 않았던 영역의 동판(100) 상에 금 도금층(110)과 니켈 또는 구리 도금(130)의 적층을 형성한다.(S600)The photoresist pattern 172 formed on the entire surface of the copper plate 100 was removed by a stripping solution, and the gold plating layer 110 and nickel or copper plating were performed on the copper plate 100 in a region where the photoresist pattern 172 was not located. A stack of 130 is formed. (S600)

장착되는 반도체 칩의 다이를 본딩하고 본딩 와이어를 니켈 또는 구리가 매립되어 형성된 상부 패드(130)에 본딩한다.The die of the semiconductor chip to be mounted is bonded and the bonding wire is bonded to the upper pad 130 formed by embedding nickel or copper.

금 도금층(110)과 니켈 또는 구리 도금층(130)이 적층되어 형성된 동판(100), 다이가 본딩된 반도체 칩 및 본딩 와이어를 몰딩 컴파운드(150)로 도포하여 피복한다.(S700)The copper plate 100 formed by stacking the gold plating layer 110 and the nickel or copper plating layer 130, the semiconductor chip bonded with the die, and the bonding wire are coated and coated with the molding compound 150 (S700).

몰딩 컴파운드(150)로 피복된 동판(100)을 2차 에칭하여 하부에 금 도금층(110)만 노출되도록 한다.(S800)The copper plate 100 coated with the molding compound 150 is secondly etched to expose only the gold plating layer 110 at the bottom.

이와 같이 본 발명에 따른 박막 반도체 패키지 제조 방법은 순수한 금 도금으로 반도체 패키지를 제조하여 증착 챔버 내에 공급된 세정 가스를 여기시키기 위하여 RF 파워를 인가하거나 열에너지를 공급하여 세정 가스로부터 플라즈마 또는 이온을 발생시키는 플라즈마 세척공정이 필요 없다.As described above, the method for manufacturing a thin film semiconductor package according to the present invention generates a plasma or ions from the cleaning gas by applying RF power or supplying thermal energy to manufacture the semiconductor package by pure gold plating to excite the cleaning gas supplied into the deposition chamber. No plasma cleaning process is required.

즉, 일반적으로 은(Ag)도금의 경우, 금속 특성 상 도금 표면에 산화 피막이 존재하게 되어 와이어 본딩이나 다이 본딩시 불량 발생 소지가 있어 플라즈마 세척공정을 거치게 되는데, 금 도금의 경우, 산화 피막이 형성되지 않기 때문에 별도의 플라즈마 세척공정이 필요하지 않게 된다.That is, in general, in the case of silver (Ag) plating, an oxide film is present on the surface of the metal due to the metal property, which may cause defects during wire bonding or die bonding, and thus undergoes a plasma cleaning process. In the case of gold plating, an oxide film is not formed. There is no need for a separate plasma cleaning process.

또한, 금 도금은 몰딩 컴파운드 재료와의 점착성이 우수하여 층간 분리 현상인 디라미네이션(Delamination)이 감소하고, 금 도금 상부에 상부 패드로서 구리 도금을 하여 반도체 칩의 동작 중에 발생하는 열을 효과적으로 냉각시키는 우수한 히트 씽크 기능을 가질 수 있다.In addition, gold plating is excellent in adhesion with molding compound material to reduce delamination, which is an interlayer separation phenomenon, and copper plating as an upper pad on top of gold plating to effectively cool heat generated during operation of a semiconductor chip. It can have excellent heatsink capabilities.

또한, 별도의 패키지용 기판이 필요 없어 패키지 내의 배선 길이가 단축되어 반도체 칩의 고속 동작시 또는 대용량 신호 처리시 신호의 지연이나 왜곡을 방지할 수 있고, 반도체 패키지가 경박 단소하게 됨에 따라 단위면적당 장착할 수 있는 반도체 칩의 갯수가 증가하므로 종래의 반도체 패키지에 비해 고용량의 데이터를 저장할 수 있고, 이를 장착한 각종 전자기기의 소형화 및 슬림화가 가능하게 되며, 별도의 솔더볼이 필요 없어 인쇄 회로 기판에의 실장 작업이 효율화되며, 실장 후 반도체 패키지의 기계적, 전기적 신뢰도가 향상되어 제품의 경쟁력 제고에 기여할 수 있다.In addition, since a separate board for packaging is not required, the wiring length in the package can be shortened to prevent delay or distortion of the signal during high-speed operation of a semiconductor chip or processing a large signal. As the number of semiconductor chips can be increased, it is possible to store high-capacity data compared to the conventional semiconductor package, and it is possible to miniaturize and slim down various electronic devices equipped with the same, and to eliminate the need for a separate solder ball. Since the mounting work is efficient and the mechanical and electrical reliability of the semiconductor package is improved after mounting, it can contribute to enhancing the competitiveness of the product.

상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 당업계에서 통상의 지식을 가진 자라면 이하의 특허 청구범위에 기재된 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the present invention can be changed.

도 1은 종래 기술에 따른 박막 반도체 패키지 제조 방법의 개략적인 단면도이다.1 is a schematic cross-sectional view of a method of manufacturing a thin film semiconductor package according to the prior art.

도 2a 내지 도 2h는 본 발명에 따른 박막 반도체 패키지를 제조하는 방법을 도시한 공정도이다.2A to 2H are flowcharts illustrating a method of manufacturing a thin film semiconductor package according to the present invention.

도 3은 본 발명에 따른 박막 반도체 패키지 제조 공정의 순서도이다.3 is a flow chart of a thin film semiconductor package manufacturing process according to the present invention.

Claims (16)

동판의 전후면에 감광막을 형성하는 단계; Forming photosensitive films on the front and rear surfaces of the copper plate; 상기 동판 전면의 감광막을 선택적으로 에칭하여 복수개의 트렌치들 및 리드 프레임을 형성하는 제1 에칭 단계; A first etching step of selectively etching the photosensitive film on the entire surface of the copper plate to form a plurality of trenches and a lead frame; 상기 복수개의 트렌치들 각각의 내부에 콘택홀을 구비한 복수개의 셀들이 형성되는 포토 레지스트 패턴을 형성하는 단계; Forming a photoresist pattern in which a plurality of cells having contact holes are formed in each of the plurality of trenches; 상기 포토 레지스트 패턴이 형성된 동판에 금 도금을 실시하여 상기 포토 레지스트 패턴의 일부가 제거된 상기 콘택홀 하부에 금 도금층을 형성하는 단계;Performing gold plating on the copper plate on which the photoresist pattern is formed to form a gold plating layer under the contact hole from which a part of the photoresist pattern is removed; 상기 금 도금층 상부에 버퍼 금속 도금을 수행하여 상기 콘택홀을 버퍼 금속층으로 매립하는 단계;Filling the contact hole with a buffer metal layer by performing buffer metal plating on the gold plating layer; 박리액을 사용하여 상기 동판 전면에 형성되어 있던 상기 포토 레지스트 패턴의 나머지 일부를 제거하는 단계;Removing the remaining part of the photoresist pattern formed on the entire surface of the copper plate using a stripping solution; 상기 금 도금층과 상기 버퍼 금속층이 적층되어 형성된 동판을 피복하는 단계; 및Coating a copper plate formed by stacking the gold plating layer and the buffer metal layer; And 상기 동판을 에칭하여 하부에 상기 금 도금층만 노출되도록 하는 제2 에칭 단계를 포함하는 것을 특징으로 하는 박막 반도체 패키지 제조 방법.And etching the copper plate to expose only the gold plating layer under the copper plate. 제 1 항에 있어서,The method of claim 1, 상기 포토 레지스트 패턴을 형성하는 단계 이후 상기 금 도금층을 형성하는 단계 이전에After forming the photoresist pattern and before forming the gold plating layer 포토레지스트 스트립퍼를 사용하여 상기 동판 전면의 상하단에서 상기 포토 레지스트 패턴의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 박막 반도체 패키지 제조 방법.And removing a portion of the photoresist pattern at upper and lower ends of the front surface of the copper plate using a photoresist stripper. 제 1 항에 있어서,The method of claim 1, 상기 포토 레지스트 패턴의 나머지 일부를 제거하는 단계 이후 After removing the remaining part of the photoresist pattern 장착되는 반도체 칩의 다이를 본딩하고 본딩 와이어를 상기 버퍼 금속층 상부에 본딩하는 단계;Bonding a die of a mounted semiconductor chip and bonding a bonding wire over the buffer metal layer; 상기 다이가 본딩된 반도체 칩 및 상기 본딩 와이어를 몰딩 컴파운드로 도포하여 피복하는 단계를 더 포함하는 것을 특징으로 하는 박막 반도체 패키지 제조 방법.And coating and coating the semiconductor chip to which the die is bonded and the bonding wire with a molding compound. 제 1 항에 있어서,The method of claim 1, 상기 포토 레지스트 패턴을 생성하는 단계는Generating the photoresist pattern is 핫 롤러를 사용하여 드라이 필름을 상기 리드 프레임이 형성된 동판에 열 압착시키는 도포 단계;An application step of thermally compressing the dry film to the copper plate on which the lead frame is formed by using a hot roller; 상기 도포된 동판에 자외선을 조사하여 상기 드라이 필름 중 패턴이 인쇄되지 않은 부분에 상기 자외선을 투과시켜 하부의 드라이 필름을 경화시키는 노광 단계;An exposure step of irradiating the coated copper plate with ultraviolet rays to transmit the ultraviolet rays to a portion of the dry film where the pattern is not printed to cure a lower dry film; 상기 노광된 동판을 현상액에 담가 상기 경화되지 않은 드라이 필름 부분을 제거하고, 상기 경화된 드라이 필름은 잔존하여 상기 포토 레지스트 패턴을 형성하는 현상 단계를 포함하는 것을 특징으로 하는 박막 반도체 패키지 제조 방법.Immersing the exposed copper plate in a developer to remove the uncured dry film portion, wherein the cured dry film remains to form the photoresist pattern. 제 4 항에 있어서,The method of claim 4, wherein 상기 현상액은 The developer is 탄산나트륨 또는 탄산칼륨을 포함하는 것을 특징으로 하는 박막 반도체 패키지 제조 방법.A thin film semiconductor package manufacturing method comprising sodium carbonate or potassium carbonate. 제 1 항에 있어서,The method of claim 1, 상기 동판 전면의 포토 레지스트 패턴은 The photoresist pattern on the front of the copper plate 상기 복수개의 셀들 각각이 박막 형성을 위한 격벽으로 사방이 둘러 싸여 상기 콘택홀을 형성하여 바둑판 모양인 것을 특징으로 하는 박막 반도체 패키지 제조 방법.And each of the plurality of cells is surrounded by a partition wall for forming a thin film in all directions to form the contact hole to form a checkerboard shape. 제 6 항에 있어서,The method of claim 6, 상기 격벽은 The partition wall 두께가 30 내지 50 ㎛인 것을 특징으로 하는 박막 반도체 패키지 제조 방법.A thin film semiconductor package manufacturing method, characterized in that the thickness is 30 to 50 ㎛. 제 1 항에 있어서,The method of claim 1, 상기 동판 후면의 감광막은 The photosensitive film on the back of the copper plate 도금 방지용 격막으로 평면 형상인 것을 특징으로 하는 박막 반도체 패키지 제조 방법.A thin film semiconductor package manufacturing method, characterized in that it is planar with a plating preventing diaphragm. 제 2 항에 있어서,The method of claim 2, 상기 포토 레지스트 패턴의 일부를 제거하는 단계는Removing a portion of the photoresist pattern is 상기 동판 전면의 상하단 영역 상의 상기 포토 레지스트 패턴의 일부를 제거하여 상기 포토 레지스트 패턴 하층에 존재하는 상기 동판을 노출시켜 상기 금 도금 및 상기 버퍼 금속 도금 수행시 통전이 되도록 하는 것을 특징으로 하는 박막 반도체 패키지 제조 방법.And removing a portion of the photoresist pattern on the upper and lower regions of the front surface of the copper plate to expose the copper plate under the photoresist pattern layer so as to conduct electricity during the gold plating and the buffer metal plating. Manufacturing method. 제 2 항에 있어서,The method of claim 2, 상기 포토레지스트 스트립퍼는The photoresist stripper 수산화 나트륨과 계면활성제로 구성되는 것을 특징으로 하는 박막 반도체 패키지 제조 방법.A thin film semiconductor package manufacturing method comprising sodium hydroxide and a surfactant. 제 1 항에 있어서,The method of claim 1, 상기 금 도금층은 The gold plating layer 상기 복수개의 셀들 각각의 하부에 형성되어 외부의 인쇄회로기판 상의 회로 패턴과 전기적으로 연결되는 입출력 단자로서의 하부 패드인 것을 특징으로 하는 박막 반도체 패키지 제조 방법.And a lower pad formed under each of the plurality of cells and serving as an input / output terminal electrically connected to a circuit pattern on an external printed circuit board. 제 1 항에 있어서,The method of claim 1, 상기 버퍼 금속층은 The buffer metal layer is 본딩 와이어를 통해 반도체 칩과 접속되는 상부 패드인 것을 특징으로 하는 박막 반도체 패키지 제조 방법.The upper pad is connected to the semiconductor chip through the bonding wire, characterized in that the thin film semiconductor package manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 버퍼 금속층은 The buffer metal layer is 상기 금 도금층 상부에 버섯 모양으로 적층되는 것을 특징으로 하는 박막 반도체 패키지 제조 방법.The thin film semiconductor package manufacturing method, characterized in that the stacked on the gold plating layer in a mushroom shape. 제 1 항에 있어서,The method of claim 1, 상기 버퍼 금속층은 The buffer metal layer is 니켈 또는 구리인 것을 특징으로 하는 박막 반도체 패키지 제조 방법.Method for producing a thin film semiconductor package, characterized in that the nickel or copper. 제 1 항에 있어서,The method of claim 1, 상기 박리액은The stripping liquid 수산화 나트륨 또는 수산화 칼륨을 포함하는 것을 특징으로 하는 박막 반도체 패키지 제조 방법.A thin film semiconductor package manufacturing method comprising sodium hydroxide or potassium hydroxide. 제 1 항에 있어서,The method of claim 1, 상기 제2 에칭 단계는 The second etching step 플래시 에칭 기법을 사용하는 것을 특징으로 하는 박막 반도체 패키지 제조 방법.A thin film semiconductor package manufacturing method using a flash etching technique.
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