KR101099141B1 - Three dimensional package of ultra-thin mems chip and ic chip - Google Patents

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Abstract

본 발명은 박막 MEMS 칩 및 IC 칩의 3D 패키지에 관한 것으로, 더욱 상세하게는 2개 이상의 박막 IC 칩 및 MEMS 칩을 통합하고, 각 칩 간 신호 및 전력 교환을 위해 전도성 비아(via) 및 상기 전도성 비아 위에 형성된 전도성 물질로 구성되는 박막 MEMS 칩 및 IC 칩의 3D 패키지에 관한 것이다. 이를 위해 본 발명은 수직으로 적층된 적어도 2개의 박막 IC 칩들; 및 상기 박막 IC 칩들 중 적어도 하나의 상면에 적층된 박막 MEMS 칩을 포함하되, 상기 박막 IC 칩들의 상면에는 회로가 형성되고, 상기 박막 IC 칩 또는 상기 박막 MEMS 칩의 신호 및 전력 소통을 위해 상기 박막을 관통하는 전도성 비아(Via)가 형성되고, 상기 전도성 비아와 상기 회로 또는 상기 MEMS 칩을 연결하기 위해 전도성 물질이 이용되는 것을 특징으로 하는 박막 IC 칩 및 박막 MEMS 칩의 3D 패키지를 제공한다.The present invention relates to a 3D package of a thin film MEMS chip and an IC chip, and more particularly, to integrate two or more thin film IC chips and a MEMS chip, and to provide a conductive via and the conductive for signal and power exchange between each chip. A 3D package of a thin film MEMS chip and an IC chip composed of a conductive material formed on a via. To this end, the present invention includes at least two thin film IC chips stacked vertically; And a thin film MEMS chip stacked on at least one of the thin film IC chips, wherein a circuit is formed on the top surface of the thin film IC chips, and the thin film IC chip or the thin film MEMS chip is configured to communicate with the thin film IC chip. A conductive via penetrating the via is formed, and a conductive material is used to connect the conductive via and the circuit or the MEMS chip, thereby providing a 3D package of the thin film IC chip and the thin film MEMS chip.

박막, IC 칩, MEMS 칩, 전도성 비아, 3D 패키지 Thin Film, IC Chip, MEMS Chip, Conductive Via, 3D Package

Description

박막 ＭＥＭＳ 칩 및 ＩＣ 칩의 3Ｄ 패키지{THREE DIMENSIONAL PACKAGE OF ULTRA-THIN MEMS CHIP AND IC CHIP}3D package of thin-film MESS chip and IC chip {THREE DIMENSIONAL PACKAGE OF ULTRA-THIN MEMS CHIP AND IC CHIP}

본 발명은 박막 MEMS 칩 및 IC 칩의 3D 패키지에 관한 것으로, 더욱 상세하게는 2개 이상의 박막 IC 칩 및 MEMS 칩을 통합하고, 각 칩 간 신호 및 전력 교환을 위해 전도성 비아(via) 및 상기 전도성 비아 위에 형성된 전도성 물질로 구성되는 박막 MEMS 칩 및 IC 칩의 3D 패키지에 관한 것이다.The present invention relates to a 3D package of a thin film MEMS chip and an IC chip, and more particularly, to integrate two or more thin film IC chips and a MEMS chip, and to provide a conductive via and the conductive for signal and power exchange between each chip. A 3D package of a thin film MEMS chip and an IC chip composed of a conductive material formed on a via.

IC(Integrate Circuit) 칩이라 함은 기존 메모리(memory), CPU 등의 마이크로 전자회로가 집적된 마이크로 장치를 말한다. MEMS 칩이라 함은 MEMS(Micro Electro Mechanical Systems) 기술로 만들어진 모든 디바이스 가령 센서, 마이크로 옵틱 디바이스, RF/Wireless 디바이스 등이 통합된 마이크로 장치를 말한다.An IC (Integrate Circuit) chip refers to a micro device in which micro electronic circuits such as a memory and a CPU are integrated. A MEMS chip is a micro device that integrates all devices made with MEMS (Micro Electro Mechanical Systems) technology, such as sensors, micro optical devices, and RF / Wireless devices.

단일 IC 칩의 집적도를 높이는 것은 많은 시간과 비용이 들어가며 기술적 어려움 때문에 한계가 있다. 또한 마이크로 시스템을 구성하기 위해서는 IC 칩과 MEMS 칩 간의 패키징이 중요하다.Increasing the integration of a single IC chip is time-consuming and expensive, and limited by technical difficulties. In addition, packaging between the IC chip and the MEMS chip is important to construct a micro system.

도1 및 도2는 각각 종래의 IC 칩 및 종래의 MEMS 칩을 도시한다. 종래의 IC 칩은 칩 내부 회로의 집적도를 높여 처리속도 등의 성능을 향상 시켜왔다. 하지만 IC 칩의 집적도를 높이는 방법은 제작이 어려워지고 비용과 시간이 많이 들어가며, 선폭이 작아져 저항이 커지고 발열량이 많아지는 문제점이 있었다. 결정적으로 원자의 크기가 nm 수준이기 때문에 집적도가 그 이하로 내려가지 못해 언젠가는 집적도를 높이는데 한계가 발생할 수밖에 없다.1 and 2 show a conventional IC chip and a conventional MEMS chip, respectively. Conventional IC chips have increased the integration of the chip internal circuitry to improve performance such as processing speed. However, the method of increasing the IC chip density is difficult to manufacture, costly and time-consuming, and the line width is reduced, resulting in large resistance and high heat generation. As the size of the atoms is crucial, the density cannot be lowered below that, and there will be a limit in raising the density one day.

이와 더불어 마이크로 시스템을 구성하기 위해서는 CPU, 메모리 등의 IC 칩과 MEMS 센서, 옵틱 디바이스, RF/Wireless 디바이스 등의 MEMS 칩이 통합되어야 한다. 종래의 기술은 이들 칩이 따로 보드(board)에 통합되는 경우가 대부분이었으며, 칩 끼리 통합을 하더라도 단일 칩의 두께가 두꺼워 통합할 수 있는 개수가 한정되는 문제점이 있다. 그리고 각 칩을 와이어 본딩(wire bonding)으로 연결하여 그 구조가 복잡한 문제점이 있다.In addition, IC chips, such as CPUs and memories, and MEMS chips, such as MEMS sensors, optical devices, and RF / Wireless devices, must be integrated to form a micro system. In the prior art, these chips were mostly integrated separately on a board, and there is a problem in that the number of chips that can be integrated is limited because the thickness of a single chip is thick even when the chips are integrated. In addition, each chip is connected by wire bonding, which has a complicated structure.

상기와 같은 문제점을 해결하기 위해, 본 발명은 단일 칩의 두께를 박막 수준으로 가공을 하고, 각 칩 간의 연결은 칩을 관통하는 전도성 비아와 각 비아 위에 형성된 전도성 물질(Al, Cu, Au, Solder ball 등)을 이용하는 박막 IC 칩 MEMS 칩의 3D 패키지를 제공하는 것을 목적으로 한다.In order to solve the above problems, the present invention is to process the thickness of a single chip to a thin film level, the connection between each chip is a conductive via and a conductive material formed on each via (Al, Cu, Au, Solder) It is an object to provide a 3D package of a thin film IC chip MEMS chip using a ball (etc.).

또한 상기와 같은 문제점을 해결하기 위해, 본 발명은 박막 IC 칩들의 상면 및 하면에 동시에 회로가 형성되거나, 박막 IC 칩들 하면에는 절연층이 형성되거나, 또는 박막 IC 칩들 사이를 비전도성 물질로 언더필(underfill)하는 박막 IC 칩 MEMS 칩의 3D 패키지를 제공하는 것을 목적으로 한다.In addition, in order to solve the above problems, the present invention is a circuit formed on the upper and lower surfaces of the thin film IC chips, an insulating layer is formed on the lower surface of the thin film IC chips, or between the thin film IC chips underfill (non-conductive material) An object of the present invention is to provide a 3D package of a thin film IC chip MEMS chip.

상기 목적을 달성하기 위해, 본 발명은 수직으로 적층된 적어도 2개의 박막 IC 칩들; 및 상기 박막 IC 칩들 중 적어도 하나의 상면에 적층된 박막 MEMS 칩을 포함하되, 상기 박막 IC 칩들의 상면에는 회로가 형성되고, 상기 박막 IC 칩 또는 상기 박막 MEMS 칩의 신호 및 전력 소통을 위해 상기 박막을 관통하는 전도성 비아(Via)가 형성되고, 상기 전도성 비아와 상기 회로 또는 상기 MEMS 칩을 연결하기 위해 전도성 물질이 이용되는 것을 특징으로 하는 박막 IC 칩 및 박막 MEMS 칩의 3D 패키지를 제공한다. In order to achieve the above object, the present invention provides at least two thin film IC chips stacked vertically; And a thin film MEMS chip stacked on at least one of the thin film IC chips, wherein a circuit is formed on the top surface of the thin film IC chips, and the thin film IC chip or the thin film MEMS chip is configured to communicate with the thin film IC chip. A conductive via penetrating the via is formed, and a conductive material is used to connect the conductive via and the circuit or the MEMS chip, thereby providing a 3D package of the thin film IC chip and the thin film MEMS chip.

상기 회로 또는 상기 MEMS 칩은 상기 박막 IC 칩들의 상면 및 하면에 동시에 형성되거나, 상기 박막 IC 칩들에 형성된 회로간의 간섭을 줄이기 위해 상기 박막 IC 칩들 하면에는 절연층이 형성되는 것을 특징으로 한다. The circuit or the MEMS chip may be simultaneously formed on the top and bottom surfaces of the thin film IC chips, or an insulating layer may be formed on the bottom surface of the thin film IC chips to reduce interference between circuits formed on the thin film IC chips.

상기 박막 IC 칩의 두께는 5 내지 20㎛이고, 상기 전도성 물질은 상기 박막 IC 칩들 또는 상기 박막 MEMS 칩의 접착제로 이용되는 것을 특징으로 한다. 여기서 상기 전도성 물질은 알루미늄(Al), 구리(Cu), 금(Au), 솔더볼(solder ball)을 포함한다.The thin film IC chip has a thickness of 5 to 20 μm, and the conductive material is used as an adhesive for the thin film IC chips or the thin film MEMS chip. The conductive material may include aluminum (Al), copper (Cu), gold (Au), and solder balls.

상기 박막 IC 칩들의 접착도를 증가시키기 위해 상기 박막 IC 칩들 사이를 비전도성 물질로 언더필(underfill)하는 것을 특징으로 한다. 여기서 상기 비전도성 물질은 글래스 프릿(glass frit), 에폭시(epoxy) 등의 레진(resin)을 포함한다.In order to increase the adhesion of the thin film IC chips, the thin film IC chips are underfilled with a non-conductive material. Herein, the non-conductive material includes resin such as glass frit, epoxy, or the like.

상기 MEMS 칩은 상기 박막 IC 칩들 중 최상부 박막 IC 칩의 상면에 적층되는 것을 특징으로 한다.The MEMS chip is stacked on an upper surface of an uppermost thin film IC chip among the thin film IC chips.

본 발명을 이용할 경우 제품의 양산 단가 절감은 물론 제작 시간도 절감되는 효과가 있으며, 본 발명이 실용화될 경우 막대한 파급효과 및 경제효과가 발생될 수 있다.In the case of using the present invention, the mass production cost of the product is reduced, as well as the production time, and when the present invention is put to practical use, a huge ripple effect and economic effect may occur.

또한 박막 IC 칩 및 MEMS 칩을 적층함으로써 기존 마이크로시스템과 동일한 크기의 시스템에서 더 높은 성능 및 다양한 기능을 구현할 수 있으며, 기존 IC 칩은 집적도를 높이기 위해 회로의 선폭 등을 줄였지만 이 방법은 제작이 어렵고, 비용 및 시간이 많이 들어가는 단점이 있으나, 본 발명은 IC 칩의 집적도를 높이지 않고 단지 기존 IC 칩을 적층함으로써 CPU, 메모리 등 전자회로의 성능을 높일 수 있는 효과가 있다.In addition, by stacking thin-film IC chips and MEMS chips, higher performance and various functions can be realized in a system of the same size as a conventional microsystem. The conventional IC chip has reduced the line width of the circuit to increase the density. Although it is difficult and costs a lot of time and costs, the present invention has the effect of increasing the performance of the electronic circuit, such as CPU, memory, by stacking the existing IC chip without increasing the integration degree of the IC chip.

또한 각 박막 칩들 간의 신호 및 전력 교환은 박막 칩을 관통하는 전도성 물질에 이루어지므로 구조가 간단하며, 박막 칩의 상면 및 하면에 형성된 금속(Al, Cu, Au), solder ball 및 기타 전도성 물질 자체가 접착제 역할을 하므로 구조가 간단하다.In addition, the signal and power exchange between each thin film chip is made of a conductive material that penetrates the thin film chip, and thus the structure is simple. The structure is simple because it acts as an adhesive.

본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우는 해당되는 발명의 상세한 설명 부분에서 그 의미를 기재하였으므로 단순한 용어의 명칭이 아닌 용어가 가지는 의미로 본 발명을 파악하여야 한다.The terminology used in the present invention is a general term that is currently widely used as possible, but in certain cases, the term is arbitrarily selected by the applicant, in which case the meaning of the term is described in the detailed description of the invention. It should be understood that the present invention in terms of terms other than these terms.

이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명하지만, 본 발명이 상기 실시 예들에 의해 제한되거나 한정되는 것은 아니다.Hereinafter, with reference to the accompanying drawings a preferred embodiment of the present invention that can specifically realize the above object, the present invention is not limited or limited by the above embodiments.

도3 및 도4는 각각 본 발명의 일실시예에 따른 박막 형태로 가공된 후 통합된 IC 칩 및 상기 IC 칩에 통합된 MEMS 칩을 도시하는 도면이다. 도3 및 도4를 참조하면, 본 발명은 2개 이상의 박막 IC 칩을 적층하고, 상기 박막 IC 칩에 통합된 박막 MEMS 칩으로 구성된다. 도3에 도시된 것처럼 박막의 두께는 5 내지 20 ㎛가 될 수 있다.3 and 4 illustrate an IC chip integrated after being processed into a thin film form and a MEMS chip integrated into the IC chip, respectively, according to an embodiment of the present invention. 3 and 4, the present invention is composed of a thin film MEMS chip in which two or more thin film IC chips are stacked and integrated in the thin film IC chip. As shown in FIG. 3, the thickness of the thin film may be 5 to 20 μm.

도4에서 하나의 박막 MEMS 칩이 적층된 박막 IC 칩들의 최상층 IC 칩의 상면에 통합되는 것으로 도시하고 있으나, 본 발명은 박막 MEMS 칩의 개수와 상기 박막 MEMS 칩이 통합되는 위치에 제한되지 않는다. 예를 들면, 상기 박막 MEMS 칩은 적층된 박막 IC 칩들의 중간층 IC 칩에 통합될 수 있으며, 복수의 박막 MEMS 칩들이 상기 박막 IC 칩들과 통합될 수 있다.In FIG. 4, one thin film MEMS chip is illustrated as being integrated on the top surface of the uppermost IC chips of stacked thin film IC chips. However, the present invention is not limited to the number of thin film MEMS chips and the location at which the thin film MEMS chips are integrated. For example, the thin film MEMS chip may be integrated into an interlayer IC chip of stacked thin film IC chips, and a plurality of thin film MEMS chips may be integrated with the thin film IC chips.

도5는 본 발명의 일실시예에 따른 박막 IC 칩들 또는 MEMS 칩 간의 신호 및 전력 교환을 위한 구조를 도시한다. 도5를 참조하면, 본 발명에 따른 패키지에서는 5~20μm의 두께를 가지는 2개 이상의 IC 칩 및 MEMS 칩을 통합하고, 각 칩들 간 신호 및 전력 교환은 칩을 관통하는 전도성 비아 및 상기 비아 위에 형성된 전도성 물질에 의해 이루어진다. 두께가 얇기 때문에 복수의 칩들을 수직으로 쌓아도 최종 두께는 기존 칩과 비슷하거나 더 얇으며, 칩들 간 연결도 전도성 비아가 칩을 관통하는 구조이기 때문에 구조가 간단하다.5 illustrates a structure for signal and power exchange between thin film IC chips or MEMS chips according to an embodiment of the present invention. Referring to FIG. 5, in a package according to the present invention, two or more IC chips and MEMS chips having a thickness of 5 to 20 μm are integrated, and signal and power exchange between the chips is formed on the vias and the conductive vias passing through the chips. Made by a conductive material. Because of the thin thickness, even if a plurality of chips are stacked vertically, the final thickness is similar to or thinner than that of a conventional chip, and the connection between the chips is simple because the conductive via penetrates the chip.

기존 칩은 기술적 한계 때문에 두께가 100~200μm로 매우 두꺼우나, 본 발명에서는 일반적인 습식식각 기술 또는 건식식각 기술을 이용해 기판의 뒷면을 식각하여 5~20μm 두께를 갖는 박막 IC 칩 또는 박막 MEMS 칩을 제작한 후, 각 층을 적층하여 3D 마이크로 시스템을 구성할 수 있다. 두께가 5~20μm 이기 때문에 최소 5개 층 최대 40개 층까지 쌓아도 기존 칩과 두께가 동일해진다.Existing chips have a very thick thickness of 100-200 μm due to technical limitations, but in the present invention, a thin film IC chip or a thin film MEMS chip having a thickness of 5-20 μm is etched by etching the back side of the substrate using a general wet etching technique or a dry etching technique. Each layer can then be stacked to form a 3D micro system. Because the thickness is 5 to 20μm, stacking at least 5 layers and up to 40 layers will be the same thickness as existing chips.

한편, 신호 및 전력 교환을 위해 비아 위에 형성된 전도성 물질 가령 Al, Cu, Au, solder ball은 어닐링(anealing) 온도 근처에서 녹기 시작하며, 이때 이들 물질을 접착할 수 있다. 이러한 원리를 이용하면 다른 접착제를 쓰지 않고 박막 칩 의 상면 및/또는 하면에 형성된 전도성 물질을 이용해 각 칩을 접착할 수 있다.On the other hand, conductive materials, such as Al, Cu, Au, and solder balls, formed on the vias for signal and power exchange, begin to melt near the annealing temperature, where they can adhere. Using this principle, each chip can be bonded using a conductive material formed on the upper and / or lower surface of the thin film chip without using another adhesive.

각 층은 기존의 유텍틱(eutectic) 본딩, BGA(Ball Grid Array)를 이용한 본딩법, 금속 대 금속 접착법을 이용하여 접착한다. 따라서 각 층의 신호 교환을 위한 전도성 물질 자체가 접착제 역할을 하기 때문에 구조가 간단하다.Each layer is bonded using conventional eutectic bonding, bonding using BGA (Ball Grid Array), and metal-to-metal bonding. Therefore, the structure is simple because the conductive material itself for the signal exchange of each layer serves as an adhesive.

도6 및 도7은 각각 본 발명의 일실시예에 따른 박막 IC 칩 상면 및 하면에 동시에 회로가 구성된 패키지 및 박막 IC 칩의 하면에 절연층이 형성된 패키지를 도시한다. 본 발명은 도5에 도시되는 것처럼 적층된 박막 IC 칩의 상면에 회로가 구성되거나, 또는 도6에 도시되는 것처럼 적층된 박막 IC 칩의 상면 및 하면에 회로가 구성될 수 있다. 이와 같이 박막 IC 칩의 상면 및 하면에 회로를 구성함으로써 집적도를 더욱 향상시킬 수 있다. 또한, 도7에 도시되는 것처럼 적층된 박막 IC 칩들에 형성된 회로들 간의 간섭을 방지하기 위해, 적층된 각 박막 IC 칩들의 하면에 절연층을 형성할 수 있다.6 and 7 illustrate a package in which a circuit is simultaneously formed on an upper surface and a lower surface of a thin film IC chip according to an embodiment of the present invention, and a package in which an insulating layer is formed on a lower surface of the thin film IC chip. In the present invention, a circuit may be configured on the top surface of the stacked thin film IC chip as shown in FIG. 5, or a circuit may be configured on the top and bottom surfaces of the stacked thin film IC chip as shown in FIG. Thus, by forming circuits on the upper and lower surfaces of the thin film IC chip, the degree of integration can be further improved. In addition, in order to prevent interference between circuits formed on the stacked thin film IC chips, an insulating layer may be formed on the bottom surfaces of the stacked thin film IC chips.

도8은 본 발명의 일실시예에 따른 박막 IC 칩들 사이를 비전도성 물질로 언더필한 패키지를 도시한다. 도8을 참조하면, 각 박막 IC 층들 또는 박막 MEMS 칩의 접착도를 증가시키기 위해 전도성 접착 물질 외에 비전도성 물질 가령 글래스 프릿, 에폭시 등의 언더필(underfill)을 이용할 수 있다. 언더필을 사용할 경우 접착 강도는 물론 외력에 대한 저항력도 증가시킬 수 있으며, 급격한 온도 변화에 따른 스트레스(stress)를 줄일 수 있다. 본 발명은 상술한 여러 가지 특징들을 조합한 패키지 구조를 포함한다. 8 illustrates a package underfilled with a non-conductive material between thin film IC chips according to an embodiment of the present invention. Referring to FIG. 8, an underfill of a nonconductive material such as glass frit, epoxy, etc. may be used in addition to the conductive adhesive material to increase the adhesion of each thin film IC layer or the thin film MEMS chip. When the underfill is used, the adhesive strength as well as the resistance to external force can be increased, and stress caused by rapid temperature change can be reduced. The present invention includes a package structure that combines the various features described above.

이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. In the present invention as described above has been described by the specific embodiments, such as specific components and limited embodiments and drawings, but this is only provided to help a more general understanding of the present invention, the present invention is not limited to the above embodiments. For those skilled in the art, various modifications and variations are possible from such description.

따라서 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.Therefore, the spirit of the present invention should not be limited to the described embodiments, and all the things that are equivalent to or equivalent to the scope of the claims as well as the claims to be described later belong to the scope of the present invention.

도1은 종래의 IC칩을 도시하는 도면1 shows a conventional IC chip.

도2는 종래의 MEMS 칩을 도시하는 도면2 shows a conventional MEMS chip.

도3은 본 발명의 일실시예에 따른 박막 형태로 가공된 후 통합된 IC 칩을 도시하는 도면3 illustrates an integrated IC chip after being processed into a thin film form according to an embodiment of the present invention.

도4는 본 발명의 일실시예에 따른 박막 IC 칩에 통합된 MEMS 칩을 도시하는 도면4 illustrates a MEMS chip integrated into a thin film IC chip according to an embodiment of the present invention.

도5는 본 발명의 일실시예에 따른 박막 IC 칩들 또는 MEMS 칩 간의 신호 및 전력 교환을 위한 구조를 도시하는 도면5 is a diagram illustrating a structure for signal and power exchange between thin film IC chips or MEMS chips according to an embodiment of the present invention;

도6은 본 발명의 일실시예에 따른 박막 IC 칩 상면 및 하면에 동시에 회로가 구성된 패키지를 도시하는 도면FIG. 6 illustrates a package in which circuits are simultaneously configured on the top and bottom surfaces of a thin film IC chip according to an embodiment of the present invention.

도7은 본 발명의 일실시예에 따른 박막 IC 칩의 하면에 절연층이 형성된 패키지를 도시하는 도면FIG. 7 illustrates a package in which an insulating layer is formed on a bottom surface of a thin film IC chip according to an exemplary embodiment of the present invention.

도8은 본 발명의 일실시예에 따른 박막 IC 칩들 사이를 비전도성 물질로 언더필한 패키지를 도시하는 도면8 illustrates a package underfilled with a non-conductive material between thin film IC chips according to an embodiment of the present invention.

Claims (9)

수직으로 적층된 적어도 2개의 박막 IC 칩들; 및At least two thin film IC chips stacked vertically; And 상기 박막 IC 칩들 중 적어도 하나의 상면에 적층된 박막 MEMS 칩을 포함하되,Including a thin film MEMS chip stacked on the upper surface of at least one of the thin film IC chips, 상기 박막 IC 칩들의 상면에는 회로가 형성되며, 상기 박막 IC 칩 또는 상기 박막 MEMS 칩의 신호 및 전력 소통을 위해 상기 박막을 관통하는 전도성 비아(Via)가 형성되고, 상기 전도성 비아와 상기 회로 또는 상기 MEMS 칩을 연결하기 위해 전도성 물질이 이용되며, 상기 박막 IC 칩의 두께는 5㎛ 내지 20㎛이고, 상기 박막 IC 칩들의 접착도를 증가시키기 위해 글래스 프릿(glass frit)이나 에폭시(epoxy)를 포함하는 비전도성 물질로 상기 박막 IC 칩들 사이를 언더필(underfill)하였으며, 상기 전도성 물질은 알루미늄(Al), 구리(Cu), 금(Au) 중 어느 하나를 포함하고 상기 박막 IC 칩들 또는 상기 박막 MEMS 칩의 접착제로 이용되는 것을 특징으로 하는 박막 IC 칩 및 박막 MEMS 칩의 3D 패키지.Circuits are formed on upper surfaces of the thin film IC chips, and conductive vias are formed through the thin films for signal and power communication of the thin film IC chips or the thin film MEMS chips, and the conductive vias and the circuits or the A conductive material is used to connect the MEMS chip, and the thickness of the thin film IC chip is 5 μm to 20 μm, and includes glass frit or epoxy to increase the adhesion of the thin film IC chips. Underfill between the thin film IC chips with a non-conductive material, the conductive material comprises any one of aluminum (Al), copper (Cu), gold (Au) and the thin film IC chips or the thin film MEMS chip 3D package of the thin film IC chip and thin film MEMS chip, characterized in that used as an adhesive. 제 1 항에 있어서,The method of claim 1, 상기 회로 또는 상기 MEMS 칩은 상기 박막 IC 칩들의 상면 및 하면에 동시에 형성되는 것을 특징으로 하는 박막 IC 칩 및 박막 MEMS 칩의 3D 패키지.The circuit or the MEMS chip is a 3D package of a thin film IC chip and a thin film MEMS chip, characterized in that formed simultaneously on the top and bottom of the thin film IC chips. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 박막 IC 칩들에 형성된 회로간의 간섭을 줄이기 위해 상기 박막 IC 칩들 하면에는 절연층이 형성되는 것을 특징으로 하는 박막 IC 칩 및 박막 MEMS 칩의 3D 패 키지.3D package of the thin film IC chip and the thin film MEMS chip, characterized in that the insulating layer is formed on the lower surface of the thin film IC chip to reduce the interference between the circuit formed on the thin film IC chip. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 1 항에 있어서, The method of claim 1, 상기 MEMS 칩은 상기 박막 IC 칩들 중 최상부 박막 IC 칩의 상면에 적층되는 것을 특징으로 하는 박막 IC 칩 및 박막 MEMS 칩의 3D 패키지.3. The 3D package of the thin film IC chip and the thin film MEMS chip, wherein the MEMS chip is stacked on an upper surface of the uppermost thin film IC chip among the thin film IC chips.
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