KR101095061B1 - Method of Manufacturing Semiconductor Device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 기판 상부에 피식각층, 제1 TEOS, 제1 비정질 탄소층, 제2 TEOS, 폴리 실리콘, 제2 비정질 탄소층 및 소정의 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 제2 비정질 탄소층 패턴을 형성하는 단계; 상기 제2 비정질 탄소층 패턴을 포함하는 전면에 스페이서 질화막 패턴을 형성하는 단계; 상기 스페이서 질화막 패턴을 마스크로 폴리 실리콘 패턴을 형성한 후 스페이서 질화막 패턴을 제거하는 단계; 상기 폴리 실리콘 패턴을 포함하는 전면에 스페이서 산화막 패턴을 형성하는 단계; 상기 스페이서 산화막 패턴을 마스크로 제1 비정질 탄소층 패턴을 형성하는 단계; 및 상기 제1 비정질 탄소층 패턴을 마스크로 제1 TEOS 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다. 본 발명의 방법에 따르면, 종래 포지티브 SPT 공정시 사용하던 SiON 대신에 TEOS를 사용함으로써, 폴리 실리콘층의 식각 후 그 상부에 남아 있는 소뿔 형태의 스페이서 질화막 패턴을 산을 이용하여 제거할 수 있으므로, SPT 공정을 2회 적용하여 15 ㎚ 이하의 패터닝을 가능하게 한다는 장점이 있다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to an etching target layer, a first TEOS, a first amorphous carbon layer, a second TEOS, a polysilicon, a second amorphous carbon layer, and a predetermined photoresist on a semiconductor substrate. Forming a pattern; Forming a second amorphous carbon layer pattern using the photoresist pattern as a mask; Forming a spacer nitride film pattern on an entire surface including the second amorphous carbon layer pattern; Forming a polysilicon pattern using the spacer nitride film pattern as a mask and then removing the spacer nitride film pattern; Forming a spacer oxide pattern on the entire surface including the polysilicon pattern; Forming a first amorphous carbon layer pattern using the spacer oxide layer pattern as a mask; And forming a first TEOS pattern using the first amorphous carbon layer pattern as a mask. According to the method of the present invention, by using TEOS instead of SiON used in the conventional positive SPT process, since the horn-shaped spacer nitride film pattern remaining on the upper part after etching of the polysilicon layer can be removed using an acid, SPT The application of the process twice has the advantage of enabling patterning of up to 15 nm.

Description

반도체 소자의 제조 방법{Method of Manufacturing Semiconductor Device}Method of manufacturing semiconductor device {Method of Manufacturing Semiconductor Device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 소자 제조 공정 중 리소그래피(Lithography) 공정의 해상 한계를 뛰어 넘는 패턴 형성을 가능하게 하는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device that enables pattern formation beyond the resolution limit of a lithography process in a semiconductor device manufacturing process.

디자인 룰(Design Rule)이 감소함에 따라 현재 개구수(NA, numerical aperture) 1.35 이하인 ArF 이머전(Immersion) 노광 장비의 한계상 통상적인 1회의 노광으로는 40 ㎚ 이하의 라인/스페이스(Line/Space) 패턴을 형성할 수 없다. HIF (High Index Fluid) 물질을 사용하여 지금보다 높은 개구수(Hyper NA)를 사용한다 하더라도 30 ㎚ 이하의 라인/스페이스 패턴을 형성할 수 없으며, 이를 위해서는 EUV (Extreme Ultra Violet) 파장의 노광원을 사용해야 하나, 노광원의 파워, 장비 및 레지스트의 발달이 미약하여 이를 적용하는 것은 아직은 요원한 실정이다.As the design rule decreases, the limit of ArF immersion exposure equipment, which is currently numerical numerical aperture (NA) of 1.35 or less, limits the line / space of 40 nm or less with a typical exposure. You cannot form a pattern. Even if a high NA (Hyper NA) is used using HIF (High Index Fluid) material, it is impossible to form a line / space pattern of 30 nm or less. For this purpose, an exposure source of Extreme Ultra Violet (EUV) wavelength is used. It should be used, but the development of the power, equipment and resist of the exposure source is weak, it is still a long time to apply it.

이에 따라, 리소그래피 공정에서 높은 개구수의 ArF 공정과 EUV 공정이 성숙되기 전의 연구개발 단계에서, 종래의 장비 및 기술로 k1 팩터(factor)를 낮추어 해상도를 향상시킬 수 있는 이중 패터닝 기술(DPT, Double Patterning Technology)에 대한 연구가 활발히 진행되고 있으며, EUV 파장을 이용하는 공정의 개발이 늦어 짐에 따라 이중 패터닝 기술이 양산에 적용될 가능성도 배제할 수 없는 상태이다.Accordingly, in the R & D stage before the high numerical aperture ArF process and EUV process mature in the lithography process, the double patterning technology (DPT, Double) can improve the resolution by lowering the k1 factor with conventional equipment and technology. Patterning Technology is being actively researched, and as the development of processes using EUV wavelengths is delayed, the possibility of dual patterning technology being applied to mass production cannot be excluded.

DPT 공정은 패턴 주기의 2배의 주기를 갖는 패턴을 노광하고 식각한 후 그 사이 사이에 이와 동일하게 패턴 주기의 2배 주기를 갖는 2번째 패턴을 노광하고 식각하는 DE2T (Double Expose Etch Technology) 공정과, 스페이서(Spacer)를 이용하는 SPT (Spacer Patterning Technology) 공정으로 나눌 수 있다. 상기 DE2T 공정은 네거티브 톤(Negative Tone)과 포지티브 톤(Positive Tone)의 공정으로 각기 형성될 수 있는데, 네거티브 톤의 DE2T 공정은 첫번째 마스크 공정에서 형성된 패턴을 두번째 마스크 공정에서 없애 원하는 패턴을 형성시키는 방법이고, 포지티브 톤의 DE2T 공정은 첫번째 마스크 공정과 두번째 마스크 공정에서 형성된 패턴을 합쳐서 원하는 패턴을 형성하는 방법이다. 그러나, DE2T 공정은 첫번째 마스크 공정과 식각 공정을 끝마친 후에 두번째 마스크 공정과 식각 공정을 함으로써 원하는 해상도를 얻을 수 있기는 하지만, 추가 공정 수가 많아져서 공정이 복잡해지고, 통상 오버레이(Overlay)라 부르는 첫번째 마스크 공정과 두번째 마스크 공정에서 얻은 패턴의 배열 불일치(Miss align)가 일어날 수 있다는 단점이 있다.DPT process is a DE2T (Double Expose Etch Technology) process that exposes and etches a pattern with twice the period of the pattern period, and then exposes and etches a second pattern with twice the period of the pattern period in between. And, it can be divided into SPT (Spacer Patterning Technology) process using a spacer. The DE2T process may be formed as a process of negative tones and positive tones, respectively. The DE2T process of negative tones removes the pattern formed in the first mask process from the second mask process to form a desired pattern. The positive tone DE2T process is a method of combining the patterns formed in the first mask process and the second mask process to form a desired pattern. However, the DE2T process can achieve the desired resolution by performing the second mask process and the etching process after the first mask process and the etching process, but the number of additional processes increases and the process is complicated, and the first mask commonly referred to as overlay There is a disadvantage in that a misalignment of the patterns obtained in the process and the second mask process may occur.

SPT 공정 또한 포지티브 및 네거티브 톤으로 형성될 수 있는데, SPT 공정은 셀 영역의 패터닝을 위해 마스크 공정이 한 번만 진행되면 되므로 배열 불일치의 단점을 없앨 수 있다는 장점이 있기는 하지만, 콘택(Contact)과 연결되기 위해 형성되어야 하는 패드(Pad) 패턴을 형성하기 위한 패드 마스크 및 스페이서의 형성으로 인해 야기되는 라인 끝단 영역의 스페이서 부분을 분리하기 위한 컷팅 마스크(Cutting Mask) 공정이 추가적으로 필요하며, 스페이서 물질 형성시의 증착 균일 도와 소뿔 모양의 비대칭적인 스페이서에서 비롯되는 CD (critical dimension) 조절이 용이하지 않아 CD의 균일도가 문제가 될 수 있다.The SPT process can also be formed with positive and negative tones. The SPT process eliminates the disadvantages of array mismatch because the mask process only needs to be performed once for patterning the cell area, but it is connected to contact. In addition, a cutting mask process for separating a spacer portion of a line end region caused by the formation of a pad mask and a spacer for forming a pad pattern to be formed in order to form a pad pattern is required. The uniformity of the CD may be a problem because it is not easy to control the CD (critical dimension) originating from the deposition uniformity and the asymmetric spacer of the horn shape.

이하, 도면을 참조하여 종래 포지티브 SPT 공정에 대해 설명한다.Hereinafter, a conventional positive SPT process will be described with reference to the drawings.

도 1a를 참조하면, 낸드 플래쉬 메모리(Nand Flash Memory)의 콘트롤 게이트(CGT, Control Gate) 제조 공정에 있어서, ISO 형성 뒤에 ONO 유전막/게이트 폴리/ W/캡핑(Capping) SiON/HM TEOS(110)를 형성한 후(도면에서는 HM TEOS부터 표시되어 있음), SPT 공정을 위해 제1 비정질 탄소층(120)/제1 SiON(130)/폴리 실리콘(140)/제2 비정질 탄소층(150)/제2 SiON(160)의 순으로 순차적으로 형성하고, 그 상부에 하부 반사방지막(170) 및 소정의 포토레지스트 패턴(180)을 형성한다.Referring to FIG. 1A, an ONO dielectric film / gate poly / W / capping SiON / HM TEOS 110 is formed after ISO formation in a control gate (CGT) manufacturing process of a Nand flash memory. After forming (as indicated by HM TEOS in the drawing), the first amorphous carbon layer 120 / first SiON 130 / polysilicon 140 / second amorphous carbon layer 150 / for the SPT process The second SiON 160 is sequentially formed, and a lower anti-reflection film 170 and a predetermined photoresist pattern 180 are formed thereon.

도 1b를 참조하면, 상기 포토레지스트 패턴(180)을 마스크로 하부 반사방지막을 식각하여 반사방지막 패턴(미도시)을 형성하고, 반사방지막 패턴을 마스크로 SiON을 식각하여 SiON 패턴(미도시)을 형성한 후, SiON 패턴을 마스크로 제2 비정질 탄소층(150)을 식각하여 소정의 제2 비정질 탄소층 패턴(150')을 형성한다.Referring to FIG. 1B, a lower anti-reflection film is etched using the photoresist pattern 180 as a mask to form an anti-reflection film pattern (not shown), and SiON is etched using the anti-reflection film pattern as a mask to form a SiON pattern (not shown). After formation, the second amorphous carbon layer 150 is etched using the SiON pattern as a mask to form a predetermined second amorphous carbon layer pattern 150 ′.

도 1c 및 도 1d를 참조하면, 상기 제2 비정질 탄소층 패턴(150')을 포함하는 전면에 스페이서 질화막(190)을 형성한 후, 상기 스페이서 질화막(190)의 상부를 식각한다.1C and 1D, after forming the spacer nitride layer 190 on the entire surface including the second amorphous carbon layer pattern 150 ′, an upper portion of the spacer nitride layer 190 is etched.

도 1e 내지 도 1g를 참조하면, 제2 비정질 탄소층 패턴(150')을 제거한 후, 컷팅 마스크 공정으로 스페이서 질화막 패턴(190')을 형성하고, 상기 스페이서 질화막 패턴(190')을 마스크로 하부 폴리 실리콘(140)을 식각하여 폴리 실리콘 패턴(140')을 형성한다.1E to 1G, after removing the second amorphous carbon layer pattern 150 ′, a spacer nitride film pattern 190 ′ is formed by a cutting mask process, and the spacer nitride film pattern 190 ′ is lowered using a mask. The polysilicon 140 is etched to form a polysilicon pattern 140 ′.

도 1h 및 도 1i를 참조하면, 패드 마스크(미도시)를 이용하여 제어 게이트의 패드를 형성하고, 폴리 실리콘 패턴(140')을 마스크로 하부 제1 SiON(130)을 식각하여 제1 SiON 패턴(130')을 형성한 후, 상기 SiON 패턴(130')을 마스크로 제1 비정질 탄소층(120)을 식각하여 제1 비정질 탄소층 패턴(120')을 형성한다.1H and 1I, a pad of a control gate is formed using a pad mask (not shown), and the first SiON 130 is etched by etching the lower first SiON 130 using the polysilicon pattern 140 ′ as a mask. After forming the 130 ′, the first amorphous carbon layer 120 is etched using the SiON pattern 130 ′ as a mask to form the first amorphous carbon layer pattern 120 ′.

도 1j 및 도 1k를 참조하면, 제1 비정질 탄소층 패턴(120')을 마스크로 HM TEOS(110)을 식각하여 HM TEOS 패턴(110')을 형성한 후, 제1 비정질 탄소층 패턴(120')을 제거한다.1J and 1K, the HM TEOS 110 is etched using the first amorphous carbon layer pattern 120 ′ as a mask to form the HM TEOS pattern 110 ′, and then the first amorphous carbon layer pattern 120 is formed. Remove the ').

이와 같은 종래 포지티브 SPT 공정에서는, 스페이서 질화막 패턴(190')과 제1 SiON(130)이 모두 질화막 계열의 물질로 형성되어 있기 때문에, 인산과 같은 산을 이용하여 스페이서 질화막 패턴(190')을 제거하게 되면 제1 SiON(130)도 함께 제거되어 버리게 되므로, 산을 이용하여 스페이서 질화막 패턴(190')을 제거할 수 없게 된다(도 1g 참조). 따라서, 높은 질화막 스페이서 패턴(190')을 가지게 되며, 이로부터 ①소뿔 형태의 스페이서 모양이 하부 층에 전사되고, ②패드나 컷팅 마스크 공정시 스페이서 사이에 반사방지막이나 포토레지스트 물질이 스컴(Scum)으로 남아 브릿지(Bridge)를 유발하게 되는 문제점이 있었다.In the conventional positive SPT process, since both the spacer nitride film pattern 190 'and the first SiON 130 are formed of a nitride film-based material, the spacer nitride film pattern 190' is removed using an acid such as phosphoric acid. In this case, since the first SiON 130 is also removed, the spacer nitride film pattern 190 ′ cannot be removed using an acid (see FIG. 1G). Therefore, it has a high nitride film spacer pattern 190 ', from which the shape of the spacer of the horn shape is transferred to the lower layer, and the anti-reflective film or photoresist material between the spacers during the pad or the cutting mask process. There was a problem that causes the bridge (Bridge) to remain.

본 발명은 상기와 같은 종래 반도체 소자 제조 방법 상의 문제점을 개선하기 위해 안출된 것으로서, 포지티브 SPT 공정시 15 ㎚ 이하의 패터닝을 가능하게 하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.The present invention has been made to improve the above problems in the conventional semiconductor device manufacturing method, and an object of the present invention is to provide a method for manufacturing a semiconductor device that enables the patterning of 15 nm or less during the positive SPT process.

상기 목적을 달성하기 위하여, 본 발명은In order to achieve the above object, the present invention

반도체 기판 상부에 피식각층, 제1 TEOS, 제1 비정질 탄소층, 제2 TEOS, 폴리 실리콘, 제2 비정질 탄소층 및 소정의 포토레지스트 패턴을 형성하는 단계;Forming an etched layer, a first TEOS, a first amorphous carbon layer, a second TEOS, a polysilicon, a second amorphous carbon layer, and a predetermined photoresist pattern on the semiconductor substrate;

상기 포토레지스트 패턴을 마스크로 하부 구조를 식각하여 제2 비정질 탄소층 패턴을 형성하는 단계;Etching a lower structure using the photoresist pattern as a mask to form a second amorphous carbon layer pattern;

상기 제2 비정질 탄소층 패턴을 포함하는 전면에 스페이서 질화막을 형성한 후, 상기 스페이서 질화막의 상부를 식각하여 스페이서 질화막 패턴을 형성하는 단계;Forming a spacer nitride layer on the entire surface including the second amorphous carbon layer pattern, and then etching an upper portion of the spacer nitride layer to form a spacer nitride layer pattern;

상기 스페이서 질화막 패턴을 마스크로 폴리 실리콘 패턴을 형성한 후 스페이서 질화막 패턴을 제거하는 단계;Forming a polysilicon pattern using the spacer nitride film pattern as a mask and then removing the spacer nitride film pattern;

상기 폴리 실리콘 패턴을 포함하는 전면에 스페이서 산화막을 형성한 후, 상기 스페이서 산화막의 상부를 식각하여 스페이서 산화막 패턴을 형성하는 단계;Forming a spacer oxide layer on the entire surface including the polysilicon pattern, and then etching an upper portion of the spacer oxide layer to form a spacer oxide layer pattern;

상기 스페이서 산화막 패턴을 마스크로 하부 구조를 식각하여 제1 비정질 탄소층 패턴을 형성하는 단계; 및Etching a lower structure using the spacer oxide layer pattern as a mask to form a first amorphous carbon layer pattern; And

상기 제1 비정질 탄소층 패턴을 마스크로 제1 TEOS 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.It provides a method for manufacturing a semiconductor device comprising forming a first TEOS pattern using the first amorphous carbon layer pattern as a mask.

또한, 본 발명은 상기 반도체 소자의 제조 방법을 이용하여 제조된 반도체 소자를 제공한다.In addition, the present invention provides a semiconductor device manufactured using the method for manufacturing the semiconductor device.

본 발명의 방법에 따르면, 종래 포지티브 SPT 공정시 사용하던 SiON 대신에 TEOS를 사용함으로써, 폴리 실리콘층의 식각 후 그 상부에 남아 있는 소뿔 형태의 스페이서 질화막 패턴을 산을 이용하여 제거할 수 있으므로, SPT 공정을 2회 적용하여 15 ㎚ 이하의 패터닝을 가능하게 한다는 장점이 있다.According to the method of the present invention, by using TEOS instead of SiON used in the conventional positive SPT process, since the horn-shaped spacer nitride film pattern remaining on the upper part after etching of the polysilicon layer can be removed using an acid, SPT The application of the process twice has the advantage of enabling patterning of up to 15 nm.

이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings, the present invention will be described in detail.

도 2a 내지 도 2o는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도이다.2A to 2O are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.

도 2a를 참조하면, 반도체 기판 상부에 피식각층(300), 제1 TEOS(310), 제1 비정질 탄소층(320), 제2 TEOS(330), 폴리 실리콘(340), 제2 비정질 탄소층(350), SiON(360), 반사방지막(370) 및 포토레지스트막(미도시)을 순차적으로 형성한 후, 상기 포토레지스트막을 노광마스크를 이용하여 노광 및 현상하여 포토레지스트 패턴(380)을 형성한다.Referring to FIG. 2A, the etched layer 300, the first TEOS 310, the first amorphous carbon layer 320, the second TEOS 330, the polysilicon 340, and the second amorphous carbon layer are disposed on the semiconductor substrate. After the 350, the SiON 360, the antireflection film 370, and the photoresist film (not shown) are sequentially formed, the photoresist film is exposed and developed using an exposure mask to form the photoresist pattern 380. do.

상기 제1 비정질 탄소층(320)은 제1 TEOS(310)를 식각하기 위한 하드 마스크이며, 제2 비정질 탄소층(350)은 SPT 공정의 Line Split의 핵심이 되는 스페이서의 두께를 결정하기 때문에 어느 정도 두께를 가져야 한다. 상기 제2 비정질 탄소층(350)은 500Å 내지 3,000Å 범위의 두께를 갖는 것이 바람직하며, 1,200Å 내지 1,500Å 범위의 두께를 갖는 것이 보다 바람직하다. 상기 SiON(360)은 제2 비정질 탄소층(350)을 식각하기 위한 하드 마스크로 작용한다. 또한, 상기 포토레지스트 패턴(380)은 디바이스 피치(Device Pitch)의 2배 피치를 갖는 마스크로 패터닝을 하는 것이 바람직하다. 예를 들면, 40 ㎚ 디바이스일 경우, 식각 바이아스(Etch Bias)를 고려하지 않는다면 BAR 영역은 40 ㎚, 스페이스 영역은 120 ㎚가 된다(Line : Space = 1 : 3).The first amorphous carbon layer 320 is a hard mask for etching the first TEOS 310, and the second amorphous carbon layer 350 determines the thickness of a spacer, which is a core of the line split of the SPT process. It should have a thickness. The second amorphous carbon layer 350 preferably has a thickness in the range of 500 kPa to 3,000 kPa, more preferably in the range of 1,200 kPa to 1,500 kPa. The SiON 360 serves as a hard mask for etching the second amorphous carbon layer 350. In addition, the photoresist pattern 380 is preferably patterned with a mask having a pitch twice the device pitch (Device Pitch). For example, in the case of a 40 nm device, if the etching bias is not considered, the BAR region is 40 nm and the space region is 120 nm (Line: Space = 1: 3).

또한, 노광원으로 노광하기 전에 소프트(soft) 베이크 및/또는 노광한 후에 포스트(post) 베이크 단계를 추가로 포함할 수 있으며, 이러한 베이크 공정은 70 내지 200℃ 범위의 온도에서 수행되는 것이 바람직하다. 상기 노광은 VUV (157 nm), ArF (193 nm), KrF (248 nm), EUV (13 nm), E-빔(beam), X-선 또는 이온빔을 노광원으로 사용하여 0.1 내지 100 mJ/㎠의 노광 에너지로 수행되는 것이 바람직하다. 아울러, 상기 현상은 알칼리 현상액을 이용하여 수행될 수 있으며, 알칼리 현상액은 0.01 내지 5 중량%의 테트라메틸암모늄하이드록사이드(TMAH) 수용액인 것이 바람직하다.In addition, it may further comprise a soft bake and / or post bake step after exposure to exposure to an exposure source, which is preferably carried out at a temperature in the range of 70 to 200 ° C. . The exposure is 0.1 to 100 mJ / using VUV (157 nm), ArF (193 nm), KrF (248 nm), EUV (13 nm), E-beam, X-ray or ion beam as the exposure source. It is preferably carried out with an exposure energy of 2 cm 2. In addition, the development may be carried out using an alkaline developer, the alkali developer is preferably 0.01 to 5% by weight of aqueous tetramethylammonium hydroxide (TMAH) solution.

도 2b를 참조하면, 상기 포토레지스트 패턴(380)을 마스크로 하부 반사방지막(370) 및 SiON(360)을 식각한 후, 상기 포토레지스트 패턴(380), 반사방지막 패턴 및 SiON 패턴을 마스크로 하부 제2 비정질 탄소층(350)을 식각하여 소정의 제2 비정질 탄소층 패턴(350')을 형성한다.Referring to FIG. 2B, after etching the lower anti-reflection film 370 and the SiON 360 using the photoresist pattern 380 as a mask, the photoresist pattern 380, the anti-reflection film pattern, and the SiON pattern are lowered with the mask. The second amorphous carbon layer 350 is etched to form a predetermined second amorphous carbon layer pattern 350 ′.

도 2c 및 도 2e를 참조하면, 상기 제2 비정질 탄소층 패턴(350')을 포함하는 전면에 스페이서 질화막(390)을 형성한 후, 상기 스페이서 질화막(390)의 상부를 식각하여 스페이서 질화막 패턴(390')을 형성하고, 상기 제2 비정질 탄소층 패턴(350')을 제거한다. 이때, 상기 스페이서 질화막(390) 물질은 열 스트레스(Thermal Stress)로 인한 막의 들뜸(Film Lifting) 현상 등을 방지하여 안정하게 형성될 수 있도록 제2 비정질 탄소층 물질과 하부 물질의 증착 온도보다 낮은 증착 온도를 갖는 물질을 사용하는 것이 바람직하다. 또한, 상기 제2 비정질 탄소층 패턴(350')은 O2 플라즈마 처리에 의해 쉽게 제거되어 스페이서 질화막 패턴(390')을 형성한다.2C and 2E, after the spacer nitride layer 390 is formed on the entire surface including the second amorphous carbon layer pattern 350 ′, the upper portion of the spacer nitride layer 390 is etched to form a spacer nitride layer pattern ( 390 ') and the second amorphous carbon layer pattern 350' is removed. In this case, the spacer nitride layer 390 material is deposited lower than the deposition temperature of the second amorphous carbon layer material and the underlying material so as to be stably formed by preventing a film lifting phenomenon due to thermal stress. Preference is given to using materials having a temperature. In addition, the second amorphous carbon layer pattern 350 ′ is easily removed by an O 2 plasma process to form the spacer nitride film pattern 390 ′.

도 2f 및 도 2g를 참조하면, 상기 스페이서 질화막 패턴(390')을 마스크로 하부 폴리 실리콘(340)을 식각하여 폴리 실리콘 패턴(340')을 형성한 후 상기 스페이서 질화막 패턴(390')을 제거한다. 이때, 상기 스페이서 질화막 패턴(390')은 산을 처리하여 제거할 수 있으며, 상기 산으로는 인산을 사용하는 것이 바람직하다. 이때, 하부의 제2 TEOS(330)는 산화막 물질이므로 산에 반응하지 않아 제거되지 않으며, 산 처리 시간을 조절함으로써 폴리 실리콘 패턴(340')의 CD를 조절하는 것이 가능하다. 이와는 대조적으로, 종래의 포지티브 SPT 공정에서는 TEOS 대신에 질화막 성분인 SiON 물질은 사용하기 때문에, 본 발명에서와 같이 스페이서 질화막 패턴(390')을 산을 이용하여 제거할 수 없게 된다.2F and 2G, the lower polysilicon 340 is etched using the spacer nitride layer pattern 390 ′ as a mask to form a polysilicon pattern 340 ′, and then the spacer nitride layer pattern 390 ′ is removed. do. In this case, the spacer nitride layer pattern 390 ′ may be removed by treating an acid, and phosphoric acid may be used as the acid. At this time, since the lower second TEOS 330 is an oxide film material, the second TEOS 330 is not removed because it does not react with an acid, and the CD of the polysilicon pattern 340 ′ may be controlled by adjusting the acid treatment time. In contrast, in the conventional positive SPT process, since the SiON material, which is a nitride film component, is used instead of TEOS, the spacer nitride film pattern 390 'cannot be removed using an acid as in the present invention.

도 2h 내지 도 2j를 참조하면, 상기 폴리 실리콘 패턴(340')을 포함하는 전 면에 스페이서 산화막(400)을 형성한 후, 상기 스페이서 산화막(400)의 상부를 식각하여 스페이서 산화막 패턴(400')을 형성하고, 상기 폴리 실리콘 패턴(340')을 제거한다. 이때, 스페이서 산화막(400) CD : 폴리 실리콘 패턴(340') CD = 3 : 1이 되도록 조절하는 것이 바람직하다. 이와 같이 산화막인 제2 TEOS(330) 위에 산화막 계열의 스페이서막을 증착하기 때문에 들뜸 현상은 발생하지 않으며, 폴리 실리콘과 산화막 물질간의 선택비를 이용하여 식각을 진행하면 15 ㎚ 이하의 미세 패턴을 형성할 수 있게 된다. 또한, 폴리 실리콘이 산화막 물질에 비해 식각 속도가 빠르기 때문에 폴리 실리콘을 깨끗이 제거하는 것이 가능하다.2H to 2J, after forming the spacer oxide film 400 on the entire surface including the polysilicon pattern 340 ′, the upper portion of the spacer oxide film 400 is etched to form a spacer oxide film pattern 400 ′. ) And remove the polysilicon pattern 340 ′. At this time, the spacer oxide film 400 CD: polysilicon pattern 340 'CD = 3: It is preferable to adjust so that. As such, since an oxide-based spacer film is deposited on the second TEOS 330, which is an oxide film, no floating occurs, and when etching is performed using a selectivity between polysilicon and an oxide material, a fine pattern of 15 nm or less may be formed. It becomes possible. In addition, since polysilicon has a faster etching rate than oxide material, it is possible to remove polysilicon cleanly.

도 2k 및 도 2l을 참조하면, 컷팅 마스크 공정으로 스페이서 산화막 패턴(400')을 형성하고, 패드 마스크(미도시)를 이용하여 제어 게이트의 패드(미도시)를 형성한다.2K and 2L, a spacer oxide pattern 400 ′ is formed by a cutting mask process, and a pad (not shown) of a control gate is formed using a pad mask (not shown).

도 2m을 참조하면, 스페이서 질화막 패턴(400')을 마스크로 하부 제2 TEOS(330)를 식각하여 제2 TEOS 패턴(330')을 형성한 후, 상기 제2 TEOS 패턴(330')을 마스크로 제1 비정질 탄소층(320)을 식각하여 제1 비정질 탄소층 패턴(320')을 형성한다.Referring to FIG. 2M, after etching the lower second TEOS 330 using the spacer nitride film pattern 400 ′ to form a second TEOS pattern 330 ′, the second TEOS pattern 330 ′ is masked. The first amorphous carbon layer 320 is etched to form a first amorphous carbon layer pattern 320 ′.

도 2n 및 도 2o를 참조하면, 상기 제1 비정질 탄소층 패턴(320')을 마스크로 제1 TEOS(310)를 식각하여 제1 TEOS 패턴(310')을 형성한 후, 상기 제1 비정질 탄소층 패턴(320')을 제거한다.2N and 2O, after etching the first TEOS 310 using the first amorphous carbon layer pattern 320 ′ as a mask to form a first TEOS pattern 310 ′, the first amorphous carbon is formed. The layer pattern 320 'is removed.

도 1a 내지 도 1k는 종래 포지티브 SPT 공정 과정을 도시한 공정 단면도이다.1A to 1K are cross-sectional views illustrating a conventional positive SPT process.

도 2a 내지 도 2o는 본 발명의 포지티브 SPT 공정 과정을 도시한 공정 단면도이다.2A through 2O are cross-sectional views illustrating a positive SPT process of the present invention.

<도면의 주요 부분에 대한 부호 설명>Description of the Related Art [0002]

100,300 ; 피식각층, 120,150,320,350 ; 비정질 탄소층100,300; Etching layer, 120,150,320,350; Amorphous carbon layer

110,310,330 ; TEOS, 130,160,360 ; SiON110,310,330; TEOS, 130,160,360; SiON

140,340 ; 폴리 실리콘, 170,370 ; 반사방지막140,340; Polysilicon, 170,370; Antireflection film

180,210,380,420 ; 포토레지스트 패턴, 400 ; 산화막 스페이서180,210,380,420; Photoresist pattern, 400; Oxide spacer

190,390 ; 질화막 스페이서, 200, 410 ; 포토레지스트막190,390; Nitride film spacers 200 and 410; Photoresist film

110',310',330' ; TEOS 패턴, 130',160',360' ; SiON 패턴110 ', 310', 330 '; TEOS pattern, 130 ', 160', 360 '; SiON pattern

120',150',320',350' ; 비정질 탄소층 패턴120 ', 150', 320 ', 350'; Amorphous carbon layer pattern

140',340' ; 폴리 실리콘 패턴, 170',370' ; 반사방지막 패턴140 ', 340'; Polysilicon pattern, 170 ', 370'; Antireflective Pattern

190',390' ; 질화막 스페이서 패턴, 400' ; 산화막 스페이서 패턴190 ', 390'; Nitride film spacer pattern, 400 '; Oxide spacer pattern

Claims (6)

반도체 기판 상부에 피식각층, 제1 TEOS, 제1 비정질 탄소층, 제2 TEOS, 폴리 실리콘, 제2 비정질 탄소층 및 소정의 포토레지스트 패턴을 형성하는 단계;Forming an etched layer, a first TEOS, a first amorphous carbon layer, a second TEOS, a polysilicon, a second amorphous carbon layer, and a predetermined photoresist pattern on the semiconductor substrate; 상기 포토레지스트 패턴을 마스크로 상기 제2 비정질 탄소층을 식각하여 제2 비정질 탄소층 패턴을 형성하는 단계;Etching the second amorphous carbon layer using the photoresist pattern as a mask to form a second amorphous carbon layer pattern; 상기 제2 비정질 탄소층 패턴의 측벽에 스페이서 질화막을 형성한 후 상기 제2 비정질 탄소층 패턴을 제거하여 스페이서 질화막 패턴을 형성하는 단계;Forming a spacer nitride layer pattern by forming a spacer nitride layer on a sidewall of the second amorphous carbon layer pattern, and then removing the second amorphous carbon layer pattern; 상기 스페이서 질화막 패턴을 마스크로 상기 폴리 실리콘을 식각하여 폴리 실리콘 패턴을 형성한 후 상기 스페이서 질화막 패턴을 제거하는 단계;Etching the polysilicon using the spacer nitride pattern as a mask to form a polysilicon pattern, and then removing the spacer nitride pattern; 상기 폴리 실리콘 패턴의 측벽에 스페이서 산화막을 형성한 후 상기 폴리 실리콘 패턴을 제거하여 스페이서 산화막 패턴을 형성하는 단계;Forming a spacer oxide layer pattern on a sidewall of the polysilicon pattern and then removing the polysilicon pattern to form a spacer oxide layer pattern; 상기 스페이서 산화막 패턴을 마스크로 상기 제2 TEOS를 식각하여 제2 TEOS 패턴을 형성한 후 상기 제2 TEOS 패턴을 마스크로 상기 제1 비정질 탄소층을 식각하여 제1 비정질 탄소층 패턴을 형성하는 단계; 및Etching the second TEOS using the spacer oxide layer pattern as a mask to form a second TEOS pattern, and then etching the first amorphous carbon layer using the second TEOS pattern as a mask to form a first amorphous carbon layer pattern; And 상기 제1 비정질 탄소층 패턴을 마스크로 상기 제1 TEOS를 식각하여 제1 TEOS 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.And etching the first TEOS by using the first amorphous carbon layer pattern as a mask to form a first TEOS pattern. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 청구항 1에 있어서,The method according to claim 1, 상기 포토레지스트 패턴은 디바이스 피치의 2배 피치를 갖는 마스크로 패터 닝하는 것을 특징으로 하는 반도체 소자의 제조 방법.And the photoresist pattern is patterned into a mask having a pitch twice the device pitch. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 청구항 1에 있어서,The method according to claim 1, 상기 제2 비정질 탄소층은 500Å 내지 3,000Å 범위의 두께를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.The second amorphous carbon layer has a thickness in the range of 500 kV to 3,000 kV. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 청구항 1에 있어서,The method according to claim 1, 상기 제2 비정질 탄소층은 O2 플라즈마 처리에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the second amorphous carbon layer is removed by an O 2 plasma treatment. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 1에 있어서,The method according to claim 1, 상기 스페이서 질화막 패턴은 산에 의해 제거되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the spacer nitride film pattern is removed by an acid. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 청구항 5에 있어서,The method according to claim 5, 상기 산은 인산인 것을 특징으로 하는 반도체 소자의 제조 방법.The acid is a manufacturing method of a semiconductor device, characterized in that the phosphoric acid.
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