KR101094202B1 - 다중대역/다중모드 송신기를 위한 전치왜곡 장치 및 방법 - Google Patents

다중대역/다중모드 송신기를 위한 전치왜곡 장치 및 방법 Download PDF

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Abstract

본 발명은 다중대역/다중모드 송신기를 위한 전치왜곡 장치 및 그 방법에 관한 것으로서, 복수개(N개) 대역의 신호를 선형화하기 위한 N개의 전치왜곡기; N개의 전치왜곡기에 대한 출력 신호를 증폭하는 하나의 전력증폭기; 및 N개 대역의 전력증폭기의 특성을 도출하는 적응 계수기, N개의 전치왜곡기 각각에 대한 계수를 추출하는 적응 계수기; 를 포함한다.
상기와 같은 본 발명에 따르면, 증폭기를 공유하여 다중대역/다중모드를 지원하는 송신기에서 증폭기의 비선형 특성을 보상하는 전치왜곡 기법을 제공함으로써, 다중 대역 신호가 증폭기를 통과하는 경우, 증폭기의 비선형 특성에 따른 다중 대역 신호간의 간섭을 제거하고, 각 대역 특성이 선형 특성을 갖도록 하는 효과가 있다.

Description

다중대역/다중모드 송신기를 위한 전치왜곡 장치 및 방법{APPARATUS AND METHOD OF DIGITAL PREDISTORTERS FOR MULTI-BAND MULTI-MODE TRANSMITTERS}
본 발명은 다중대역/다중모드 송신기를 위한 전치왜곡 장치 및 방법에 관한 것으로서, 더욱 상세하게는 다중대역/다중모드 시스템에서 전력 증폭기의 비선형 특성을 보상하는 기술에 관한 것이다.
무선 통신 시스템은 1980년대부터 발전에 발전을 거듭하여 현재 다양한 규격의 무선 통신 서비스가 제공되는 동시에 서로 공존하고 있다. 또한 새로운 서비스를 지원하기 위해 향상된 통신 시스템이 지속적으로 등장하고 있으며, 이러한 상황에서 최근 다양한 무선 통신 규격이 단일 송신기에 통합되고 있는 추세이다.
예컨대, 아이폰으로 대표되는 스마트폰은 하나의 단말기로 3G 이동통신, WLAN (Wireless Local Area Network) 및 Bluetooth 등의 다양한 무선 규격을 지원하고 있으며, 기지국은 다양한 규격의 이동통신 규격 예를 들어 2세대 (GSM)와 3세대 (WCDMA), 혹은 3세대 (WCDMA) 와 4세대 (LTE) 시스템을 동시에 지원하기 위한 시스템을 구축하고 있다. 즉, 다중대역/다중모드를 지원하는 송신기로의 진화가 이루어지고 있다.
도 1은 종래의 다중대역/다중모드 시스템의 송신부분을 도시한 도면이다. 다중대역/다중모드를 지원하기 위하여 송신단의 최종 부분에서는 다수의 전력 증폭기와 안테나가 사용된다.
그러나, 전력 증폭기는 송신기에서 가장 비싼 부품이며, 송신기의 비용을 상승시키는 주요한 요인이다. 또한 약 10~20%의 전력 증폭기의 낮은 효율로 인해 송신단에서 대부분의 전력 소모가 증폭기에서 이루어진다. 또한 다중 안테나의 사용 은 기지국 비용 상승을 초래하며, 기지국의 부피가 커지게 하는 주요 요인이 된다.
따라서, 송신기 구현 비용 감소 및 전력 소모를 줄이기 위하여 다중 대역/다중 모드를 지원하는데 있어 전력 증폭기의 공유 및 안테나의 공유를 통한 다중 대역 지원은 매우 바람직한 방향이다. 현재 많은 연구 및 개발을 통해 수 기가헤르츠 (GHz) 대역을 커버하는 광대역 안테나 및 광대역 고효율 고전력 증폭기가 개발되어 다중대역/다중모드를 지원하는 기지국에서 증폭기 및 안테나의 공유가 더욱 현실화되어 가는 실정이다.
그러나, 다중 대역 신호를 하나의 전력 증폭기로 공유하여 전송하는 기지국 구현에서 가장 큰 걸림돌은 증폭기가 갖는 비선형 특성이다. 다중 대역 신호를 하나의 전력 증폭기를 사용하여 전송할 경우, 증폭기의 비선형 특성에 의한 혼변조(intermodulation) 및 하모닉(harmonic) 신호에 의해 각 대역의 전송 신호는 크게 왜곡되기 때문이다. 만약, 전력 증폭기의 비선형 특성을 보상하는 조치를 취하지 않을 경우 다중 대역간 상호간섭 발생에 의해 송신기의 전송 성능은 크게 떨어진다.
그러나, 기존 전치왜곡방식 혹은 증폭기 출력단에서 필터를 통한 방식으로는 이러한 비선형 특성을 보상할 수 없다. 기존 전치왜곡 방식은 단일 대역만을 취급하고 있으며, 다중 대역에 대한 해결책을 제시해 주지 못하고 있으며, 증폭기 출력단에서의 필터는 혼변조 및 하모닉에 의해 발생한 out-of-band 신호의 왜곡은 제거해 줄 수 있으나 inband 시그널 내에서의 왜곡은 보상해 주지 못하고 있는 실정이다.
따라서, 본 발명에서는 다중 대역 신호를 증폭기 하나로 공유하여 전송하는 시스템에서 전력 증폭기의 비선형 특성을 보상하는 새로운 전치왜곡 장치와 그에 따른 방법에 대해 기술한다. 이때 해당 전치왜곡 기술은 증폭기 입력 바로 앞단에서 디지털 신호처리를 통해 시간 영역 신호를 왜곡하여 이루어지기 때문에 송신기의 전송 모드에는 영향을 받지 않기 때문에, 다중 대역 신호가 중요 고려사항이 되며 본 발명은 다중 대역을 동시에 고려한 전치왜곡 방법에 대하여 기술한다.
본 발명의 목적은, 하나의 증폭기를 공유하여 다중대역/다중모드를 지원하는 송신기에서 증폭기의 비선형 특성을 보상하는 전치왜곡 기법을 제공함으로써, 다중 대역 신호가 하나의 증폭기를 통과하는 경우, 증폭기의 비선형 특성에 따른 다중 대역 신호간의 간섭을 제거하고, 각 대역 특성이 선형 특성을 갖도록 함에 그 목적이 있다.
이러한 기술적 과제를 달성하기 위한 본 발명의 다중대역/다중모드 송신기를 위한 전치왜곡 장치는, 복수개(N개) 대역의 신호를 선형화하기 위한 N개의 전치왜곡기; N개의 전치왜곡기에 대한 출력 신호를 증폭하는 하나의 전력증폭기; 및 N개 대역의 전력증폭기 특성을 도출하고, N개 전치왜곡기 각각의 계수를 추출하는 적응 계수기;를 포함한다.
그리고, 상술한 시스템을 기반으로 하는 본 발명의 다중대역/다중모드 송신기를 위한 전치왜곡 방법은, 계수를 추정하기 위하여 N개 대역에서의 전력 증폭기 특성을 파악하는 (a) 단계; 적응 계수기가 N개 대역의 동시 선형화를 위한 전치왜곡 계수를 추출하는 (b) 단계; 및 단일개의 전력 증폭기가 추출된 전치왜곡 계수를 적용하여 전치왜곡된 N개의 신호를 더하여 증폭하는 (c) 단계;를 포함한다.
상기와 같은 본 발명에 따르면, 증폭기를 공유하여 다중대역/다중모드를 지원하는 송신기에서 증폭기의 비선형 특성을 보상하는 전치왜곡 기법을 제공함으로써, 다중 대역 신호가 증폭기를 통과하는 경우, 증폭기의 비선형 특성에 따른 다중 대역 신호간의 간섭을 제거하고, 각 대역 특성이 선형 특성을 갖도록 하는 효과가 있다.
도 1은 종래의 다중대역/다중모드에서 사용되는 송신기의 구조를 도시한 블록도.
도 2는 본 발명에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 장치의 송신기에 대한 전송 부분을 도시한 블록도.
도 3은 본 발명에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 장치를 도시한 블록도.
도 4는 본 발명에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 방법을 도시한 순서도.
도 5는 본 발명에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 방법에 대한 제S30 과정의 세부단계를 도시한 순서도.
도 6은 본 발명에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 장치에서 대역 1에서 증폭기의 특성 추정 학습 곡선 (MSE값을 보여주는 실험결과)을 도시한 도면.
도 7은 본 발명에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 장치에서 대역 2에서 증폭기의 특성 추정 학습 곡선 (MSE값을 보여주는 실험결과)을 도시한 도면.
도 8은 본 발명에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 장치에서 대역 1에서 전치왜곡 계수 추정 학습 곡선을 도시한 도면.
도 9는 본 발명에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 장치에서 대역 2에서 전치왜곡 계수 추정 학습 곡선을 도시한 도면.
도 10은 본 발명에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 장치에서 추정된 전치왜곡 계수를 적용 후 대역 1에서의 스펙트럼을 도시한 도면.
도 11은 본 발명에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 장치에서 추정된 전치왜곡 계수를 적용 후 대역 2에서의 스펙트럼을 도시한 도면.
본 발명의 구체적인 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 할 것이다. 또한, 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다.
도 2는 본 발명에 따른 다중대역/다중모드 송신기의 구조도 이다.
본 발명에 따른 송신기는 다중 대역/다중 모드(여기서는 실시예로 2개의 대역 고려하여 기술함) 를 지원하기 위하여 전력 증폭기를 공유하여 다중 신호를 하나의 전력 증폭기로 전송한다. 기존 송신기는 도 1에 도시된 바와 같이 여러 개의 증폭기가 다중 대역을 지원하기 위하여 사용되는 반면, 본 발명에 따른 송신기는 증폭기 하나를 사용하여 다중 대역을 지원한다.
도 2를 참조하면, 두 개의 서로 독립적인 전송 신호를 서로 다른 주파수 대역(대역 1과 대역 2)을 사용하여 송신한다고 상정하였을 경우, 기저대역 송신 신호인
Figure 112010048842685-pat00001
과
Figure 112010048842685-pat00002
는 DAC(Digital to Analog Converter)에 의해 아날로그 신호로 변환된 후 믹서에 의해 해당 주파수 대역 1(
Figure 112010048842685-pat00003
)과 대역 2(
Figure 112010048842685-pat00004
)신호로 변환된다.
전송 신호는 전력 증폭기에 의해 증폭되어 전송 되는데, 이때 실시 예를 위하여 전력 증폭기는 [수학식 1]과 같이 3차 다항식으로 표현되는 비선형 특성을 갖는다고 상정한다. 더욱 고차의 다항식으로 표현되는 비선형 특성으로의 확장은 다음에 이루어지는 상세 설명에서 쉽게 이루어질 수 있다.
Figure 112010048842685-pat00005
여기서,
Figure 112010048842685-pat00006
는 실수 값을 갖는 증폭기 특성 계수이고, [수학식 1]에서
Figure 112010048842685-pat00007
는 선형 부분을 나타내며,
Figure 112010048842685-pat00008
및
Figure 112010048842685-pat00009
은 각각 2차 및 3차 비선형 부분을 나타낸다.
또한, 본 발명에 따른 기저대역과 통과대역간의 관계를 고려하여,
Figure 112010048842685-pat00010
을 상기 [수학식 1]에 대입하면 [수학식 2]와 같은 결과 식을 도출할 수 있다.
Figure 112010048842685-pat00011
상기 [수학식 2]에서
Figure 112010048842685-pat00012
는 DC(Direct Current) 위치에서의 신호를 의미하며, 두 번째 항은
Figure 112010048842685-pat00013
주파수 위치인 대역 1에서의 출력을 의미한다. 또한, 세 번째 및 네 번째 항은
Figure 112010048842685-pat00014
주파수 위치 및
Figure 112010048842685-pat00015
주파수 위치에서의 증폭기 출력 신호를 의미한다. 다섯 번째 항은
Figure 112010048842685-pat00016
주파수 위치인 대역 2에서의 출력을 의미하며, 여섯 번째 및 일곱 번째 항은
Figure 112010048842685-pat00017
주파수 위치 및
Figure 112010048842685-pat00018
주파수 위치에서의 증폭기 출력을 의미한다.
상기 [수학식 2]에서 확인할 수 있듯이 만약 증폭기가 선형이면
Figure 112010048842685-pat00019
주파수 위치에는
Figure 112010048842685-pat00020
신호만,
Figure 112010048842685-pat00021
주파수 위치에는
Figure 112010048842685-pat00022
신호만 나타나야 하지만, 증폭기의 비선형 특성에 의해 대역 1 및 대역 2 신호는 서로 혼변조 및 하모닉을 발생시켜 서로의 신호를 왜곡하고 있음을 알 수 있다. 특히
Figure 112010048842685-pat00023
이면 세 번째 항은 다섯 번째 항에 더해져서 나타나게 된다. 이 경우에도 다음에 기술하는 내용을 바탕으로 다섯 번째 항을 세 번째 항에 더한 새로운 식으로 증폭기 모델을 확장하여 전치왜곡 알고리즘을 유도할 수 있다.
한편, 도 2에서와 같이 증폭기 출력단과 안테나 사이에 전송하고자 하는 주파수 대역만 통과하는 필터를 가정하면
Figure 112010048842685-pat00024
및
Figure 112010048842685-pat00025
주파수 근처의 대역 신호를 제외한 나머지 신호는 모두 필터에 의해 제거된다. 따라서 일반적인 전력 증폭기 출력은 다음 [수학식 3]과 같이 표현된다.
Figure 112010048842685-pat00026
여기서,
Figure 112010048842685-pat00027
은
Figure 112010048842685-pat00028
과
Figure 112010048842685-pat00029
의 비선형 함수이며,
Figure 112010048842685-pat00030
은 전송하는 최대 다중 대역의 개수이다. 디지털 신호처리를 위하여 증폭기 출력식을 다음 [수학식 4]와 같이 이산영역(discrete domain) 에서 표현하면, 이후의 모든 과정은 이산영역에서 처리된다.
Figure 112010048842685-pat00031
앞서 기술한 바와 같이 두 대역 신호를 하나의 전력 증폭기를 이용하여 전송하는 경우 두 신호는 증폭기 비선형 특성에 의해 상호간 왜곡 발생으로 송신 성능은 크게 떨어진다. 따라서, 전력 증폭기에 의한 비선형 특성은 보상되어야 한다.
이하, 도 3 내지 도 10을 참조하여 본 발명에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 장치의 구조와 그 알고리즘에 대해 살피면 아래와 같다.
도 3에 도시된
Figure 112010048842685-pat00032
과
Figure 112010048842685-pat00033
는 각각 대역 1 및 대역 2에서의 신호를 선형화 하는 전치왜곡 함수이다. (N개의 대역을 고려할 경우 N개의 전치왜곡기가 필요하다.) 본 발명 구조에서 전치왜곡 문제는 다음 [수학식 5]와 같이 표현할 수 있다.
Figure 112010048842685-pat00034
여기서,
Figure 112010048842685-pat00035
는 전력 증폭기의 이상적인 이득이다. 상기 [수학식 5]를 만족하는 전치왜곡기
Figure 112010048842685-pat00036
과
Figure 112010048842685-pat00037
를 구하기 위한 실시 예는 다음과 같다.
전력 증폭기 모델 추정 실시예
전치왜곡을 통한 선형화를 수행하기 위해 전력 증폭기의 특성
Figure 112010048842685-pat00038
for
Figure 112010048842685-pat00039
을 추정한다. 본 발명의 실시예에서 전력 증폭기를 상기 [수학식 1]과 같이 3차 다항식으로 표현했으므로, 상기 [수학식 2]로부터 대역 1의 증폭기 특성인
Figure 112010048842685-pat00040
은 아래의 [수학식 6]과 같이 표현된다. 고차 다항식으로 표현된 증폭기 모델은 앞서 기술한 증폭기 모델 유도 과정을 참고하여 쉽게 확장가능하다.
Figure 112010048842685-pat00041
여기서,
Figure 112010048842685-pat00042
은 추정해야 할 3x1 증폭기 특성 벡터이며
Figure 112010048842685-pat00043
이다. 같은 방식으로 대역 2의 증폭기 특성은 [수학식 7]과 같이 표현된다.
Figure 112010048842685-pat00044
여기서,
Figure 112010048842685-pat00045
은 추정해야 할 3x1 증폭기 특성 벡터이며
Figure 112010048842685-pat00046
이다.
또한, 증폭기 특성을 나타내는
Figure 112010048842685-pat00047
및
Figure 112010048842685-pat00048
벡터를 추정하기 위하여 다음과 같은 MSE (mean square errors) 비용 함수 (cost function)의 최적화를 고려하며 이때, 비용함수는 [수학식 8]과 같이 정의된다.
Figure 112010048842685-pat00049
여기서
Figure 112010048842685-pat00050
이며,
Figure 112010048842685-pat00051
는 증폭기 출력 신호를 feedback한 신호에서 i번째 대역 주파수의 down conversion을 통해 기저대역으로 변환한 신호이다. 상기 비용함수는 LMS (least mean squares) 방식에 의해 최소화 될 수 있으며, 이때 [수학식 8]에서 단일 샘플 평균을 취한 비용함수를 최소화 하는 계수 갱신 알고리즘은 다음의 [수학식 9]와 같이 유도되며, 여기서
Figure 112010048842685-pat00052
는 스텝사이즈이다.
Figure 112010048842685-pat00053
전치왜곡계수 추출 실시예
상기와 같이 전력 증폭기의 특성 계수를 추정한 후, 두 대역을 동시에 선형화 하는 전치왜곡 계수를 추출할 수 있다. 본 발명의 실시예에서 전치왜곡기는 다음 [수학식 10]과 같이 표현된다.
여기서,
Figure 112010048842685-pat00055
및
Figure 112010048842685-pat00056
는 각각 대역 1과 대역 2를 선형화하는 6x1 전치왜곡 벡터 계수이며, 본 발명에서는 전치왜곡기의 차수를 5차로 제한하였다. 그러나 전치왜곡기 차수는 설계자에 의해 확장가능하다.
또한,
Figure 112010048842685-pat00057
이고,
Figure 112010048842685-pat00058
이다.
여기서,
Figure 112010048842685-pat00059
과
Figure 112010048842685-pat00060
벡터는 각각 대역 1과 대역 2에 영향을 주는
Figure 112010048842685-pat00061
과
Figure 112010048842685-pat00062
두 신호의 조합으로 이루어진다.(즉,
Figure 112010048842685-pat00063
과
Figure 112010048842685-pat00064
두신호의 상호 곱 조합 중
Figure 112010048842685-pat00065
(대역 1) 및
Figure 112010048842685-pat00066
(대역 2) 신호를 내는 조합으로 전치왜곡기 항을 구성할 수 있다.)
전치 왜곡 계수를 추출하기 위하여 앞서 고려한 바와 같이 MSE 비용함수를 고려하되, 두 개 대역을 동시에 고려하기 위하여 [수학식 11]과 같은 각 대역의 MSE의 합을 최소화하는 방안을 고려한다.
Figure 112010048842685-pat00067
여기서,
Figure 112010048842685-pat00068
,
Figure 112010048842685-pat00069
이며,
Figure 112010048842685-pat00070
가
Figure 112010048842685-pat00071
는 두 대역의 중요성을 나타내는 weight factor이다. [수학식 11]에서 단일 샘플 평균을 고려한 LMS 방식을 고려하여 [수학식 11]을 최소화 하는
Figure 112010048842685-pat00072
을 얻기 위한 적응 알고리즘은 다음 [수학식 12]와 같이 도출된다.
Figure 112010048842685-pat00073
이때,
Figure 112010048842685-pat00074
값은 고정되어 있다고 가정한다. 같은 방식으로
Figure 112010048842685-pat00075
를 얻기 위한 적응 알고리즘은 다음 [수학식 13]과 같이 도출된다.
Figure 112010048842685-pat00076
여기서,
Figure 112010048842685-pat00077
값은 고정되어 있다고 가정한다. 따라서, 상기 알고리즘은 반복적으로
Figure 112010048842685-pat00078
값을 고정 후, [수학식 12]를 수행하여
Figure 112010048842685-pat00079
값을 갱신하고,
Figure 112010048842685-pat00080
값을 고정 후 [수학식 13]을 수행하여
Figure 112010048842685-pat00081
를 갱신하면서 수렴해 나가게 된다.
이하, 상술한 바와 같은 전력 증폭기 모델 추정 실시예와, 전치왜곡계수 추출 실시예에 따라 본 발명의 다중대역/다중모드 송신기를 위한 전치왜곡 장치를 정리하면, 도 3에 도시된 바와 같다.
먼저, 전치왜곡기(10)는 복수개(이하, 개)의 대역의 신호를 선형화하기 위해 N개로 구성되고, 전력증폭기(20)는 N개의 전치왜곡기의 출력 신호를 증폭한다.
또한, 적응 계수기(30)는 N개 대역의 전력 증폭기 특성을 추정하고, 추정된 증폭기 특성을 이용하여 전치왜곡 계수를 추정하되, [수학식 11]과 같이 표현되는 비용함수를 최소화하기 위하여, N개의 대역의 비용 함수의 가중값을 고려한 합이 최소가 되도록 구성된다.
구체적으로 본 발명은, N개의 전치왜곡기(10) 중에서 갱신하고자 하는 하나의 전치왜곡기(10)의 계수를 제외한 나머지 N-1개의 전치왜곡기(10)의 계수를 고정한 후 갱신하고자 하는 하나의 전치왜곡기(10)의 계수를 추출하여 갱신하고, 갱신된 새로운 하나의 전치왜곡기(10) 특성에 의해 상기 N개의 대역의 비용함수의 가중값을 고려한 합을 산출한다.
또한, N개의 대역의 비용함수의 가중값을 고려한 합이 기 설정된 값에 부합할 때까지, 상기 N개의 전치왜곡기(10) 중 순차적으로 전치왜곡기(10)를 하나씩 선택하여 선택된 전치왜곡기(10)의 계수를 갱신하고, 상기 N개의 대역의 비용함수의 가중값을 고려한 합을 산출한다.
여기서, 부합이란 미리 설정된 수렴값에 대해 미리 설정된 오차 범위 내로 상기 N개의 대역의 비용함수의 가중값을 고려한 합이 들어오거나, 또는 전 단계의 상기 N개의 대역의 비용함수의 가중값을 고려한 합과 현 단계의 합을 비교하여 그 차이값이 미리 설정된 차이값 범위내인 경우로 이해함이 바람직하다.
또한, 상기 N개의 대역의 비용함수의 가중값을 고려한 합은 [수학식 11]을 통해 도출되는데, 여기서, N의 값이 2 인 경우를 고려하면 즉, 두개 대역의 신호를 입력받는 경우를 각각
Figure 112010048842685-pat00082
,
Figure 112010048842685-pat00083
로 나타내고,
Figure 112010048842685-pat00084
,
Figure 112010048842685-pat00085
는 두 대역의 중요성을 나타내는 가중값(Weight Factor)이다.
[수학식 11]
Figure 112010048842685-pat00086
여기서, w1과 w2는 상기 전력증폭기의 두 대역의 특성을 나타내는 추정 벡터를 각각 나타내며,
Figure 112010048842685-pat00087
이고,
Figure 112010048842685-pat00088
이며,
Figure 112010048842685-pat00089
은 주파수가
Figure 112010048842685-pat00090
주파수 대역을 전치왜곡기(10)의 출력신호이고,
Figure 112010048842685-pat00091
는
Figure 112010048842685-pat00092
주파수 대역을 위한 전치왜곡기(10)의 출력신호이다.
또한, 전치왜곡기의 계수
Figure 112010048842685-pat00093
,
Figure 112010048842685-pat00094
를 도출하는 적응 알고리즘은 [수학식 10]을 통해 도출된다.
[수학식 10]
Figure 112010048842685-pat00095
여기서,
Figure 112010048842685-pat00096
,
Figure 112010048842685-pat00097
는 각각
Figure 112010048842685-pat00098
과
Figure 112010048842685-pat00099
주파수 대역 신호를 위한 전치왜곡기 계수이며,
Figure 112010048842685-pat00100
과
Figure 112010048842685-pat00101
는 각각
Figure 112010048842685-pat00102
과
Figure 112010048842685-pat00103
주파수 대역에서 전송하고자 하는 송신 신호이다.
여기서,
Figure 112010048842685-pat00104
이고,
Figure 112010048842685-pat00105
이다.
한편, 상술한 바와 같은 본 발명의 일실시예에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 방법을 정리하면, 도 4에 도시된 바와 같다.
먼저, 전치왜곡기 설계를 위한 N개 대역에서의 전력 증폭기 특성을 파악한다(S100).
이어서, 적응 계수기가 N개 대역의 동시 선형화를 위한 N개 전치왜곡 계수를 추출한다(S200).
그리고, 단일개의 전력 증폭기가 추출된 N개의 전치왜곡 계수를 적용하여 전치왜곡된 N개의 신호를 더하여 증폭시킨다(S300).
한편, 도 5를 참조하여 상기 S300단계의 세부과정에 대해 살피면 아래와 같다.
먼저, N개의 전치왜곡기 중에서 갱신하고자 하는 하나의 전치왜곡기 계수를 제외한 나머지 N-1개의 전치왜곡기 계수를 고정한다(S310).
이어서, 갱신하고자 하는 하나의 전치왜곡기의 계수를 추출하여 갱신하고, 갱신된 새로운 하나의 전치왜곡기 특성에 의해 상기 N개의 대역의 비용함수의 가중값을 고려한 합을 산출한다(S320).
뒤이어, N개의 대역의 비용함수 가중값을 고려한 합이 기 설정된 값에 부합할 때까지, 상기 N개의 전치왜곡기 중 하나씩 순차적으로 계수 갱신을 수행한다.(S330).
그리고, 선택된 전치왜곡기의 계수를 갱신하고 상기 N개의 대역의 비용함수의 가중값을 고려한 합을 산출한다(S340).
이하, 본 발명에 따른 다중대역/다중모드 송신기를 위한 전치왜곡 장치의 전력 증폭기 특성 추정 성능에 대한 검증을 도 6 내지 도 11을 참조하여 살피면 아래와 같다.
본 실시예에서 전력 증폭기의 특성을 [수학식 14]와 같이 3차로 상정했으며, 상기 [수학식 14]와 같은 전력 증폭기 모델에서 더 높은 차수를 고려할 경우 상기 [수학식 6]과 [수학식 7]도 더 높은 차수로 확장 가능하다.
또한, 대역 1 및 대역 2의 증폭기 특성을 나타내는
Figure 112010048842685-pat00106
초기값으로는
Figure 112010048842685-pat00107
를 사용하였고, 스텝사이즈
Figure 112010048842685-pat00108
는 0.5를 사용하였다.
도 6 및 도 7은 증폭기 특성 추정에서 MSE 값 (
Figure 112010048842685-pat00109
)을 보여주는 learning curve이다. 여기서, Learning curve는 50번 모의실험 결과를 평균하여 얻은 결과이다. 결과로부터 5,000 iteration후에 수렴한다는 것을 확인할 수 있고, 약 10- 7근처에서 수렴한다.
전력 증폭기의 특성 추정 과정에서 전술한 바와 같은 수렴 이후, 추출한 증폭기 특성을 이용하여 전치왜곡 계수를 추출한다. 이때 전치왜곡기는 [수학식 10]과 같이 표현되며, 본 발명 실시예에서는 5차로 제한하였다. 그러나, 전치왜곡 성능 향상을 위하여 설계자에 의해 더 높은 차수로의 설계가 가능하다. 전치왜곡 계수
Figure 112010048842685-pat00110
의 초기값으로는
Figure 112010048842685-pat00111
를 사용하였으며, 스텝사이즈
Figure 112010048842685-pat00112
값은 5를 사용하였다.
한편, 도 8 및 도 9는 수렴 특성을 보여주는 learning curve이다. 여기서도 50번의 실험을 평균하여 얻은 그래프이다. 대역 1과 대역 2를 동시에 선형화하는 전치왜곡 계수는 약 10,000 iteration 이후에 수렴하는 것을 확인할 수 있다.
또한, 도 10 및 도 11은 각각 대역 1과 대역 2에서의 주파수 스펙트럼을 보여주는 그림이다. 전치왜곡을 적용하지 않을 경우 두 대역은 서로 간섭을 주어서 서로 왜곡되어 있는 것을 확인할 수 있다. 그러나, 본 발명에서 제안한 전치왜곡을 적용할 경우 두 대역은 동시에 선형화되며, out of band spectrum 을 크게 감소시키는 것을 확인할 수 있다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정이 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변경 및 수정과 균등 물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
A: 다중대역/다중모드 송신기를 위한 전치왜곡 장치
10: 전치왜곡기 20: 전력증폭기
30: 적응 계수기

Claims (9)

  1. 전치왜곡 장치에 있어서,
    복수개(2 이상의 자연수 N(이하, 'N')개) 대역의 신호를 선형화하기 위한 N개의 전치왜곡기;
    상기 N개의 전치왜곡기에 대한 출력 신호를 증폭하는 하나의 전력증폭기; 및
    상기 N개의 전치왜곡기 각각에 대한 계수를 추출하고, 상기 전력증폭기의 특성을 도출하는 적응 계수기;를 포함하는 다중대역/다중모드 송신기를 위한 전치왜곡 장치.
  2. 제1항에 있어서,
    상기 적응 계수기는,
    N개 대역의 전력 증폭기 특성을 추정하는 증폭기 특성 추정기와 N개 대역의 전치왜곡기의 계수를 갱신하는 추정기를 포함하는 것을 특징으로 하되,
    상기 전치왜곡 계수를 갱신하는 추정기는, 전체 대역에서의 에러값을 고려한 합의 비용함수가 최소가 되도록 하는 것을 특징으로 하는 다중대역/다중모드 송신기를 위한 전치왜곡 장치.
  3. 제2항에 있어서,
    상기 적응 계수기는,
    각 대역에서 증폭기 실제 출력 신호와의 차이를 최소로 하는 전력 증폭기 모델의 계수를 추출하여 갱신하는 추정기;를 포함하는 것을 특징으로 하는 다중대역/다중모드 송신기를 위한 전치왜곡 장치.
  4. 제2항에 있어서,
    상기 적응 계수기는,
    상기 N개의 전치왜곡기 중에서 갱신하고자 하는 어느 하나의 전치왜곡기 계수를 제외한 나머지 N-1개의 전치왜곡기 계수를 고정한 이후, 갱신하고자 하는 어느 하나의 전치왜곡기 계수를 추출하여 갱신하고, 갱신된 전치왜곡기의 특성에 의해 상기 N개 대역의 비용함수에 대한 가중값을 고려한 합을 산출하는 것을 특징으로 하는 다중대역/다중모드 송신기를 위한 전치왜곡 장치.
  5. 제4항에 있어서,
    상기 N개 대역의 비용함수에 대한 가중값을 고려한 합이 기 설정된 값에 부합할 때까지, 상기 N개의 전치왜곡기 중 하나씩 순차적으로 전치왜곡기의 계수를 갱신하고, 상기 N개 대역의 비용함수에 대한 가중값을 고려한 합을 산출하되,
    상기 부합은, 기 설정된 수렴값에 대해 기 설정된 오차 범위 내로 상기 N개 대역의 비용함수에 대한 가중값을 고려한 합이 들어오거나, 또는 전 단계의 상기 N개 대역의 비용함수에 대한 가중값을 고려한 합과 현 단계의 합을 비교하여 그 차이값이 기 설정된 차이값 범위 내인 경우인 것을 특징으로 하는 다중대역/다중모드 송신기를 위한 전치왜곡 장치.
  6. 제4항에 있어서,
    상기 N개 대역의 비용함수에 대한 가중값을 고려한 합은 [수학식 11]에 의해 도출하되,
    Figure 112010048842685-pat00113
    과
    Figure 112010048842685-pat00114
    는 상기 전력증폭기의 두 대역의 특성을 나타내는 추정 벡터를 의미하며,
    Figure 112010048842685-pat00115
    이고,
    Figure 112010048842685-pat00116
    이며,
    Figure 112010048842685-pat00117
    은 주파수가
    Figure 112010048842685-pat00118
    주파수 대역을 전치왜곡기에 대한 출력신호이고,
    Figure 112010048842685-pat00119
    는
    Figure 112010048842685-pat00120
    주파수 대역을 위한 전치왜곡기에 대한 출력 신호인 것을 특징으로 하는 다중대역/다중모드 송신기를 위한 전치왜곡 장치.
    [수학식 11]
    Figure 112010048842685-pat00121

  7. 제5항에 있어서,
    상기 전치왜기기의 계수
    Figure 112010048842685-pat00122
    ,
    Figure 112010048842685-pat00123
    를 도출하는 적응 알고리즘은 [수학식 10]을 통해 도출되되,
    상기
    Figure 112010048842685-pat00124
    및
    Figure 112010048842685-pat00125
    는 각각 대역 1과 대역 2를 선형화하는 6x1 전치왜곡 벡터 계수이며,
    Figure 112010048842685-pat00126
    ,
    Figure 112010048842685-pat00127
    인 것을 특징으로 하는 다중대역/다중모드 송신기를 위한 전치왜곡 장치.
    [수학식 10]
    Figure 112010048842685-pat00128

  8. 다중대역/다중모드 송신기를 위한 전치왜곡 방법에 있어서,
    (a) 전치왜곡기 계수를 추정하기 위하여 2 이상의 자연수 N(이하, 'N')개 대역에서의 전력 증폭기 특성을 파악하는 단계;
    (b) 적응 계수기가 N개 대역의 동시 선형화를 위한 N개 전치왜곡 계수를 추출하는 단계; 및
    (c) 단일개의 전력 증폭기가 추출된 N개의 전치왜곡 계수를 적용하여 전치왜곡된 N개의 신호를 더하여 증폭하는 단계;를 포함하는 것을 특징으로 하는 다중대역/다중모드 송신기를 위한 전치왜곡 방법.
  9. 제8항에 있어서,
    상기 (c) 단계는,
    (c-1) N개의 전치왜곡기 중에서 갱신하고자 하는 하나의 전치왜곡기 계수를 제외한 나머지 N-1개의 전치왜곡기 계수를 고정하는 단계;
    (c-2) 갱신하고자 하는 하나의 전치왜곡기의 계수를 추출하여 갱신하고, 갱신된 새로운 하나의 전치왜곡기 특성에 의해 상기 N개의 대역의 비용함수의 가중값을 고려한 합을 산출하는 단계;
    (c-3) N개의 대역의 비용함수 가중값을 고려한 합이 기 설정된 값에 부합할 때까지, 상기 N개의 전치왜곡기 계수가 갱신되지 않은 전치왜곡기 중 하나씩 순차적으로 전치왜곡기를 선택하는 단계; 및
    (c-4) 선택된 전치왜곡기의 계수를 갱신하고 상기 N개의 대역의 비용함수의 가중값을 고려한 합을 산출하는 단계;를 포함하는 것을 특징으로 하는 것을 특징으로 하는 다중대역/다중모드 송신기를 위한 전치왜곡 방법.
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