KR101087183B1 - Method for forming thin film resistor of semiconductor device - Google Patents

Method for forming thin film resistor of semiconductor device Download PDF

Info

Publication number
KR101087183B1
KR101087183B1 KR1020040088774A KR20040088774A KR101087183B1 KR 101087183 B1 KR101087183 B1 KR 101087183B1 KR 1020040088774 A KR1020040088774 A KR 1020040088774A KR 20040088774 A KR20040088774 A KR 20040088774A KR 101087183 B1 KR101087183 B1 KR 101087183B1
Authority
KR
South Korea
Prior art keywords
forming
thin film
interlayer insulating
metal
insulating film
Prior art date
Application number
KR1020040088774A
Other languages
Korean (ko)
Other versions
KR20060039607A (en
Inventor
금소현
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040088774A priority Critical patent/KR101087183B1/en
Publication of KR20060039607A publication Critical patent/KR20060039607A/en
Application granted granted Critical
Publication of KR101087183B1 publication Critical patent/KR101087183B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 공정 수 및 비용 감소와 소자 특성 향상을 기대할 수 있는 반도체 소자의 박막 레지스터 형성방법에 관한 것이다. 이 방법은, 반도체 기판 상에 트렌치를 갖는 제 1 층간절연막을 형성하는 단계; 트렌치를 매립하는 제 1 금속배선을 형성하는 단계; 제 1 금속배선을 포함한 제 1 층간절연막 상에 제 1 금속배선의 소정 부분들을 노출시키는 다수의 제 1 콘택홀들을 갖는 제 2 층간절연막을 형성하는 단계; 결과물 상에 박막 레지스터용 금속막을 형성하는 단계; 제 2 층간절연막이 노출될 때까지 박막 레지스터용 금속막을 씨엠피하여 제 1 콘택홀들을 매립하는 다수의 박막 레지스터들을 형성하는 단계; 제 2 층간절연막을 추가적으로 식각하여 제 1 금속배선의 소정 부분을 노출시키는 제 2 콘택홀을 형성하는 단계; 제 2 콘택홀을 매립하는 플러그를 형성하는 단계; 및 결과물 상에 박막 레지스터들 및 플러그와 연결되는 제 2 금속배선들을 형성하는 단계;를 포함한다.The present invention relates to a method for forming a thin film resistor of a semiconductor device which can be expected to reduce the number of processes and costs and to improve device characteristics. The method includes forming a first interlayer insulating film having a trench on a semiconductor substrate; Forming a first metal interconnect to fill the trench; Forming a second interlayer insulating film having a plurality of first contact holes exposing predetermined portions of the first metal wiring on the first interlayer insulating film including the first metal wiring; Forming a metal film for a thin film resistor on the resultant; CMPing the metal film for the thin film resistor until the second interlayer insulating film is exposed to form a plurality of thin film resistors filling the first contact holes; Additionally etching the second interlayer insulating film to form a second contact hole exposing a predetermined portion of the first metal wiring; Forming a plug to fill the second contact hole; And forming second metal wires connected to the thin film resistors and the plug on the resultant.

Description

반도체 소자의 박막 레지스터 형성방법{Method for forming thin film resistor of semiconductor device}Method for forming thin film resistor of semiconductor device

도 1a 내지 도 1e는 종래 반도체 소자의 박막 레지스터 형성방법을 설명하기 위한 공정별 단면도.1A to 1E are cross-sectional views of processes for describing a method of forming a thin film resistor of a conventional semiconductor device.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 박막 레지스터 형성방법을 설명하기 위한 공정별 단면도.2A to 2D are cross-sectional views of processes for explaining a method of forming a thin film resistor of a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

30: 반도체 기판 31: 제 1 층간절연막30 semiconductor substrate 31 first interlayer insulating film

32: 트렌치 33: 제 1 금속막32: trench 33: first metal film

33a: 제 1 금속배선 34: 제 2 층간절연막33a: first metal wiring 34: second interlayer insulating film

C1,C2,‥‥,Cn: 제 1 콘택홀들 35: 제 2 금속막C 1 , C 2 , ..., C n : first contact holes 35: second metal film

35a: 박막 레지스터들 36: 제 2 콘택홀35a: thin film resistors 36: second contact hole

37: 플러그 38a,38b: 제 2 금속배선들37: plug 38a, 38b: second metal wires

본 발명은 반도체 소자의 제조방법에 관한 것이고, 특히, 공정 수 및 비용을 감소시킬 수 있고, 소자의 특성 향상을 기대할 수 있는 반도체 소자의 박막 레지스터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a thin film resistor of a semiconductor device, which can reduce the number of processes and costs, and can improve the characteristics of the device.

박막 레지스터는 집적회로에 의해 이용되는 저항기의 형태이고 그 명칭으로부터 유추할 수 있는 바와 같이, 저항 재료의 박막층으로 형성된다. 실리콘 크롬(SiCr), 니켈 크롬(NiCr), 탄탈륨 나이트라이드(TaN) 및 티타늄 나이트라이드(TiN)를 포함하는 다수의 저항 재료가 박막 레지스터를 형성하는데 이용된다.The thin film resistor is formed of a thin film layer of a resistive material, as can be inferred from its name and in the form of a resistor used by an integrated circuit. A number of resistive materials are used to form thin film resistors, including silicon chromium (SiCr), nickel chromium (NiCr), tantalum nitride (TaN) and titanium nitride (TiN).

도 1a 내지 도 1e는 종래 반도체 소자의 박막 레지스터 형성방법을 설명하기 위한 공정별 단면도이다.1A to 1E are cross-sectional views of processes for describing a method of forming a thin film resistor of a conventional semiconductor device.

종래 반도체 소자의 박막 레지스터 형성방법은, 도 1a에 도시한 바와 같이, 반도체 기판(10) 상에 제 1 층간절연막(11)을 형성한 다음, 제 1 층간절연막(11)의 일부분을 소정 두께만큼 식각하여 트렌치(12)를 형성한다. 이어서, 결과물 상에 트렌치(12)를 매립하도록 Cu막(13)을 형성한다.In a conventional method of forming a thin film resistor of a semiconductor device, as shown in FIG. 1A, a first interlayer insulating film 11 is formed on a semiconductor substrate 10, and then a portion of the first interlayer insulating film 11 is formed by a predetermined thickness. The trench 12 is etched to form the trench 12. Subsequently, a Cu film 13 is formed to fill the trench 12 on the resultant product.

그런 후에, 도 1b에 도시한 바와 같이, 제 1 층간절연막(11)이 노출될 때까지 Cu막(13)을 씨엠피(chemical mechanical polishing: CMP)하여 트렌치(12)를 매립하는 제 1 금속배선(13a)을 형성한다. 그런다음, 제 1 금속배선(13a)을 포함한 제 1 층간절연막(11) 상에 얼라인 키 형성영역(도시안됨)을 한정하는 감광막 패턴(14)을 형성한다. 그리고나서, 감광막 패턴(14)을 식각 마스크로 이용하여 제 1 층간절연막(11)을 소정 두께만큼 식각하여 얼라인 키(15)를 형성한다.Thereafter, as shown in FIG. 1B, the first metal wiring to fill the trench 12 by CMP of the Cu film 13 until the first interlayer insulating film 11 is exposed. It forms (13a). Then, a photosensitive film pattern 14 defining an alignment key formation region (not shown) is formed on the first interlayer insulating film 11 including the first metal wiring 13a. Then, the first interlayer insulating film 11 is etched by a predetermined thickness using the photosensitive film pattern 14 as an etching mask to form the alignment key 15.

다음으로, 도 1c에 도시한 바와 같이, 감광막 패턴(14)을 제거한 후, 결과물 상에 박막 레지스터용 금속막(16) 및 식각정지막 형성용 절연막(17)을 차례로 형성한다. 박막 레지스터용 금속막(16)으로는 TaNX막을 이용하고, 식각정지막 형성용 절연막(17)으로는 Si3N4막을 이용한다.Next, as shown in FIG. 1C, after the photosensitive film pattern 14 is removed, the thin film resistor metal film 16 and the etch stop film forming insulating film 17 are sequentially formed on the resultant. A TaN X film is used as the thin film resistor metal film 16, and a Si 3 N 4 film is used as the insulating film 17 for forming an etch stop film.

이어서, 도 1d에 도시한 바와 같이, 식각정지막 형성용 절연막(17) 및 박막 레지스터용 금속막(16)을 선택적으로 식각하여 박막 레지스터(16a) 및 식각정지막(17a)을 형성한다. 그런 후에, 결과물 상에 제 2 층간절연막(18)을 형성한다.Subsequently, as shown in FIG. 1D, the etch stop film forming insulating film 17 and the thin film resistor metal film 16 are selectively etched to form the thin film resistor 16a and the etch stop film 17a. Thereafter, a second interlayer insulating film 18 is formed on the resultant.

그리고나서, 도 1e에 도시한 바와 같이, 제 2 층간절연막(18)을 선택적으로 식각하여 박막 레지스터(16a) 및 제 1 금속배선(13a)의 소정 부분들을 노출시키는 콘택홀들(c1,c2,c3,c4)을 형성한다. 그런다음, 각각의 콘택홀들(c 1,c2,c3,c4)을 Cu막으로 매립하여 플러그들(19a,19b,19c,19d)을 형성한다. 이후, 결과물 상에 각각의 플러그들(19a,19b,19c,19d)과 각각 연결되는 제 2 금속배선들(20a,20b,20c,20d)을 형성한다.Then, as illustrated in FIG. 1E, the contact holes c 1 and c exposing the predetermined portions of the thin film resistor 16a and the first metal wiring 13a by selectively etching the second interlayer insulating film 18. 2 , c 3 , c 4 ). Then, each of the contact holes c 1 , c 2 , c 3 and c 4 is filled with a Cu film to form plugs 19a, 19b, 19c and 19d. Subsequently, second metal wires 20a, 20b, 20c, and 20d are formed on the resultant, respectively, which are connected to the respective plugs 19a, 19b, 19c, and 19d.

그러나, 이러한 종래 반도체 소자의 박막 레지스터 형성방법은, 얼라인 키(15) 형성을 위한 마스크 공정이 추가됨에 따라 공정 수 및 비용이 추가되는 문제점이 있다. 그리고, 박막 레지스터(16a)와 제 2 금속배선들(20a, 20b)의 연결을 위한 플러그(19a, 19b)들이 박막 레지스터(16a)의 소정 부분에 직접적으로 콘택되기 때문에, 박막 레지스터(16a)의 고유한 저항 특성에 변화가 일어나서 소자의 특성이 열화될 수도 있다. However, the conventional method of forming a thin film resistor of a semiconductor device has a problem in that the number and cost of processes are added as a mask process for forming the alignment key 15 is added. Since the plugs 19a and 19b for connecting the thin film resistor 16a and the second metal wires 20a and 20b are directly contacted with a predetermined portion of the thin film resistor 16a, Inherent resistance characteristics may change, resulting in deterioration of the device characteristics.                         

따라서, 본 발명은 선행기술에 따른 반도체 소자의 박막 레지스터 형성방법에 내재되었던 상기한 바와 같은 문제점들을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 공정 수 및 비용을 감소시킬 수 있고, 소자의 특성 향상을 기대할 수 있는 반도체 소자의 박막 레지스터 형성방법을 제공함에 있다.Therefore, the present invention was created to solve the above problems inherent in the method of forming a thin film resistor of a semiconductor device according to the prior art, and an object of the present invention is to reduce the number of processes and the cost, and The present invention provides a method for forming a thin film resistor of a semiconductor device which can be expected to improve characteristics.

상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 반도체 소자의 박막 레지스터 형성방법이 제공되고: 이 방법은, 반도체 기판 상에 트렌치를 갖는 제 1 층간절연막을 형성하는 단계; 트렌치를 매립하는 제 1 금속배선을 형성하는 단계; 제 1 금속배선을 포함한 제 1 층간절연막 상에 제 1 금속배선의 소정 부분들을 노출시키는 다수의 제 1 콘택홀들을 갖는 제 2 층간절연막을 형성하는 단계; 결과물 상에 박막 레지스터용 금속막을 형성하는 단계; 제 2 층간절연막이 노출될 때까지 박막 레지스터용 금속막을 씨엠피하여 제 1 콘택홀들을 매립하는 다수의 박막 레지스터들을 형성하는 단계; 제 2 층간절연막을 추가적으로 식각하여 제 1 금속배선의 소정 부분을 노출시키는 제 2 콘택홀을 형성하는 단계; 제 2 콘택홀을 매립하는 플러그를 형성하는 단계; 및 결과물 상에 박막 레지스터들 및 플러그와 연결되는 제 2 금속배선들을 형성하는 단계;를 포함한다.In order to achieve the above object, according to one aspect of the present invention, there is provided a method of forming a thin film resistor of a semiconductor device, the method comprising: forming a first interlayer insulating film having a trench on a semiconductor substrate; Forming a first metal interconnect to fill the trench; Forming a second interlayer insulating film having a plurality of first contact holes exposing predetermined portions of the first metal wiring on the first interlayer insulating film including the first metal wiring; Forming a metal film for a thin film resistor on the resultant; CMPing the metal film for the thin film resistor until the second interlayer insulating film is exposed to form a plurality of thin film resistors filling the first contact holes; Additionally etching the second interlayer insulating film to form a second contact hole exposing a predetermined portion of the first metal wiring; Forming a plug to fill the second contact hole; And forming second metal wires connected to the thin film resistors and the plug on the resultant.

본 발명의 다른 일면에 따라, 상기 제 1 및 제 2 금속배선은 Al 및 Cu로 구성되는 군으로부터 선택되는 어느 하나로 이루어진다.According to another aspect of the present invention, the first and second metal wirings are made of any one selected from the group consisting of Al and Cu.

본 발명의 다른 일면에 따라, 상기 제 2 층간절연막은 TEOS, OSG 및 FSG로 구성되는 군으로부터 선택되는 어느 하나로 이루어진다. According to another aspect of the invention, the second interlayer insulating film is made of any one selected from the group consisting of TEOS, OSG and FSG.                     

본 발명의 다른 일면에 따라, 상기 박막 레지스터용 금속막은 TaNX, TiNX, WSiNX, NiCr 및 FeSi로 구성되는 군으로부터 선택되는 어느 하나로 이루어진다.According to another aspect of the invention, the thin film resistor metal film is made of any one selected from the group consisting of TaN X , TiN X , WSiN X , NiCr and FeSi.

본 발명의 또 다른 일면에 따라, 상기 박막 레지스터용 금속막은 CVD, PVD 또는 ALD에 의해 형성된다.According to another aspect of the present invention, the thin film resistor metal film is formed by CVD, PVD or ALD.

(실시예)(Example)

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 박막 레지스터 형성방법을 설명하기 위한 공정별 단면도이다.2A to 2D are cross-sectional views illustrating processes of forming a thin film resistor of a semiconductor device according to the present invention.

본 발명에 따른 반도체 소자의 박막 레지스터 형성방법은, 도 2a에 도시한 바와 같이, 반도체 기판(30) 상에 제 1 층간절연막(31)을 형성한 다음, 제 1 층간절연막(31)의 일부분을 소정 두께만큼 식각하여 트렌치(32)를 형성한다. 이어서, 결과물 상에 트렌치(32)를 매립하도록 제 1 금속막(33)을 형성한다. 제 1 금속막(33)은 Al 및 Cu로 구성되는 군으로부터 선택되는 어느 하나로 이루어진다.In the method of forming a thin film resistor of a semiconductor device according to the present invention, as shown in FIG. 2A, a first interlayer insulating film 31 is formed on a semiconductor substrate 30, and then a part of the first interlayer insulating film 31 is removed. The trench 32 is etched by a predetermined thickness. Next, the first metal film 33 is formed to fill the trench 32 on the resultant. The first metal film 33 is made of any one selected from the group consisting of Al and Cu.

그런 후에, 도 2b에 도시한 바와 같이, 제 1 층간절연막(31)이 노출될 때까지 제 1 금속막(33)을 씨엠피하여 트렌치(32)를 매립하는 제 1 금속배선(33a)을 형성한다. 그 다음, 제 1 금속배선(33a)을 포함한 제 1 층간절연막(31) 상에 제 2 층간절연막(34)을 형성하고 나서, 제 2 층간절연막(34)을 선택적으로 식각하여 제 1 금속배선(33a)의 소정 부분들을 노출시키는 다수의 제 1 콘택홀들(C1,C2,‥‥,C n) 을 형성한다. 제 2 층간절연막(34)은 TEOS(tetra ethyl ortho silicate), OSG(organo silicate glass) 및 FSG(fluoro silicate glass)로 구성되는 군으로부터 선택되는 어느 하나로 이루어지며, 제 2 층간절연막(34)의 두께는 후속으로 형성되는 박막 레지스터의 길이를 결정짓게 된다.Thereafter, as shown in FIG. 2B, the first metal film 33 is CMP until the first interlayer insulating film 31 is exposed to form the first metal wiring 33a for filling the trench 32. . Next, after forming the second interlayer insulating film 34 on the first interlayer insulating film 31 including the first metal wiring 33a, the second interlayer insulating film 34 is selectively etched to form the first metal wiring ( A plurality of first contact holes C 1 , C 2 ,..., C n exposing predetermined portions of 33a) is formed. The second interlayer insulating film 34 is made of any one selected from the group consisting of tetra ethyl ortho silicate (TEOS), organo silicate glass (OSG), and fluoro silicate glass (FSG), and the thickness of the second interlayer insulating film 34 Determines the length of the subsequently formed thin film resistor.

그런다음, 도 2c에 도시한 바와 같이, 결과물 상에 박막 레지스터용 제 2 금속막(35)을 형성한다. 제 2 금속막(35)은 TaNX, TiNX, WSiNX, NiCr 및 FeSi로 구성되는 군으로부터 선택되는 어느 하나로 이루어진다. 제 2 금속막(35)은 CVD(chemical vapor deposition), PVD(physical vapor deposition) 또는 ALD(atomic layer deposition)에 의해 형성된다.Then, as shown in Fig. 2C, a second metal film 35 for thin film resistor is formed on the resultant. The second metal film 35 is made of any one selected from the group consisting of TaN X , TiN X , WSiN X , NiCr, and FeSi. The second metal film 35 is formed by chemical vapor deposition (CVD), physical vapor deposition (PVD) or atomic layer deposition (ALD).

이어서, 도 2d에 도시한 바와 같이, 제 2 층간절연막(34)이 노출될 때까지 제 2 금속막(35)을 씨엠피하여 제 1 콘택홀들(C1,C2,‥‥,Cn)을 매립하는 다수의 박막 레지스터들(35a)을 형성한다. 그리고나서, 제 2 층간절연막(34)을 추가적으로 식각하여 제 1 금속배선(33a)의 소정 부분을 노출시키는 제 2 콘택홀(36)을 형성한다. 그런다음, 제 2 콘택홀(36)을 Cu막으로 매립하여 플러그(37)를 형성한다.Then, as shown in Figure 2d, the second interlayer insulating film 34 is avoided in the CMP second metal film (35) until it is exposed first contact holes (C 1, C 2, ‥‥, C n) Forming a plurality of thin film resistors 35a. Then, the second interlayer insulating film 34 is additionally etched to form a second contact hole 36 exposing a predetermined portion of the first metal wiring 33a. Thereafter, the second contact hole 36 is filled with a Cu film to form a plug 37.

이후, 결과물 상에 박막 레지스터들(35a) 및 플러그(37)와 각각 연결되는 제 2 금속배선들(38a,38b)을 형성한다. 제 2 금속배선들(38a,38b)은 Al 및 Cu로 구성되는 군으로부터 선택되는 어느 하나로 이루어진다.Thereafter, second metal wires 38a and 38b connected to the thin film resistors 35a and the plug 37 are formed on the resultant. The second metal wires 38a and 38b are made of any one selected from the group consisting of Al and Cu.

이와 같은 방법으로 박막 레지스터들(35a)을 형성하면, 얼라인 키를 형성할 필요가 없고, 플러그(37)와 다수의 박막 레지스터들(35a)이 병렬연결되어 플러그 (37)와 박막 레지스터(35a)가 직접적으로 콘택되지 않는다.When the thin film resistors 35a are formed in this manner, it is not necessary to form an alignment key, and the plug 37 and the plurality of thin film resistors 35a are connected in parallel to the plug 37 and the thin film resistor 35a. ) Is not directly contacted.

본 발명의 상기한 바와 같은 구성에 따라, 제 1 금속배선의 소정 부분들을 노출시키는 다수의 제 1 콘택홀들을 갖는 제 2 층간절연막을 형성한 후, 제 1 콘택홀들을 매립하는 다수의 박막 레지스터들을 형성함으로써, 얼라인 키 형성 공정을 생략시켜 공정 수 및 비용을 감소시킬 수 있다. 그리고, 플러그와 다수의 박막 레지스터들이 병렬연결되므로, 플러그와 박막 레지스터가 직접적으로 콘택되지 않는다. 따라서, 박막 레지스터의 고유한 저항 특성이 변화되는 것을 방지하여, 소자의 특성 향상을 기대할 수 있다.According to the above-described configuration of the present invention, after forming a second interlayer insulating film having a plurality of first contact holes exposing predetermined portions of the first metal wiring, the plurality of thin film resistors filling the first contact holes are formed. By forming, the number of steps and cost can be reduced by omitting the alignment key forming step. In addition, since the plug and the plurality of thin film resistors are connected in parallel, the plug and the thin film resistor are not directly contacted. Therefore, it is possible to prevent the inherent resistance characteristics of the thin film resistor from changing and to improve the characteristics of the device.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.While the invention has been shown and described with respect to certain preferred embodiments thereof, the invention is not so limited and it is intended that the invention be limited without departing from the spirit or the scope of the invention as defined by the following claims. It will be readily apparent to one of ordinary skill in the art that various modifications and variations can be made.

Claims (5)

반도체 기판 상에 트렌치를 갖는 제 1 층간절연막을 형성하는 단계;Forming a first interlayer insulating film having a trench on the semiconductor substrate; 상기 트렌치를 매립하는 제 1 금속배선을 형성하는 단계;Forming a first metal wire to fill the trench; 상기 제 1 금속배선을 포함한 상기 제 1 층간절연막 상에 상기 제 1 금속배선을 노출하는 다수의 제 1 콘택홀들을 갖는 제 2 층간절연막을 형성하는 단계;Forming a second interlayer insulating film having a plurality of first contact holes exposing the first metal wiring on the first interlayer insulating film including the first metal wiring; 상기 제 1 콘택홀들을 매립하는 박막 레지스터들을 형성하는 단계;Forming thin film resistors filling the first contact holes; 상기 제 2 층간절연막에 상기 제 1 금속배선을 노출하는 제 2 콘택홀을 형성하는 단계;Forming a second contact hole exposing the first metal wiring on the second interlayer insulating film; 상기 제 2 콘택홀을 매립하는 플러그를 형성하는 단계; 및Forming a plug to fill the second contact hole; And 상기 박막 트랜지스터들 및 플러그를 포함한 상기 제 2 층간절연막 상에 상기 박막 레지스터들 및 플러그와 각각 연결되는 제 2 금속배선들을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 박막 레지스터 형성방법.And forming second metal wires connected to the thin film resistors and the plug, respectively, on the second interlayer insulating layer including the thin film transistors and the plug. 제 1 항에 있어서,The method of claim 1, 상기 제 1 및 제 2 금속배선은 Al 및 Cu로 구성되는 군으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 박막 레지스터 형성방법.And the first and second metal wirings are made of any one selected from the group consisting of Al and Cu. 제 1 항에 있어서,The method of claim 1, 상기 제 2 층간절연막은 TEOS, OSG 및 FSG로 구성되는 군으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 박막 레지스터 형성방법.And the second interlayer insulating film is made of any one selected from the group consisting of TEOS, OSG and FSG. 제 1 항에 있어서,The method of claim 1, 상기 박막 레지스터용 금속막은 TaNX, TiNX, WSiNX, NiCr 및 FeSi로 구성되는 군으로부터 선택되는 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 박막 레지스터 형성방법.The thin film resistor metal film is a thin film resistor forming method of any one of the group consisting of TaN X , TiN X , WSiN X , NiCr and FeSi. 제 1 항에 있어서,The method of claim 1, 상기 박막 레지스터용 금속막은 CVD, PVD 또는 ALD에 의해 형성되는 것을 특징으로 하는 반도체 소자의 박막 레지스터 형성방법.And the thin film resistor metal film is formed by CVD, PVD or ALD.
KR1020040088774A 2004-11-03 2004-11-03 Method for forming thin film resistor of semiconductor device KR101087183B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040088774A KR101087183B1 (en) 2004-11-03 2004-11-03 Method for forming thin film resistor of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040088774A KR101087183B1 (en) 2004-11-03 2004-11-03 Method for forming thin film resistor of semiconductor device

Publications (2)

Publication Number Publication Date
KR20060039607A KR20060039607A (en) 2006-05-09
KR101087183B1 true KR101087183B1 (en) 2011-11-25

Family

ID=37146826

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040088774A KR101087183B1 (en) 2004-11-03 2004-11-03 Method for forming thin film resistor of semiconductor device

Country Status (1)

Country Link
KR (1) KR101087183B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102324427B (en) * 2011-10-20 2016-03-16 上海集成电路研发中心有限公司 A kind of metal film resistor structure and manufacture method thereof

Also Published As

Publication number Publication date
KR20060039607A (en) 2006-05-09

Similar Documents

Publication Publication Date Title
US10643887B2 (en) Method of manufacturing damascene thin-film resistor (TFR) in poly-metal dielectric
KR102510939B1 (en) Method and design of low sheet resistance MEOL resistors
US6734076B1 (en) Method for thin film resistor integration in dual damascene structure
EP1168432A2 (en) Method of integrating a thin film resistor in a multi-level metal tungsten-plug interconnect
KR100711928B1 (en) Metal line in semiconductor and fabricating method thereof
KR101087183B1 (en) Method for forming thin film resistor of semiconductor device
JP2010027874A (en) Semiconductor device and method of manufacturing same
KR20050085918A (en) Diffusion barrier and method therefor
JP7466564B2 (en) Double Metal Patterning
KR101153224B1 (en) Method of forming semiconductor device with capacitor and metal interconnection in damascene process
TW201732905A (en) Method for forming semiconductor device structure
KR100548548B1 (en) Method of forming multi-layer metal line with deposition process of interlayer insulator after plug
CN114068453A (en) Interconnect structure and method of forming the same
KR20110078927A (en) A mothod of manufacturing a semiconductor device
KR20070119173A (en) Method of forming a metal line in a semiconductor device
KR100707092B1 (en) Fabricating method of thin film and metal line in semiconducor device
KR20070031621A (en) Method for fabricating semiconductor device
KR100713900B1 (en) Method for manufacturing metal line in semiconductor device
KR100571259B1 (en) Method for forming damascene pattern of semiconductor device
KR100738210B1 (en) Fabricating method of thin film and metal line in semiconducor device
KR100691940B1 (en) A wire in semiconductor device and method for fabricating the same
KR101100762B1 (en) MIM capacitor and fabricating method thereof
KR100406733B1 (en) manufacturing method of semiconductor device
CN114068451A (en) Interconnect structure and method of forming the same
KR100772074B1 (en) Method for manufacturing of capacitor of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141020

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151019

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161020

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171020

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181016

Year of fee payment: 8