KR101084307B1 - 고주파에서 정확한 쿼드러처 신호를 발생시키는 장치 - Google Patents

고주파에서 정확한 쿼드러처 신호를 발생시키는 장치 Download PDF

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Abstract

본 발명은 고주파 신호에 대한 쿼드러처 신호를 발생시키는 기술에 관한 것이다.
본 발명에 따른 쿼드러처(quadrature) 신호 발생에 사용되는 장치는 게이트(gate)로 제1 신호를 입력받고, 소스는 독립 전류원과 연결되고, 드레인(drain)에서 상기 제1 신호를 증폭한 제1 출력 신호를 출력하는 제1 트랜지스터(transistor); 상기 독립 전류원과 병렬 접속된 제1 캐패시터(capacitor); 게이트는 상기 제1 트랜지스터의 소스와 연결되고, 드레인으로 제2 출력 신호를 출력하는 제2 트랜지스터; 및 상기 제1 트랜지스터의 소스와 상기 제2 트랜지스터의 게이트 사이에 접속되고, 보상변수를 갖는 쿼드러처 신호 보상기(quadrature signal compensator); 및 상기 쿼드러쳐 신호 보상기와 상기 제2 트랜지스터의 게이트 사이에 접속된 제2 캐패시터(capacitor);를 포함한다.
본 발명에 의하면, 고주파에서 위상차이가 정확히 90도 차이가 나는 쿼드러처 신호를 만들 수 있다.
쿼드러처(quadrature) 신호 발생기, 고주파, 트랜스컨덕터

Description

고주파에서 정확한 쿼드러처 신호를 발생시키는 장치{HIGH FREQUENCY APPARATUS WITH ACCURATE IN-PHASE AND QUADRATURE-PHASE SIGNALS}
본 발명은 고주파 신호에 대한 쿼드러처 신호를 발생시키는 기술에 관한 것이다.
쿼드러처(Quadrature) 신호를 만들어 주기 위해서는 도 1과 같이 저항(R)과 캐패시터(C)로 이루어진 폴리 페이즈 필터(poly-phase filter)를 사용한다. RF(radio frequency) 프론트 엔드(front-end)에서 사용될 경우, 낮은 NF(noise figure)를 얻기 위해서는 낮은 임피던스(impedance) 레벨의 소자를 사용하여야 한다. 하지만 이런 낮은 임피던스의 패시브(passive) 소자는 앞 단의 로딩(loading)으로 나타나게 되어, 앞단의 게인(gain)을 낮추는 단점이 있다.
이러한 단점은 도 2의 쿼드러처 신호를 만들어주는 트랜스컨덕터(transconductor)를 사용함으로써 해결할 수 있다. 이러한 트랜스컨덕터를 사용함으로써 앞 단의 로딩효과를 줄여 줄뿐만 아니라, 트랜스컨덕터 쿼드러처 신호 발생기 자체가 도 1의 패시브로 구성된 쿼드러처 신호 발생기와 달리 일정한 게인을 가지게 된다.
도 2의 트랜스컨덕터가 저주파에서 동작하여 기생캐패시터의 영향을 받지 않는다고 가정하면, 아래의 수식으로 IRFI와 IRFQ가 표현 된다.
Figure 112009068024362-pat00001
......(1)
Figure 112009068024362-pat00002
......(2)
Figure 112009068024362-pat00003
인 조건에서는 IRFI와 IRFQ가 아래의 관계를 가지게 된다.
Figure 112009068024362-pat00004
......(3)
Figure 112009068024362-pat00005
인 조건에서
Figure 112009068024362-pat00006
이 되어 쿼드러처 신호를 만들 수 있다. 하지만, 고주파로 갈수록 도 3과 같이 Cgs와 Cgd와 같은 기생 캐패시터의 효과가 나타나 수식 (3)의 정확한 90도의 위상차이에서 에러가 발생하게 된다.
도 4는 앞서 설명한 에러를 수식적으로 살펴보기 위해 나타낸 도 3의 소신호 등가 모델을 나타낸다.
Figure 112009068024362-pat00007
인 경우를 가정하면, 도 3의 회로도는 도 5와 같이 M1의 소스를 접지할 수 있다.
또한 도 4의 소신호 등가 모델을 더 간단히 하기 위해서 채널 랭스 모둘레이션(Channel length modulation)과 바디 이펙트(body effect)와 같은 세컨드 오더 이펙트(second-order effect)를 무시할 수 있다.
채널 랭스 모둘레이션은 모스펫(MOSFET) 트랜지스터에서 드렌인(drain)전압이 어느 이상되면 전류값이 일정하게 되는데 이것을 새츄레이션(saturation)이라고 한다. 이렇게 전류가 전압에 대해 계속 증가하지 않고 멈추는 것은 게이트(gate)와 드레인간의 전압이 문턱전압(threadhold voltate)보다 작아지기 때문인데 이때 채널(channel)내에는 핀치오프(pinch-off)라는 영역이 생기게 된다. 원래는 새츄레이션 레벨(Level)이 드레인 전압에 따라 변하지 않아야 하는데 실제로는 전압이 증가하면 전류값이 조금씩 커진다. 이것은 채널 랭스(Channel length)가 작을 경우 드레인 전압에 의한 핀치 오프 영역이 늘어나 실제적인 채널 랭스가 줄어드는 효과로 나타나게 된다. 따라서 드레인 전압에 따라 채널 랭스가 변한다고 하여 이를 채널 랭스 모둘레이션(channel length modulation)이라고 한다.
또한, 바디 이펙트는 기판 바이어스(bias) 효과라고 한다. 모스펫(MOSFET)에서 소스와 기판(body) 사이에 역 바이어스 전압을 인가하는 경우 그만큼 채널과 기판간의 공핍(depletion)층이 확산되어서 고정전하가 늘어나 문턱전압이 상승하는 것을 말한다.
결국 채널 랭스 모둘레이션과 바디 이펙트와 같은 세컨드 오더 이펙트를 무 시하면 도 4의 소신호 등가 모델에서,
Figure 112009068024362-pat00008
를 무시할 수 있게 되어, 도 6과 같이 간단한 소신호 등가 모델을 얻을 수 있다. 쇼트 채널(Short channel)로 가면서 세컨드 오더 이펙트의 영향을 무시할 수 없지만, 직관적인 분석을 위해서 무시를 하였다.
도 6의 소신호 등가모델에서, KCL과 KVL을 통해 아래의 노드 방정식(node equation)을 얻을 수 있다.
Figure 112009068024362-pat00009
......(4)
Figure 112009068024362-pat00010
......(5)
Figure 112009068024362-pat00011
......(6)
Figure 112009068024362-pat00012
......(7)
(4)-(7)의 수식을 가지고 IRFI와 IRFQ를 구해보면 아래와 같다. 복잡한 계산을 피하고 직관적인 분석을 위해,
Figure 112009068024362-pat00013
라고 가정을 하였다.
Figure 112009068024362-pat00014
......(8)
Figure 112009068024362-pat00015
......(9)
Figure 112009068024362-pat00016
......(10)
IRFI와 IRFQ가 수식 (3)의 관계에서 기생캐패시터의 영향을 받아, 수식 (10)과 같이 바뀐 것을 알 수 있다. 트랜스컨턱터의 게인, 전력소모와 NF특성에 의해서 전류와
Figure 112009068024362-pat00017
,
Figure 112009068024362-pat00018
이 결정되게 된다. 기생캐패시터가 없는 경우에는
Figure 112009068024362-pat00019
가 되는 C0 값에서
Figure 112009068024362-pat00020
의 두 조건을 만족시킬 수 있었지만, 고주파로 가면서 기생캐패시터의 영향력이 커지면서 C0만으로는
Figure 112009068024362-pat00021
의 두 조건을 만족시켜 수 없음을 알 수 있다.
본 발명은 고주파에서 위상차이가 정확히 90도 차이가 나는 쿼드러처 신호를 만드는 것을 목적으로 한다.
본 발명에 따른 쿼드러처(quadrature) 신호 발생에 사용되는 장치는 게이트(gate)로 제1 신호를 입력받고, 소스는 독립 전류원과 연결되고, 드레인(drain)에서 상기 제1 신호를 증폭한 제1 출력 신호를 출력하는 제1 트랜지스터(transistor); 상기 독립 전류원과 병렬 접속된 제1 캐패시터(capacitor); 게이트는 상기 제1 트랜지스터의 소스와 연결되고, 드레인으로 제2 출력 신호를 출력하는 제2 트랜지스터; 및 상기 제1 트랜지스터의 소스와 상기 제2 트랜지스터의 게이트 사이에 접속되고, 보상변수를 갖는 쿼드러처 신호 보상기(quadrature signal compensator); 및 상기 쿼드러쳐 신호 보상기와 상기 제2 트랜지스터의 게이트 사이에 접속된 제2 캐패시터(capacitor);를 포함한다.
삭제
쿼드러처 신호 보상기는 게인 변환기(gain shifter)인 것이 바람직하다.
쿼드러처 신호 보상기는 페이즈 변환기(phase shifter)인 것이 바람직하다.
쿼드러처 신호 보상기는 저항(resister), 인덕터(inductor) 및 트랜지스터 중 적어도 어느 1개 이상을 포함하는 것이 바람직하다.
쿼드러처 신호 보상기는 캐패시터(capacitor)를 더 포함하는 것이 바람직하다.
본 발명에 의하면, 고주파에서 위상차이가 정확히 90도 차이가 나는 쿼드러처 신호를 만들 수 있다.
트랜스컨덕터
도 7은 본 발명의 일 실시예에 따른 고주파에서 정확한 쿼드러처 신호를 발 생시키는 트랜스컨덕터를 나타낸 도면이다.
트랜스컨덕터는 제1 트랜지스터(M0), 제2 트랜지스터(M1), 제1 캐패시터(capacitor, C0), 제2 캐패시터(CDC) 및 저항(R)을 포함한다.
제1 트랜지스터(M0)는 소스(source)에 독립전류원(I0) 및 제1 캐패시터(C0)가 접속되고, 독립전류원과(I0)와 제1 캐패시터(C0)는 병렬접속된다. 제1 트랜지스터(M0)의 게이트(gate)로 신호가 입력되고, 드레인(drain)으로 신호가 증폭되어 출력(IRFI)된다.
제2 트랜지스터(M1)는 게이트에 제2 캐패시터(CDC)가 접속되고, 커먼 소스(common source) 형태로 접속된다. 제1 트랜지스터(M0)의 소스, 저항(R) 및 제2 캐패시터(CDC)를 통해 제2 트랜지스터(M1)의 게이트로 신호가 입력되며 입력된 신호는 증폭되어 드레인으로 출력(IRFQ)된다.
제2 캐패시터(CDC) 및 저항(register, R)는 직렬로 접속되고 제1 트랜지스터(M0)의 소스와 제2 트랜지스터(M1)의 게이트를 연결한다.
Cgs0은 제1 트랜지스터(M0)의 소스와 게이트 사이의 기생캐패시터를 나타내고, Cgd0은 제1 트랜지스터(M0)의 드레인과 게이트 사이의 기생캐패시터를 나타낸다. 또한 Cgs1은 제2 트랜지스터(M1)의 소스와 게이트 사이의 기생캐패시터를 나타 내고, Cgd1은 제2 트랜지스터(M1)의 드레인과 게이트 사이의 기생캐패시터를 나타낸다.
본 발명인 트랜스컨덕터는 제1 트랜지스터(M0)의 소스와 제2 트랜지스터(M1)의 게이트 사이에 저항(R)을 삽입함으로써, 제1 캐패시터(C0)와 저항(R)을 통해서 출력 신호인 IRFI와 IRFQ의 게인과 위상을 컨트롤 하여
Figure 112009068024362-pat00022
의 두 조건을 만족시키는 트랜스컨덕터를 만들어 줄 수 있다.
도 8는 도 7을 수식적으로 해석하기 위한 도 7의 소신호 등가모델을 나타낸 도면이다.
이 소신호 등가모델을 통해, KCL과 KVL를 이용하여 아래의 (11)-(15)의 수식을 얻을 수 있다.
(4)-(7)의 수식을 참고하여 도 8의 IRFI와 IRFQ를 구해보면 아래와 같다. 복잡한 계산을 피하고 직관적인 분석을 위해,
Figure 112009068024362-pat00023
라고 가정했다.
Figure 112009068024362-pat00024
......(11)
Figure 112009068024362-pat00025
......(12)
Figure 112009068024362-pat00026
......(13)
Figure 112009068024362-pat00027
......(14)
Figure 112009068024362-pat00028
......(15)
Figure 112009068024362-pat00029
......(16)
Figure 112009068024362-pat00030
......(17)
Figure 112009068024362-pat00031
......(18)
수식 (18)로부터 고주파에서 기생 캐패시터
Figure 112009068024362-pat00032
의 영향을 받더라도, 적절한 C0와 R을 선택하여 IRFI와 IRFQ가
Figure 112009068024362-pat00033
이 되는 두 조건을 만족시킬 수 있다.
트랜스컨덕터의 변형예 1
도 9a는 본 발명의 일 실시예에 따른 트랜스컨덕터의 변형예를 나타낸 도면 이다.
도 9a의 트랜스컨덕터의 변형예는 도 7에 나타낸 트랜스컨덕터의 저항(R)을 대신하여 쿼드러처 신호 보상기(quadrature signal compensator, 901) 및 제2 캐패시터(CDC)를 사용하여 제1 트랜지스터(M0)와 제2 트랜지스터(M1)를 접속한다.
쿼드러처 신호 보상기는 보상기는 저항(register), 인덕터(inductor, L) 및 트랜지스터 중 적어도 어느 1개 이상을 포함하는 회로이다. 또한 여기에 캐패시터(capacitor, C)를 더 포함할 수도 있다. 즉 쿼드러처 신호 보상기에 포함되는 저항, 인덕터, 트랜지스터 및 캐패시터들이 가지는 고유한 값에 따라 보상변수가 결정된다.
제1 트랜지스터(M0)와 제2 트랜지스터(M1)를 접속할 때, 쿼드러처 신호 보상기(901)를 사용하면 앞서 설명한 수식 (18)을 해당 쿼드러처 신호 보상기가 가지는 제어 가능한 보상변수 및 C0가 포함된 식으로 나타낼 수 있다. 이 경우 자세한 수식은 생략하지만 앞서 설명한 것과 마찬가지로 적절한 보상변수 및 C0를 선택하여 IRFI와 IRFQ가
Figure 112009068024362-pat00034
이 되는 두 조건을 만족시킬 수 있다.
트랜스컨덕터의 변형예 2
도 9b는 본 발명의 일 실시예에 따른 트랜스컨덕터의 또 다른 변형예를 나타 낸 도면이다.
도 9b의 트랜스컨덕터의 변형예는 도 7에 나타낸 트랜스컨덕터의 저항(R)을 대신하여 게인 변환기(gain, shifter, 902) 또는 페이즈 변환기(phase shifter, 902)를 사용하여 제1 트랜지스터(M0)와 제2 트랜지스터(M1)를 접속한다.
게인 또는 페이즈 변환기(902)는 제어 가능한 변환변수를 가진다.
제1 트랜지스터(M0)와 제2 트랜지스터(M1)를 접속할 때, 게인 또는 페이즈 변환기(902)를 사용하면 앞서 설명한 수식 (18)을 해당 변환기의 게인 또는 페이즈의 변환변수 및 C0가 포함된 식으로 나타낼 수 있다. 이 경우 자세한 수식은 생략하지만 앞서 설명한 것과 마찬가지로 적절한 C0 및 게인 또는 페이즈의 변환변수를 선택하여 IRFI와 IRFQ가
Figure 112009068024362-pat00035
이 되는 두 조건을 만족시킬 수 있다.
도 10은 종래기술로서 5.8GHz에서 쿼드러처 신호를 발생시키는 트랜스컨덕터인 도 5의 시뮬레이션 결과를 나타낸 도면이다.
왼쪽 그래프는 출력 신호의 크기를 나타내고, 오른쪽 그래프는 출력신호의 위상을 나타낸다. 도 5는 I(in-phase) 신호 경로(path)와 Q(quadrature-phase) 신호 경로가 single-ended로 되어 있지만, 보통의 경우 디퍼렌셜(differential)로 많이 설계 되기 때문에 디퍼렌셜인 경우를 시뮬레이션 한 결과이다.
왼쪽 그래프는 I/Q 출력신호의 디퍼렌션 출력신호 4개(I+, I-, Q+, Q-)를 표시한 것으로 5.8GHZ일 때 게인이 같아지는 것을 나타낸다. I/Q 출력신호의 크기를 나타내기 때문에 I+, I- 두 신호의 크기가 같기 때문에 그래프에서 하나의 직선(1001)으로 보인다. 또한 Q+, Q- 두 신호의 크기가 같기 때문에 그래프에서 하나의 직선(1002)으로 보인다.
오른쪽은 게인이 같아지는 5.8GHZ 주파수에서 출력신호 4개(I+, I-, Q+, Q-)의 위상차이를 나타낸다. 이론적으로는 I 출력신호(1011, 1012)와 Q 출력신호(1021, 1022)의 위상 차이가 각각 90도가 되어야 하지만 앞서 설명한 바와 같이 고주파에서 기생캐패시터 때문에 그래프의 결과는 각각 90도가 아닌 74도(1030)의 위상 차이가 발생하여 16도 만큼의 에러가 발생함을 보여준다.
도 11은 본 발명의 일 실시예에 따른 도 7의 디퍼렌셜 구조 트랜스컨덕터의 시뮬레이션 결과를 나타낸 도면이다. 트랜스컨덕터는 5.8GHz에서 쿼드러처 신호를 발생하도록 설계되었다.
왼쪽 그래프는 출력 신호의 크기를 나타내고, 오른쪽 그래프는 출력신호의 위상을 나타낸다.
도 10과 다르게 도 11의 시뮬레이션 결과를 보면 도 7과 같이 저항(R)을 삽입하면, 동일한 트랜스컨덕턴스를 가지면서 정확한 90도의 쿼드러처 신호를 만들어 줄 수 있음을 알 수 있다.
구체적으로 오른쪽 그래프는 게인이 같아 지는 5.8GHZ 주파수에서 출력신호 4개(I+, I-, Q+, Q-)의 위상차이를 나타낸다. 그래프에서 I 출력신호(1111, 1112)와 Q 출력신호(1121, 1122)의 위상 차이가 정확히 90도(1130)가 되는 것을 볼 수 있다. 즉, 고주파에서 기생캐패시터가 존재함에도 정확한 쿼드러처 신호를 발생할 수 있다.
이상에서 보는 바와 같이, 본 발명이 속하는 기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시 될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 쿼드러처 신호를 만들기 위한 저항(R)과 캐패시터(C)로 이루어진 폴리 페이즈 필터(poly-phase filter)를 나타낸 도면이다.
도 2는 쿼드러처 신호를 만들어주는 기존의 트랜스컨덕터를 나타낸 도면이다.
도 3은 도 2에 나타낸 기존의 트랜스컨덕터에 포함된 기생캐패시터를 나타낸 도면이다.
도 4는 도 3의 소신호 등가 모델을 나타낸 도면이다.
도 5는
Figure 112009068024362-pat00036
인 경우를 가정하여 도 3의 M1의 소스를 접지시킨 도면이다.
도 6은 도 4의 소신호 등가 모델에서,
Figure 112009068024362-pat00037
를 무시한 소신호 등가 모델을 나타낸 도면이다.
도 7은 본 발명의 일 실시예에 따른 고주파에서 정확한 쿼드러처 신호를 발생시키는 트랜스컨덕터를 나타낸 도면이다.
도 8는 도 7을 수식적으로 해석하기 위한 도 7의 소신호 등가모델을 나타낸 도면이다.
도 9a는 본 발명의 일 실시예에 따른 트랜스컨덕터의 변형예를 나타낸 도면이다.
도 9b는 본 발명의 일 실시예에 따른 트랜스컨덕터의 또 다른 변형예를 나타 낸 도면이다.
도 10은 종래기술로서 5.8GHz에서 쿼드러처 신호를 발생시키는 트랜스컨덕터인 도 5의 시뮬레이션 결과를 나타낸 도면이다.
도 11은 본 발명의 일 실시예에 따른 도 7의 디퍼렌셜 구조 트랜스컨덕터의 시뮬레이션 결과를 나타낸 도면이다.
**********도면의 주요 부분에 대한 부호의 설명**********
MO: 제1 트랜지스터
M1: 제2 트랜지스터
R: 저항
C0: 제1 캐패시터
CDC: 제2 캐패시터
Cgs0, Cgd0, Cgs1, Cgd1: 기생캐패시터
901: 쿼드러처 신호 보상기
902: 게인 또는 페이즈 변환기

Claims (6)

  1. 쿼드러처(quadrature) 신호 발생에 사용되는 장치로서,
    게이트(gate)로 제1 신호를 입력받고, 소스는 독립 전류원과 연결되고, 드레인(drain)에서 상기 제1 신호를 증폭한 제1 출력 신호를 출력하는 제1 트랜지스터(transistor);
    상기 독립 전류원과 병렬 접속된 제1 캐패시터(capacitor);
    게이트는 상기 제1 트랜지스터의 소스와 연결되고, 드레인으로 제2 출력 신호를 출력하는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 소스와 상기 제2 트랜지스터의 게이트 사이에 접속되고, 보상변수를 갖는 쿼드러처 신호 보상기(quadrature signal compensator); 및
    상기 쿼드러쳐 신호 보상기와 상기 제2 트랜지스터의 게이트 사이에 접속된 제2 캐패시터(capacitor);
    를 포함하는, 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 쿼드러처 신호 보상기는 게인 변환기(gain shifter)인, 장치.
  4. 제1항에 있어서,
    상기 쿼드러처 신호 보상기는 페이즈 변환기(phase shifter)인, 장치.
  5. 제1항에 있어서,
    상기 쿼드러처 신호 보상기는 저항(resister), 인덕터(inductor) 및 트랜지스터 중 적어도 어느 1개 이상을 포함하는, 장치.
  6. 제5항에 있어서,
    상기 쿼드러처 신호 보상기는 캐패시터(capacitor)를 더 포함하는, 장치.
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Erkens, H. et al.,‘A Low-Cost, High Resolution, 360° Phase/Gain Shifter in SiGe BiCMOS’, Silicon Monolithic Integrated Circuits in RF Systems, Jan. 2009, pp.1 - 4.

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