KR101083001B1 - Semiconductor device for protection from static electricity and method for fabricating thereof - Google Patents
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Abstract
Description
본 발명은 정전기 보호용 반도체 소자에 관한 것으로서, 좀더 상세하게는 회로의 외부에서 유입되는 고전압 정전기 방전(ESD : electrostatic discharge) 및/또는 고전류 서지로부터 회로를 보호할 수 있는 반도체 소자 및 이를 제조하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device for electrostatic protection, and more particularly, to a semiconductor device capable of protecting a circuit from high voltage electrostatic discharge (ESD) and / or high current surge flowing in from the outside of the circuit and a technology for manufacturing the same. It is about.
전자기기 또는 장치는 사용 방법이나 환경에 따라 필연적으로 ESD 신호나 서지 전류에 노출되고, 이로 인해 전자기기 또는 시스템이 손상될 수 있다. 따라서 이러한 ESD 신호 및/또는 서지 전류로부터 전자기기 및 시스템을 보호해야 하는데, 이를 위해서 도 1에 도시된 바와 같이 ESD 및 서지 보호용 소자(이하 '정전기 보호용 소자'라고 함)의 장착이 반드시 필요한 것으로 인식된다. 특히, 휴대용 전자기기, 컴퓨터, TV, 오디오 시스템 등에 사용되는 USB, HDMI, DVI 같은 인터페이스 소자는 ESD나 서지에 매우 취약하므로, 이들 인터페이스 소자를 보호하기 위해서 정전기 보호용 소자를 필수적으로 구비해야 한다. 그런데, ESD 및 서지로부터 장치를 보호를 위해 장착되는 정전기 보호용 소자는 고속 인터페이스 소자의 정상 동작 시 소자의 동작에 영향을 주어서는 안 된다. 따라서 이를 위해서 정전기 보호 소자의 정전 용량이 매우 작도록 설계되는 것이 요구된다.Depending on the method of use or the environment, the electronic device or device will inevitably be exposed to ESD signals or surge currents, which can damage the electronic device or system. Therefore, it is necessary to protect electronic devices and systems from such ESD signals and / or surge currents. For this purpose, it is recognized that mounting of ESD and surge protection devices (hereinafter referred to as 'electrostatic protection devices') is necessary. do. In particular, interface devices such as USB, HDMI, and DVI used in portable electronic devices, computers, TVs, audio systems, and the like are very vulnerable to ESD and surges, and thus, an electrostatic protection device must be provided to protect these interface devices. However, the electrostatic protection device mounted to protect the device from ESD and surge should not affect the operation of the device during the normal operation of the high speed interface device. Therefore, for this purpose, it is required to be designed so that the capacitance of the electrostatic protection element is very small.
일반적으로, 전자기기 및 시스템을 ESD나 서지로부터 보호하기 위해서 도 2A에 도시된 바와 같은 제너 다이오드가 많이 사용된다. 그러나 높은 ESD와 서지로부터 전자기기 및 시스템을 보호하기 위해서는 제너 다이오드의 면적이 커야 하는데, 이에 따라 제너 다이오드의 정전 용량이 또한 커지게 된다. 따라서 고속으로 동작하는 인터페이스 소자 보호용으로 이러한 다이오드를 적용하게 되면 높은 정전 용량으로 인하여 인터페이스 소자가 정상적으로 동작할 때 신호 지연 등과 같은 문제를 야기시켜 오동작을 유발하는 문제가 발생할 수 있다.Generally, zener diodes as shown in FIG. 2A are often used to protect electronics and systems from ESD or surges. However, to protect electronics and systems from high ESD and surges, the area of the zener diode must be large, which in turn increases the capacitance of the zener diode. Therefore, if the diode is applied to protect the interface device operating at a high speed, a high capacitance may cause a problem such as a signal delay when the interface device operates normally, thereby causing a malfunction.
전술한 문제를 회피하기 위해서는 정전 용량이 작으면서도 높은 ESD와 서지를 견딜 수 있는 소자의 적용이 바람직한 것으로 고려된다. 이러한 소자로서, 종래 기술에서는, 제너 다이오드 대신에 정전 용량이 작은 세라믹 계열의 TVS(transient voltage supressor)인 MOV(metal oxide varistor)나 폴리머 TVS 소자 등이 사용되어 왔다 (도 2B 및 도 2C 참조). 그러나 세라믹 계열의 TVS나 폴리머 TVS 소자는 정전 용량이 작은 반면, ESD나 서지의 유입 시 시스템에 인가되는 잔류 전압인 클램핑(clamping) 전압이 매우 높아 잔류 전압으로 인한 시스템 열화를 유발하는 단점이 있다. 또한, 이러한 세라믹 계열의 TVS나 폴리머 소자는 ESD나 서지 신호의 인가 후 높은 누설 전류를 유발시켜 시스템의 특성을 열화시키는 원인이 된다. 따라서 이러한 소자들은 고속 인터페이스 소자의 ESD/서지 보호용 소자로는 적합하지 않은 것으로 고려된다.In order to avoid the above-mentioned problem, it is considered to be preferable to apply a device having a small capacitance and capable of withstanding high ESD and surge. As such a device, in the prior art, instead of a zener diode, a metal oxide varistor (MOV), a polymer TVS device, or the like, which is a ceramic TVS (transient voltage supressor) having a low capacitance, has been used (see FIGS. 2B and 2C). However, ceramic-based TVS or polymer TVS devices have a small capacitance, but have a high clamping voltage, which is a residual voltage applied to the system when an ESD or surge is introduced, causing system degradation due to residual voltage. In addition, such a ceramic TVS or polymer device causes high leakage current after application of an ESD or surge signal, which causes deterioration of system characteristics. Therefore, these devices are not considered suitable for ESD / surge protection devices of high speed interface devices.
본 발명은 전술한 종래 기술의 문제점을 해결하기 위해 안출된 것으로서, 전자기기나 시스템을 ESD 및 서지로부터 보호할 수 있는, 매우 작은 정전 용량을 갖는 정전기 보호용 반도체 소자 및 이를 제조하는 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems of the prior art, and provides a semiconductor device for electrostatic protection having a very small capacitance, which can protect an electronic device or a system from ESD and surge, and a method of manufacturing the same. The purpose.
본 발명은 또한 USB, HDMI, DVI 같은 고속 인터페이스 소자에 적합한, ESD 및 서지로부터 보호할 수 있는 반도체 소자 및 이를 제조하는 방법을 제공하는 것이다.The present invention also provides a semiconductor device capable of protecting against ESD and surge, and a method of manufacturing the same, suitable for high-speed interface devices such as USB, HDMI, DVI.
본 발명의 다른 목적은 소자의 제조 시 고온 확산 공정을 최소화함으로써 소자 특성 개선과 함께, 칩 사이즈를 최소화할 수 있는 방안을 제공하는 것이다.Another object of the present invention is to provide a method for minimizing the chip size while improving device characteristics by minimizing the high temperature diffusion process in manufacturing the device.
전술한 바와 같이, 전자기기의 정전기 보호용 소자로 주로 적용되었던 제너 다이오드, 세라믹 TVS 및 폴리머 TVS는 USB, HDMI 및 DVI 같은 고속 인터페이스 소자에 대한 정전기 보호용 소자로는 높은 정전 용량과 높은 누설 전류 및 클램핑 전압 등으로 인하여 적합하지 않다. 특히 제너 다이오드를 이용할 경우 ESD 및 서지 보호를 위한 신호선의 정전 용량을 작게 하기 위해서는 제너 다이오드의 면적을 줄여야 하는데, 이것은 ESD 및 서지 보호 레벨이 낮아지게 되는 결과를 가져온다. 따라서 낮은 선로 정전 용량을 유지하며 높은 ESD 및 서지 보호 레벨을 높이기 위해서, 본 발명은 크로우바(crowbar) 개념을 도입한 레일-투-레일(rail-to-rail) 방식을 적용한다.As mentioned above, Zener diodes, ceramic TVs, and polymer TVs, which have been mainly applied as static protection devices for electronic devices, are high capacitance, high leakage current, and clamping voltage as static protection devices for high speed interface devices such as USB, HDMI, and DVI. Etc. are not suitable. In particular, when using zener diodes, the area of the zener diode must be reduced to reduce the capacitance of the signal lines for ESD and surge protection, which results in a lower level of ESD and surge protection. Thus, in order to maintain low line capacitance and increase high ESD and surge protection levels, the present invention applies a rail-to-rail approach that introduces the crowbar concept.
본 발명은 이러한 개념을 토대로 실리콘 기반의 제너 다이오드에 정전 용량이 매우 작고 캐리어 모듈레이션(carrier modulation)에 의해 직렬 저항이 작은 벌크(bulk) PIN 다이오드와 표면(surface) PIN 다이오드를 연결하여, 음전하 정전기 유입 시 벌크 PIN 다이오드를 통해 유입된 전하를 칩 하단부의 접지로 바이패스 시키고, 양전하 정전기 유입 시에는 유입된 전하를 표면 PIN 다이오드를 통해 칩 상부에 위치한 제너 다이오드로 전달하여 정전기로부터 시스템을 보호한다. 이로 인해, 기존의 단일 제너 다이오드가 갖는 높은 정전 용량을 현저히 감소시키면서 높은 ESD 및 서지 보호 레벨을 구현할 수 있다. 특히, 제너 다이오드에 병렬 연결된 벌크 PIN 다이오드와 직렬 연결된 표면 PIN 다이오드의 형태를 단위 면적당 접합부 면적을 최대화할 수 있는 구조로 구현하여, 칩 사이즈를 최소화하면서 높은 ESD 전압 및 서지 전류 보호 레벨을 실현하고, 누설 전류 및 잔류 전압을 최소화할 수 있는 정전기 보호 소자 제조 기술을 제공한다.Based on this concept, the present invention connects a bulk PIN diode and a surface PIN diode with a small capacitance and small series resistance by carrier modulation to a silicon-based zener diode, thereby inducing negative charge static electricity. Bypassing the charge from the bulk PIN diode to ground at the bottom of the chip, and when positively charged static electricity is transferred to the zener diode located above the chip through the surface PIN diode to protect the system from static electricity. This enables high ESD and surge protection levels while significantly reducing the high capacitance of conventional single zener diodes. In particular, the structure of the surface PIN diode connected in series with the bulk PIN diode connected in parallel to the Zener diode can be implemented in a structure that can maximize the junction area per unit area to realize high ESD voltage and surge current protection level while minimizing chip size. The company provides a technology for manufacturing an electrostatic protection device capable of minimizing leakage current and residual voltage.
본 발명 기술의 동작 원리는 종래 기술에 비해 기생 효과 등을 최소화하여 획기적으로 낮은 정전 용량과 높은 전류 구동 능력을 갖는 PIN 다이오드를 제너 다이오드에 직렬과 병렬로 연결되게 구성함으로써, 음전하에 의한 ESD 및 서지 인가 시 제너 다이오드에 병렬로 연결된 PIN 다이오드로 ESD 및 서지 신호를 바이패스 시키고, 양전하에 의한 ESD 및 서지 인가 시 제너 다이오드에 직렬로 연결된 PIN 다이오드를 통해 항복 영역(avalanche breakdown voltage region)에서 동작하는 제너 다이오드로 전하를 전달하여 ESD 및 서지 신호를 흡수한다.The operating principle of the present invention is to minimize the parasitic effect and the like compared to the prior art by configuring a PIN diode having a significantly low capacitance and a high current driving ability to be connected in series and parallel to the Zener diode, ESD and surge due to negative charge Zener operates in the breakdown voltage region by bypassing ESD and surge signals with a PIN diode connected in parallel to the zener diode when applied, and through a PIN diode connected in series with the zener diode when positive and ESD applied. The charge is transferred to the diode to absorb the ESD and surge signals.
본 발명에 따라서 ESD 및 서지로부터 고속 인터페이스 소자를 보호할 수 있는 정전기 보호용 소자는, 단일 칩 상에 형성된 벌크 PIN 다이오드와 표면 PIN 다이오드와 제너 다이오드를 포함한다. 벌크 PIN 다이오드는 제너 다이오드에 병렬로 연결되고 표면 PIN 다이오드는 제너 다이오드에 직렬로 연결된다. 상기 다이오드들을 분리하기 위한 소자 격리층과 상기 제너 다이오드의 웰 영역은 고에너지 0° 기울림으로 이온 주입을 통해 형성된다.An electrostatic protection element capable of protecting a high speed interface element from ESD and surges in accordance with the present invention includes a bulk PIN diode and a surface PIN diode and a zener diode formed on a single chip. The bulk PIN diode is connected in parallel to the zener diode and the surface PIN diode is connected in series with the zener diode. A device isolation layer for separating the diodes and a well region of the zener diode are formed through ion implantation at a high energy 0 ° tilt.
또한, 본 발명은 일 측면에 있어서, 상기 벌크 PIN 다이오드는 금속 패드 아래에 위치하도록 형성된다. 상기 표면 PIN 다이오드는 P형 접합부가 복수의 핑거(finger) 형태로 구성될 수 있고, 접합부가 쇼트키 콘택으로 구현될 수 있다. 상기 3종류의 다이오드는 단일 칩 상에 복수 개 배열되도록 제조될 수 있다. 특히, 제너 다이오드는 표면 PIN 다이오드를 중심으로 분리되어 배열되는 것이 바람직하다.In addition, in one aspect of the invention, the bulk PIN diode is formed to be located under the metal pad. The surface PIN diode may have a P-type junction in the form of a plurality of fingers, and the junction may be implemented as a Schottky contact. The three kinds of diodes may be manufactured to be arranged in plural on a single chip. In particular, the Zener diodes are preferably arranged separately around the surface PIN diode.
본 발명에 따라서, 벌크 PIN 다이오드와 표면 PIN 다이오드와 제너 다이오드를 포함하는 정전기 보호용 소자를 제조하는 방법이 제공된다. 벌크 PIN 다이오드는 제너 다이오드와 병렬로 연결되고 표면 PIN 다이오드는 상기 제너 다이오드와 직렬로 연결된다. 이 방법은, 제1형의 불순물을 포함하는 기판을 제공하고, 상기 기판 위에 제1형의 에피층을 성장시킨다. 에피층은 PIN 다이오드들의 진성 영역을 구성한다. 그 후, 에피층에 제1형의 소자 격리층과 제1형의 웰을, 바람직하게는 제1형의 불순물을 기울임 없이 0°로 이온 주입하여 채널링 효과에 의해 형성하여, 각 다이오드를 위한 영역을 제공한다. 표면 PIN 다이오드를 위한 영역에 상기 제1형과 반대인 제2형의 플러그와 제2형의 웰을 형성하고, 벌크 PIN 다이오드 및 제너 다이오드를 위한 영역에는 제2형의 불순물을, 표면 PIN 다이오드를 위한 영역에는 제1형의 불순물을 이온 주입하여 각각의 접합부를 형성한다. 상기 제2형의 플러그 및 웰은 고에너지 이온 주입과 확산에 의해 수행되는 것이 바람직하다. 그 후 접합부들 위에 절연막을 형성한 후, 콘택과 금속 박막을 증착하여 각 다이오드를 위한 단자를 형성한다. 본 발명에 따라서, 상기 제1형은 P형이고 상기 제2형은 N형이다.According to the present invention, a method for manufacturing an electrostatic protection device comprising a bulk PIN diode and a surface PIN diode and a zener diode is provided. The bulk PIN diode is connected in parallel with the zener diode and the surface PIN diode is connected in series with the zener diode. This method provides a substrate containing impurity of the first type, and grows the epi layer of the first type on the substrate. The epi layer constitutes the intrinsic region of the PIN diodes. Thereafter, a device isolation layer of type 1 and a well of type 1 are ion-implanted at 0 ° without tilting the impurities of type 1 in the epi layer, and formed by a channeling effect, thereby forming a region for each diode. To provide. A well of a second type plug and a second type opposite to the first type is formed in a region for the surface PIN diode, and an impurity of a second type is formed in the regions for the bulk PIN diode and the zener diode. Implants of the first type are ion implanted into the regions for forming respective junctions. The plug and well of the second type is preferably performed by high energy ion implantation and diffusion. After forming an insulating film on the junctions, a contact and a metal thin film are deposited to form terminals for each diode. According to the invention, the first type is P type and the second type is N type.
벌크 PIN 다이오드는 금속 패드 아래에 형성되는 것이 바람직하다. 이 경우, 벌크 PIN 다이오드의 정전 용량을 증가시키는 기생 정전 용량을 줄이기 위해, 금속 패드 아래의 에피층 상부에 벌크 PIN 다이오드의 접합부와 일정 간격을 두고 N형 불순물로 부유층을 형성하는 것을 포함할 수 있다. 대안적으로, 금속 패드 아래의 에피층 상부에 상기 접합부와 접촉하는 N형 웰을 형성할 수 있다.The bulk PIN diode is preferably formed below the metal pad. In this case, in order to reduce the parasitic capacitance that increases the capacitance of the bulk PIN diode, it may include forming a floating layer with N-type impurities on the epi layer under the metal pad at a predetermined distance from the junction of the bulk PIN diode. . Alternatively, an N-type well may be formed in contact with the junction above the epi layer below the metal pad.
본 발명에 따라서, 표면 PIN 다이오드를 위한 영역의 상기 웰 내에 P형 불순물로 접합부를 형성한다. 상기 접합부는 복수의 핑거 형태로 형성되는 것이 바람직하다. 아울러, 상기 접합부는 적어도 두 방향으로 배치될 수 있다. 상기 접합부는 P형 접합부 대신 쇼트키 콘택으로 구현될 수 있다. 이 경우, 쇼트키 콘택의 직렬 저항을 감소시키기 위해, 쇼트키 콘택 주위에 상기 웰보다 낮은 농도의 N형 불순물 영역을 형성할 수 있다. 상기 웰은 기판과 일정 거리를 두고 형성된다.According to the present invention, a junction is formed with P-type impurities in the well of the region for the surface PIN diode. The junction is preferably formed in the form of a plurality of fingers. In addition, the junction may be disposed in at least two directions. The junction may be implemented as a Schottky contact instead of the P-type junction. In this case, in order to reduce the series resistance of the Schottky contact, an N-type impurity region having a lower concentration than the well may be formed around the Schottky contact. The wells are formed at a distance from the substrate.
본 발명에 따라서 제너 다이오드를 위한 영역의 접합부 주위에 N형 불순물 영역을 가드링 형태로 형성할 수 있다.According to the present invention, an N-type impurity region can be formed in the form of a guard ring around the junction of the region for the zener diode.
본 발명에 따라서, 이온 주입에 의해 형성된 P형 플러그의 상부에 콘택을 형성하여 금속 배선을 연결함으로써 하부 전극을 상부에 형성할 수 있다.According to the present invention, the lower electrode can be formed on the upper portion by forming a contact on the upper portion of the P-type plug formed by ion implantation and connecting metal wirings.
본 발명의 다른 일 측면에 따라서, 정전기 보호용 소자의 표면 PIN 다이오드는 1차 P형 에피층을 성장시키고, 포토 마스크 공정을 통해 N형 웰의 영역을 지정하고 지정된 영역에 N형 불순물을 이온 주입하여 N형 웰을 형성될 수 있다. 그 후, 2차 P형 에피층을 성장시킨다.According to another aspect of the present invention, the surface PIN diode of the electrostatic protection device grows the primary P-type epi layer, by designating the region of the N-type well through the photo mask process and ion implantation of N-type impurities in the designated region N-type wells may be formed. Thereafter, a secondary P-type epi layer is grown.
본 발명은 다른 일 측면에 있어서, 소자를 보호하기 위한 ESD 및 서지 전류의 차단 구조가 제너 다이오드; 상기 제너 다이오드 전단에 상기 제너 다이오드보다 정전 용량이 작은 PIN 다이오드를 직렬 및 병렬로 연결시키고, 상기 병렬 연결된 PIN 다이오드는 접지시킨 것을 특징으로 한다.According to another aspect of the present invention, an ESD and surge current blocking structure for protecting a device includes a Zener diode; A PIN diode having a smaller capacitance than the zener diode is connected in series and in parallel in front of the zener diode, and the PIN diode connected in parallel is grounded.
여기서, 상기 직렬 연결된 PIN 다이오드는 접합부가 복수의 핑거 형태로 구성되고 바람직하게는 쇼트키 콘택 구조이며, 상기 PIN 다이오드의 정전 용량은 0.1㎊/㎛2 이하이다.Here, the PIN diode connected in series has a junction portion formed of a plurality of fingers, preferably a Schottky contact structure, the capacitance of the PIN diode is 0.1 ㎊ / ㎛ 2 or less.
종래의 정전기 보호 소자로는 구현이 어려운, 고속 인터페이스 소자에 적합한 본 발명의 정전 용량이 매우 작은 정전기 보호용 소자는 회로의 동작에 영향을 주지 않고 ESD 및 서지 신호로부터 회로를 보호할 수 있다.The very small electrostatic protection device of the present invention, which is suitable for a high speed interface device, which is difficult to implement with a conventional electrostatic protection device, can protect the circuit from ESD and surge signals without affecting the operation of the circuit.
본 발명은 고에너지 이온 주입 공정을 이용하여 고온 확산 공정을 최소화함으로써 소자 특성 개선과 함께 칩 사이즈를 최소화할 수 있다.The present invention can minimize chip size by improving device characteristics by minimizing high temperature diffusion process using a high energy ion implantation process.
또한, 본 발명은 보호 소자의 정전 용량을 결정하는 PIN 다이오드를 불순물 농도가 낮은 에피층을 이용하여 기존의 기술에 비해 정전 용량을 획기적으로 줄이고, 금속 패드 등에서 발생하는 기생 특성을 제거할 수 있다.In addition, the present invention can significantly reduce the capacitance compared to the existing technology by using an epitaxial layer having a low impurity concentration in the PIN diode for determining the capacitance of the protection device, and can eliminate parasitic characteristics generated in the metal pad.
도 1은 ESD 및 서지 신호로부터 전자기기를 보호하기 위한 정전기 보호용 소자가 전자기기에 결합된 것을 나타내는 도면이다.
도 2는 종래의 정전기 보호용 소자로 사용되는 소자들을 나타내는 도면이다.
도 3은 본 발명에 따른 정전기 보호용 소자의 회로도이다.
도 4A 내지 4E는 본 발명에 따른 정전기 보호용 소자의 제조 과정을 나타내는 도면이다.
도 5A 내지 5D는 본 발명에 따른 정전기 보호용 소자에서 벌크 PIN 다이오드의 여러 구현 예를 나타내는 도면이다.
도 6A 내지 6C는 본 발명에 따른 정전기 보호용 소자에서 표면 PIN 다이오드의 구현 예를 나타내는 도면이다.
도 7A 내지 7C는 본 발명에 따라 정전기 보호용 소자의 표면 PIN 다이오드를 형성하는 것을 나타내는 도면이다.
도 8A 및 8B는 본 발명에 따른 정전기 보호용 소자에서 표면 PIN 다이오드의 핑거 형태의 셀 구조를 나타내는 도면이다.
도 9A 내지 9D는 본 발명에 따라 정전기 보호용 소자의 제너 다이오드를 형성하는 과정을 나타내는 도면이다.
도 10A는 제너 다이오드의 N형 주 접합부 주위에 가드링 형태의 제너 다이오드가 형성된 것을 나타내는 도면이고, 도 10B는 분리 구조를 갖는 제너 다이오드를 나타내는 도면이다.
도 11A 내지 11F는 본 발명의 다른 실시예에 따라 정전기 보호용 소자의 표면 PIN 다이오드 형성 과정을 나타내는 도면이다.
도 12는 정전기 보호용 소자의 전극이 본 발명에 따라 상부에 형성된 것을 나타내는 도면이다.1 is a view showing that the electrostatic protection element for protecting the electronic device from the ESD and surge signal is coupled to the electronic device.
2 is a view showing the elements used as a conventional electrostatic protection element.
3 is a circuit diagram of an electrostatic protection device according to the present invention.
4A to 4E are views illustrating a manufacturing process of an electrostatic protection device according to the present invention.
5A to 5D are views illustrating various embodiments of the bulk PIN diode in the electrostatic protection device according to the present invention.
6A to 6C are views illustrating an embodiment of the surface PIN diode in the electrostatic protection device according to the present invention.
7A to 7C are diagrams showing the formation of a surface PIN diode of an electrostatic protection element according to the present invention.
8A and 8B are diagrams showing a cell structure of a finger of a surface PIN diode in the electrostatic protection device according to the present invention.
9A to 9D are views illustrating a process of forming a zener diode of an electrostatic protection element according to the present invention.
FIG. 10A is a view showing a guard ring-type zener diode is formed around the N-type main junction of the zener diode, and FIG. 10B is a diagram showing a zener diode having a separation structure.
11A to 11F are views illustrating a process of forming a surface PIN diode of an electrostatic protection device according to another embodiment of the present invention.
12 is a view showing that the electrode of the electrostatic protection element is formed on top in accordance with the present invention.
본 발명의 부가적인 양태, 특징 및 이점은 대표적인 실시예의 하기 설명을 포함하고, 그 설명은 수반하는 도면들과 함께 이해되어야 한다. 하기 실시예는 당해 기술분야의 통상을 지식을 가진 자가 본 발명을 이해하고 용이하게 실시하기 위해 본 발명의 바람직한 실시형태를 예시하기 위한 것이지, 본 발명을 제한하는 것으로서 해석되어서는 안 된다. 당업자는 본 발명의 사상과 목적 범위 내에서 다양한 변경과 수정이 가능함을 인식할 것이다.Additional aspects, features, and advantages of the invention include the following description of representative embodiments, which description should be understood in conjunction with the accompanying drawings. The following examples are intended to illustrate preferred embodiments of the present invention in order to enable those skilled in the art to understand and to facilitate the present invention, and should not be construed as limiting the present invention. Those skilled in the art will recognize that various changes and modifications can be made within the spirit and scope of the invention.
도 3은 본 발명에 따른 정전기 보호용 반도체 소자의 배치를 나타내는 회로도이다. 상기 소자는 전자기기, 전기회로 등의 입력단에 장착되어 정전기나 서지로부터 회로를 보호한다. 도시된 바와 같이, 두 개의 PIN 다이오드(D1, D2)가 각각 제너다이오드(D3)와 병렬 및 직렬로 접속된다. 각각의 다이오드는 기존의 약 10.2 ㎊/㎛2에 비해 정전 용량이 매우 작은 벌크 PIN 다이오드(D1)와 표면 PIN 다이오드(D2)이다. 본 발명에 따라서, HDMI, USB 2.0 등과 같은 인터페이스 소자 보호에 적합한 약 0.1㎊/㎛2 이하, 보다 바람직하게는 약 0.07㎊/㎛2 정도 또는 그 이하까지의 정전 용량을 갖는 PIN 다이오드가 형성될 수 있다. 이에 의해 기존의 단일 제너 다이오드가 갖는 높은 정전 용량을 현저히 감소시키면서 높은 ESD 및 서지 레벨로부터 회로 등을 보호할 수 있다.3 is a circuit diagram showing the arrangement of the electrostatic protection semiconductor device according to the present invention. The device is mounted at an input terminal of an electronic device, an electric circuit, or the like to protect the circuit from static electricity or surge. As shown, two PIN diodes D1 and D2 are connected in parallel and in series with the zener diode D3, respectively. Each diode is a bulk PIN diode (D1) and a surface PIN diode (D2) with very low capacitance compared to about 10.2 mA / μm 2 conventional. According to the invention, a suitable drug to the interface device protection, such as HDMI, USB 2.0 0.1㎊ / ㎛ 2 or less, more preferably a PIN diode can be formed having a capacitance of up to about 0.07㎊ / ㎛ 2 degree or less have. This significantly protects circuits from high ESD and surge levels while significantly reducing the high capacitance of conventional single zener diodes.
제너 다이오드(D3)에 병렬 연결된 벌크 PIN 다이오드(D1)와 직렬 연결된 표면 PIN 다이오드(D2)는 단위 면적당 제너 다이오드와 마주보는 접합부(junction) 면적을 증가시킬 수 있는, 폭이 좁은 핑거 구조로 형성되는 것이 바람직하다. 이에 의해, 칩 사이즈를 최소화하면서 높은 ESD 전압 및 서지 전류 보호 레벨을 구현하고, 누설 전류 및 잔류 전압을 최소화할 수 있다.The surface PIN diode D2 in series with the bulk PIN diode D1 connected in parallel to the zener diode D3 is formed of a narrow finger structure that can increase the junction area facing the zener diode per unit area. It is preferable. This enables high ESD voltage and surge current protection levels while minimizing chip size and minimizes leakage current and residual voltage.
도시된 바와 같이, 본 발명에 따른 구조를 갖는 정전기 방지용 소자는 음전하에 의한 ESD 인가 시 제너 다이오드(D3)에 병렬로 연결된 벌크 PIN 다이오드(D1)로 ESD를 바이패스 시키고, 양전하에 의한 ESD 인가 시 제너 다이오드(D3)에 직렬로 연결된 표면 PIN 다이오드(D2)를 통해 항복 영역에서 동작하는 제너 다이오드(D3)로 전하를 전달하여 ESD를 흡수한다.As shown, the antistatic device having the structure according to the present invention bypasses ESD to the bulk PIN diode D1 connected in parallel to the zener diode D3 when ESD is applied by negative charge, and when ESD is applied by positive charge. The charge is transferred to the zener diode D3 operating in the breakdown region through the surface PIN diode D2 connected in series with the zener diode D3 to absorb the ESD.
도 4A 내지 4E는 본 발명의 일 실시예에 따른 정전기 보호용 소자의 제조 공정을 나타내는 도면이다. 기판 영역을 진성 영역으로 하는 벌크 PIN 다이오드(D1)의 정전 용량을 최소화하기 위하여 비저항이 큰 기판이 사용된다. 비저항이 큰 기판은 불순물의 농도가 낮으므로 공핍층 폭이 넓어져 정전 용량을 효과적으로 줄일 수 있다.4A to 4E are views illustrating a manufacturing process of an electrostatic protection device according to an embodiment of the present invention. In order to minimize the capacitance of the bulk PIN diode D1 having the substrate region as the intrinsic region, a substrate having a high resistivity is used. Since the substrate having a high resistivity has a low concentration of impurities, the width of the depletion layer can be widened, thereby effectively reducing the capacitance.
우선 도 4A에 도시된 바와 같이, P형 기판(410) 위에 P형 에피층(420)을 성장시킨다. 그 후, P형 에피층(420)에 소자들 간을 격리하는 격리층(421)과 제너 다이오드 영역인 P형 웰(well)(422)을 도 4에 도시된 바와 같이 형성하여 각각의 다이오드를 위한 영역을 마련한다. 소자들 간의 누설 전류를 억제하기 위한 상기 격리층(421)은 P형 불순물을 이온 주입시켜 형성된다.First, as shown in FIG. 4A, the P-
본 발명에 따라서, 불순물을 P형 기판(410)까지 확산시키기 위하여 고에너지 이온 주입 시 기울임 없이 0°로 이온 주입하고 이때 발생하는 채널링 효과(channeling effect)를 이용하여 상기 P형 격리층(421)을 깊게 형성한다. 본 발명의 소자 격리층(421)은 기판과 동일한 불순물로 형성되므로 채널링에 의해 발생할 수 있는 누설 전류를 방지할 수 있다. 이렇게 함으로써 격리층의 깊이를 효과적으로 깊게 형성할 수 있고, 이를 통해 기존의 이온 주입 기술을 이용하여 고온 열 공정을 통해 격리층을 깊게 형성하는 기술에 비해 온도와 열 공정 시간을 줄일 수 있다. 그 결과, 고농도의 P형 기판(410)의 불순물이 P형 에피층(420)으로 확산되는 것에 의한 에피층의 두께 감소 및 농도 증가를 방지하여, 소자의 정전 용량과 항복 전압 특성을 개선할 수 있다.According to the present invention, in order to diffuse impurities into the P-
그 다음, 표면 PIN 다이오드(D2)를 형성할 영역에 이온 주입과 확산 공정을 통해 N형 플러그(423)와 N형 웰(424)을 형성한다 (도 4C 및 4D 참조). 그 후, 오믹 콘택(ohmic contact)이 형성될 수 있을 정도로 고농도의 N형 및 P형 불순물 이온을 각각 벌크 PIN 다이오드와 제너 다이오드(D1, D3) 및 표면 PIN 다이오드(D2) 영역에 주입하여 N형 접합부(425, 427)와 P형 접합부(426)를 형성하고, 절연막(431)을 형성한 후, 콘택과 금속 박막(432)을 증착하여 단자를 형성한다. 이와 같은 공정에 의해 제조된 소자의 구조가 도 4E에 도시된다.Next, an N-
이하에서는 전술한 바와 같이 제조되는 정전기 보호용 소자의 각 다이오드 별로 형성 과정과 변형 예에 대하여 기술한다.Hereinafter, a description will be given of the formation process and modification for each diode of the electrostatic protection device manufactured as described above.
우선, 도 5A 내지 5D는 본 발명에 따른 정전기 보호용 소자에서 벌크 PIN 다이오드(D1)의 구현 예를 나타낸다. 본 발명의 실시예에 따라서 벌크 PIN 다이오드(D1)는 P형 기판(510)보다 불순물 농도가 낮은 P형 에피층(520)에 고농도의 N형 불순물을 주입하여 형성된다. 도 5A는 본 발명에 따라 형성된 벌크 PIN 다이오드(D1)의 구조를 나타낸다. 칩의 면적을 줄이기 위해 다이오드(D1)는 도 5B에 도시된 바와 같이 금속 PAD(532)의 옆이 아닌 금속 PAD(532) 바로 아래에 형성되는 것이 바람직하다. 그런데 이 경우 P형 기판과 중첩된 PAD의 금속 영역은 다이오드(D1)의 정전 용량을 증가시키는 기생 정전 용량으로 작용하게 된다. 따라서 이를 제거하기 위해, 도 5C에 도시된 바와 같이, PAD(532)의 금속과 에피층(520)이 절연막(531)을 사이에 두고 맞닿은 에피층 상부 영역에, PIN 다이오드(D1)의 상부 단자인 N형 접합부(525)와 일정한 간격을 두고, 고농도의 N형 불순물로 부유층(527)을 형성한다. 대안적으로, P형 에피층(520)의 농도와 유사한 농도를 갖는 N형 불순물로 도핑된 N형 웰(528)을 N형 접합부(525) 주위에 도 5D에 도시된 바와 같이 형성함으로써, 기생 정전 용량을 실질적으로 제거할 수 있다.First, FIGS. 5A to 5D show an embodiment of the bulk PIN diode D1 in the electrostatic protection device according to the present invention. According to the exemplary embodiment of the present invention, the bulk PIN diode D1 is formed by injecting a high concentration of N-type impurities into the P-
도 6A 내지 6C는 본 발명에 따른 정전기 보호용 소자에서, 유입된 ESD 및 서지 신호를 제너 다이오드(D3)로 전달하는 역할을 하는 표면 PIN 다이오드(D2)의 구현 예를 나타낸다. PIN 다이오드(D2)를 형성하기 위해서, P형 에피층(620) 내에 N형 불순물로 그림 도 6A에 도시된 형태로 N형 플러그(623)를 형성하고, 고에너지 이온 주입을 통해 N형 플러그(623) 하단부에 N형 웰(624)을 도 6B에 도시된 바와 같이 형성한다. 그 후, N형 웰(624) 내부에 고농도의 P형 불순물로 접합부(626)를 도 6C에 도시된 바와 같이 형성하는데, 여기서 N형 웰(624)의 상부는 P형 에피층(620)이 일부 노출된 상태가 된다. P형 접합부(626) 형성 시, 순방향으로 동작하는 PIN 다이오드(D2)의 캐리어 모듈레이션 영역인 P형 접합부(626)와 N형 플러그(623) 사이를 일정 간격으로 유지함으로써 (도 6C 참조), PIN 다이오드(D2) 직렬 저항을 감소시키고 PIN 다이오드(D2)의 정전 용량을 최소화하여 성능을 최적화하고 ESD 및 서지 전류 보호 레벨을 극대화할 수 있다.6A to 6C illustrate an embodiment of the surface PIN diode D2 serving to transfer the introduced ESD and surge signals to the zener diode D3 in the electrostatic protection device according to the present invention. In order to form the PIN diode D2, an N-
도 7A 내지 7C는 도 6에 도시된 실시 형태와 다른 실시예에 따라 표면 PIN 다이오드(D2)를 형성하는 것을 도시한다. 이 실시예에서는 도 6의 실시예에 비해 N형 웰의 깊이를 얕게 형성한다. 즉, N형 플러그(723)와 N형 웰(724)을 얕게 형성하고, N형 웰(724)보다 불순물의 농도가 낮은 저농도 N형 웰(727)을, P형 에피층이 상부로 노출되지 않을 정도로, N형 웰(724) 형성 시 추가 이온 주입을 통해 도 7B에 도시된 바와 같이 얕게 형성한다. 또한, 도 6의 실시예와 달리, N형 웰 내부에 P형 접합부를 형성함이 없이 금속 배선을 N형 웰(724) 내부에 직접 접촉시킨 쇼트키(schottky) 콘택을 예컨대 도 7C에 도시된 것처럼 형성한다. 이 실시예에 따를 경우 쇼트키 다이오드의 낮은 정전 용량 특성으로 인하여 소자 전체의 정전 용량을 현저히 낮출 수 있다.7A-7C illustrate forming a surface PIN diode D2 in accordance with an embodiment different from the embodiment shown in FIG. 6. In this embodiment, the depth of the N-type well is formed shallower than in the embodiment of FIG. That is, the N-
도 8A는 본 발명에 따라서 ESD 및 서지 보호 레벨을 높일 수 있는 표면 PIN 다이오드(D2)의 셀 구조를 나타낸다. 도 8A에서 N형 플러그에는 도면부호 823이 부여되고 P형 접합부에는 도면부호 826이 부여된다. PIN 다이오드(D2)에서 기생적으로 나타나는 수직 구조의 바이폴라 PNP 트랜지스터의 에미터에 해당하는 P형 접합부(826)를 도 8A의 우측 도면과 같이 핑거 형태로 형성함으로써, 기생 바이폴라 트랜지스터의 게인을 넓은 면적 형태(도 8A의 좌측 도면)에 비해 효과적으로 줄여 ESD 및 서지 보호 레벨을 크게 향상시킬 수 있다.8A shows a cell structure of a surface PIN diode D2 that can increase the level of ESD and surge protection in accordance with the present invention. In Fig. 8A, the N-type plug is given the
또한, 본 발명에 따라서 PIN 다이오드(D2)의 핑거 형태를 도 8B의 우측 도면과 같이 수평과 수직으로 분리 배치되도록 구성할 수 있다. 이 실시예에 의할 경우, 유입된 ESD 및 서지 신호를 더욱 효과적으로 분산하여 제너 다이오드(D3)로 전달함으로써 ESD 및 서지 보호 레벨을 높일 수 있다.In addition, according to the present invention, the finger shape of the PIN diode D2 may be configured to be separately disposed horizontally and vertically as shown in the right figure of FIG. 8B. According to this embodiment, the level of ESD and surge protection can be increased by more effectively distributing the transferred ESD and surge signals to the zener diode D3.
이제 도 9A 내지 9D를 참조하여, 본 발명의 정전기 보호용 소자에서 제너 다이오드(D3)를 형성하는 과정을 설명한다. ESD 및 서지 신호를 소자가 갖는 항복전압 특성으로 바이패스 시키는 역할을 하는 제너 다이오드(D3)는, P형 에피층(920)에 P형 불순물을 이온 주입 방식으로 P형 웰(922)을 전술한 소자 격리층과 동시에 형성시키고, P형 웰(922)의 상부에 N형 불순물 이온을 주입하여 N형 접합부(927)를 형성시키고, 그 위에 금속 박막을 증착하여 금속 배선(932)을 형성시킴으로써 구현될 수 있다. 특히, 고에너지 0° 기울림으로 이온 주입할 때 나타나는 채널링 효과를 이용함으로써 P형 웰의 불순물 분포를 평탄하게 할 수 있고, 이로 인하여 제너 다이오드(D3)의 직렬 저항을 감소시켜 높은 ESD 및 서지 보호 레벨을 실현할 수 있다.9A to 9D, a process of forming the zener diode D3 in the electrostatic protection device of the present invention will be described. The Zener diode D3, which serves to bypass ESD and surge signals to the breakdown voltage characteristic of the device, has described the P-type well 922 in the P-
선택적으로, 도 10A에 도시된 바와 같이, 제너 다이오드(D3)의 N형 접합부(927) 주위에 N형 가드링(928) 형태의 제너 다이오드를 동시에 형성할 수 있다. 이 경우, 제너 다이오드의 주 접합부(927)와 가드링(928) 사이의 P형 영역은 전류 구동 능력이 우수한 바이폴라 트랜지스터의 베이스 역할을 하여 보다 안정적이고 빠른 시간 내에 다이오드(D3)가 항복전압 영역으로 진입할 수 있도록 한다. 아울러, 도 10B와 같이 제너 다이오드(D3)를 각각의 표면 PIN 다이오드(D2)에 대응하도록 분리된 구조로 형성시킴으로써, 유입된 ESD 및 서지 신호를 분산시켜 ESD 보호 특성을 크게 향상시킬 수 있다. 이 경우, 대응하는 수의 벌크 PIN 다이오드(D1)가 도 10B에 도시된 것과 같이 배치되는 것이 바람직하다.Alternatively, as shown in FIG. 10A, a Zener diode in the form of an N-
도 11A 내지 11F는 본 발명의 다른 실시예에 따라 정전기 보호용 소자의 표면 PIN 다이오드(D2)를 형성하는 과정을 도시한다. 특히, 이 실시예에서는 표면 PIN 다이오드(D2)의 캐소드 역할을 하는 N형 웰이 실리콘 에피 웨이퍼를 가공하면서 형성될 수 있다. 먼저 고농도의 P형 기판 위에 1차 P형 에피층(1120A)을 도 11A에 도시된 바와 같이 성장시킨다. 이때, 1차 에피층(1120A)은 소자 제작 과정에서의 열 공정에 의해 고농도의 P형 기판의 불순물이 1차 에피층으로 확산되어 (후에 형성되는) N형 웰(1124)에 닿지 않을 정도의 두께로 형성되어야 한다. 그 후, 질화막(1133)을 증착하고 포토레지스트(1134)에 의한 마스크 작업을 통해 N형 웰 영역을 설정하고 (도 11B 참조), 산화막인 절연막(1131)을 성장시킨다 (도 11C 참조). 질화막(1133)을 제거하고 고농도의 N형 불순물 이온 주입에 의해 선택적으로 N형 웰(1124)을 형성한다 (도 11D 참조). N형 웰(1124)을 형성한 후, 도 11E에 도시된 바와 같이 1차 P형 에피층(1120A)과 N형 웰(1124) 위에 2차 P형 에피층(1120B)을 성장시킨다. 그 후 N형 플러그(1123), P형 접합부(1126), 금속 배선(1132) 등을 형성하는 것은 전술한 실시예에서 설명된 바와 같이 수행될 수 있다. 도 11F는 이 실시예에 따라 형성된 표면 PIN 다이오드(D2)의 구조를 나타낸다. 이 실시예에 따른 방법은 전술한 실시예에 따른 제조 방법에 비해 포토 마스크 공정 등이 추가되어 제작 비용 및 공정 시간이 증가할 것이다. 그러나 진성 영역인 2차 에피층의 비저항을 크게 하여 불순물 농도를 낮춤으로써, 그 결과 표면 PIN 다이오드(D2)의 정전 용량을 현저히 낮출 수 있어 소자의 성능 향상을 도모할 수 있다.11A to 11F illustrate a process of forming the surface PIN diode D2 of the electrostatic protection element according to another embodiment of the present invention. In particular, in this embodiment, an N-type well serving as a cathode of the surface PIN diode D2 can be formed while processing the silicon epi wafer. First, a primary P-
전술한 실시예들은 소자의 하부 전극으로 제작된 웨이퍼의 뒷면을 이용한다. 본 발명의 또 다른 실시예에 따라서, 고에너지 P형 이온 주입에 의해 형성된 P형 플러그 위에 도 12에 도시된 바와 같이 콘택을 형성하여 금속 배선을 연결한 후 하부 전극을 상부에 형성할 수 있다. 상기 P형 플러그는 전술한 고에너지 0° 이온 주입에 의해 형성된 소자 격리층이다. 하부 고농도 기판과 P형 플러그(격리층)는 동일한 타입으로 내부적으로 연결된 구조를 갖는다. 이와 같이 전극을 형성할 경우, 소자 하부 전극을 위한 금속 도금 공정 등으로 인한 비용을 절감할 수 있고, 아울러 양방향 ESD를 보호할 수 있는 소자를 구현할 수 있다.The above embodiments use the back side of the wafer fabricated as the bottom electrode of the device. According to another embodiment of the present invention, as shown in FIG. 12 on the P-type plug formed by the high-energy P-type ion implantation, the lower electrode may be formed on the upper part after connecting the metal wiring. The P-type plug is a device isolation layer formed by the high energy 0 ° ion implantation described above. The lower high concentration substrate and the P-type plug (isolation layer) have the same internally connected structure. When the electrode is formed as described above, a cost due to a metal plating process for the lower electrode of the device can be reduced, and a device capable of protecting bidirectional ESD can be implemented.
비록 본 발명이 여러 대표적인 실시예에 관하여 기술하고 있지만, 본 발명은 청구항들의 모든 범위에서 보호받을 권리가 있음이 이해되어야 할 것이다.Although the invention has been described in terms of several representative embodiments, it should be understood that the invention has the right to be protected in all its scope.
D1: 벌크 PIN 다이오드 D2: 표면 PIN 다이오드 D3: 제너 다이오드
410: P형 기판 420: P형 에피층 421: P형 격리층
422: P형 웰 423: N형 플러그 424: N형 웰
425: N형 접합부 426: P형 접합부 427: N형 접합부
431: 절연막 432: 금속배선D1: Bulk PIN Diode D2: Surface PIN Diode D3: Zener Diode
410: P-type substrate 420: P-type epi layer 421: P-type isolation layer
422: P type well 423: N type plug 424: N type well
425: N-type junction 426: P-type junction 427: N-type junction
431: insulating film 432: metal wiring
Claims (20)
상기 정전기 보호용 소자는 단일 칩 상에 형성된 벌크 PIN 다이오드와 표면 PIN 다이오드와 제너 다이오드를 포함하고,
상기 벌크 PIN 다이오드는 상기 제너 다이오드와 병렬로 연결되고, 상기 표면 PIN 다이오드는 상기 제너 다이오드와 직렬로 연결되며 - 여기서 상기 벌크 PIN 다이오드의 캐소드는 상기 표면 PIN 다이오드의 애노드와 연결되고 상기 표면 PIN 다이오드의 캐소드는 상기 제너 다이오드의 캐소드와 연결됨,
상기 정전기 보호용 소자는, 음전하에 의한 ESD 또는 서지 인가 시 상기 벌크 PIN 다이오드로 ESD 또는 서지 신호를 바이패스 시키고, 양전하에 의한 ESD 또는 서지 인가 시 상기 표면 PIN 다이오드를 통해 상기 제너 다이오드로 전하를 전달하고,
상기 표면 PIN 다이오드는 복수의 핑거 형태로 구성된 P형 접합부를 포함하는 것을 특징으로 하는 정전기 보호용 소자.In the electrostatic protection device for protecting electronic devices from ESD and surge,
The electrostatic protection device includes a bulk PIN diode and a surface PIN diode and a zener diode formed on a single chip,
The bulk PIN diode is connected in parallel with the zener diode, the surface PIN diode is connected in series with the zener diode, wherein the cathode of the bulk PIN diode is connected with an anode of the surface PIN diode and The cathode is connected to the cathode of the zener diode,
The electrostatic protection device bypasses an ESD or surge signal to the bulk PIN diode when ESD or surge is applied by a negative charge, transfers charge to the zener diode through the surface PIN diode when ESD or surge is caused by a positive charge. ,
The surface PIN diode includes an electrostatic protection device comprising a P-type junction composed of a plurality of finger shapes.
P형 불순물을 포함하는 기판을 제공하는 단계;
상기 기판 위에 P형 에피층을 성장시키는 단계;
상기 에피층에 P형 소자 격리층과 P형 웰을 형성하여 각 다이오드를 위한 영역을 제공하는 단계;
상기 D2를 위한 영역에 N형 플러그와 N형 웰을 형성하는 단계; 및
상기 D1 및 D3를 위한 영역에 N형 불순물을 주입하여 N형 접합부를 형성하고 상기 D2를 위한 영역에 P형 불순물을 주입하여 P형 접합부를 형성하는 단계;
를 포함하는 정전기 보호용 소자 제조 방법.A method of manufacturing an electrostatic protection device for protecting an electronic device from ESD and surges, wherein the electrostatic protection device includes a bulk PIN diode (D1), a surface PIN diode (D2), and a zener diode (D3). The D2 is connected in parallel with the D3 and the D2 is connected in series with the D3, wherein the cathode of the D1 is connected with the anode of the D2 and the cathode of the D2 is connected with the cathode of the D3,
Providing a substrate comprising a P-type impurity;
Growing a P-type epitaxial layer on the substrate;
Forming a P-type device isolation layer and a P-type well in said epi layer to provide regions for each diode;
Forming an N-type plug and an N-type well in the region for D2; And
Injecting N-type impurities into the regions for D1 and D3 to form an N-type junction and implanting P-type impurities into the region for D2 to form a P-type junction;
Electrostatic protection device manufacturing method comprising a.
P형 기판을 제공하는 단계;
상기 기판 위에 상기 기판보다 불순물 농도가 낮은 P형 에피층을 성장시키는 단계;
상기 에피층에 P형 격리층과 P형 웰을 형성하여 각 다이오드를 위한 영역을 제공하는 단계로서, 상기 P형 격리층과 P형 웰은 P형 불순물을 기판에 수직으로 고에너지 이온 주입하여 채널링 효과에 의해 형성됨;
상기 D2를 위한 영역에 N형 플러그와 N형 웰을 형성하는 단계;
각 다이오드를 위한 영역에 불순물을 이온 주입하여 접합부를 형성하는 단계;
상기 접합부들 위에 절연막을 형성하는 단계; 및
콘택과 금속 박막을 증착하여 각 다이오드를 위한 단자를 형성하는 단계;
를 포함하는 정전기 보호용 소자 제조 방법.A method of manufacturing an electrostatic protection device comprising a bulk PIN diode (D1), a surface PIN diode (D2), and a zener diode (D3), wherein D1 is connected in parallel with the D3 and D2 is connected in series with the D3. Wherein the cathode of D1 is connected with the anode of D2 and the cathode of D2 is connected with the cathode of D3,
Providing a P-type substrate;
Growing a P-type epitaxial layer having a lower impurity concentration than the substrate on the substrate;
Providing a region for each diode by forming a P-type isolation layer and a P-type well in the epitaxial layer, wherein the P-type isolation layer and the P-type well are channeled by implanting high-energy ions perpendicularly to the substrate. Formed by effects;
Forming an N-type plug and an N-type well in the region for D2;
Implanting impurities into regions for each diode to form a junction;
Forming an insulating film on the junctions; And
Depositing a contact and a thin metal film to form a terminal for each diode;
Electrostatic protection device manufacturing method comprising a.
P형 기판을 제공하는 단계;
상기 기판 위에 1차 P형 에피층을 성장시키는 단계;
포토 마스크 공정을 통해 상기 D2의 N형 웰의 영역을 지정하고 지정된 영역에 N형 불순물을 이온 주입하여 상기 D2의 N형 웰을 형성하는 단계;
상기 1차 에피층 위에 2차 P형 에피층을 성장시키는 단계;
상기 에피층에 P형 격리층과 P형 웰을 형성하는 단계;
상기 D2를 위한 영역에 N형 플러그를 형성하는 단계;
각 다이오드를 위한 영역에 불순물을 이온 주입하여 접합부를 형성하는 단계;
상기 접합부들 위에 절연막을 형성하는 단계; 및
콘택과 금속 박막을 증착하여 각 다이오드를 위한 단자를 형성하는 단계;
를 포함하는 정전기 보호용 소자 제조 방법.A method of manufacturing an electrostatic protection device comprising a bulk PIN diode (D1), a surface PIN diode (D2), and a zener diode (D3), wherein D1 is connected in parallel with the D3 and D2 is connected in series with the D3. Wherein the cathode of D1 is connected with an anode of D2 and the cathode of D2 is connected with a cathode of D3,
Providing a P-type substrate;
Growing a first P-type epitaxial layer on the substrate;
Designating a region of the N-type well of the D2 through a photo mask process and ion implanting N-type impurities into the designated region to form the N-type well of the D2;
Growing a second P-type epitaxial layer on the first epitaxial layer;
Forming a P-type isolation layer and a P-type well in said epi layer;
Forming an N-type plug in the area for D2;
Implanting impurities into regions for each diode to form a junction;
Forming an insulating film on the junctions; And
Depositing a contact and a thin metal film to form a terminal for each diode;
Electrostatic protection device manufacturing method comprising a.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100133793A KR101083001B1 (en) | 2010-12-23 | 2010-12-23 | Semiconductor device for protection from static electricity and method for fabricating thereof |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100133793A KR101083001B1 (en) | 2010-12-23 | 2010-12-23 | Semiconductor device for protection from static electricity and method for fabricating thereof |
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| Publication Number | Publication Date |
|---|---|
| KR101083001B1 true KR101083001B1 (en) | 2011-11-14 |
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ID=45397629
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| KR (1) | KR101083001B1 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101323143B1 (en) * | 2011-10-27 | 2013-10-30 | (주)아트로닉스 | Manufacturing Method Of Semiconductor Device For ESD Protection and Semiconductor Device For ESD Protection Manufactured by The Method |
| KR101415139B1 (en) * | 2013-04-03 | 2014-07-04 | 주식회사 시지트로닉스 | Low-voltage ULC-TVS device and the fabrication method |
| KR20150037156A (en) * | 2013-09-30 | 2015-04-08 | (주)아트로닉스 | Semiconductor device for ESD protection and manufacturing method of the same |
| KR101628754B1 (en) * | 2015-02-17 | 2016-06-10 | 주식회사 시지트로닉스 | Manufacturing method of dual mode protection device with symmetric bi-directional breakdown voltage |
| WO2019142394A1 (en) * | 2018-01-19 | 2019-07-25 | 株式会社村田製作所 | Transient voltage suppression element |
-
2010
- 2010-12-23 KR KR1020100133793A patent/KR101083001B1/en active IP Right Grant
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| KR101588865B1 (en) * | 2013-09-30 | 2016-01-25 | (주)아트로닉스 | Semiconductor device and manufacturing method of the same |
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