KR101078469B1 - Light emitting diode chip and method of manufacturing the same - Google Patents
Light emitting diode chip and method of manufacturing the same Download PDFInfo
- Publication number
- KR101078469B1 KR101078469B1 KR1020100140167A KR20100140167A KR101078469B1 KR 101078469 B1 KR101078469 B1 KR 101078469B1 KR 1020100140167 A KR1020100140167 A KR 1020100140167A KR 20100140167 A KR20100140167 A KR 20100140167A KR 101078469 B1 KR101078469 B1 KR 101078469B1
- Authority
- KR
- South Korea
- Prior art keywords
- refractive index
- crystalline substrate
- crystalline
- buffer layer
- led chip
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/16—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
- H01L2933/0008—Processes
- H01L2933/0033—Processes relating to semiconductor body packages
- H01L2933/0058—Processes relating to semiconductor body packages relating to optical field-shaping elements
Abstract
일 실시 예에 있어서, LED 칩은 결정질 기판, 상기 결정질 기판 상에 배치되는 LED 소자, 및 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상에 위치하고 투광성인 굴절률 완충층을 구비한다.In an embodiment, the LED chip includes a crystalline substrate, an LED device disposed on the crystalline substrate, and a refractive index buffer layer positioned on at least one of the side and bottom surfaces of the crystalline substrate and translucent.
Description
본 출원은 대체로 발광 다이오드 소자에 관한 것으로, 보다 구체적으로는 측면 및/또는 저면에 굴절율 완충층을 가지는 발광 다이오드 칩 및 이의 제조 방법에 관한 것이다.The present application generally relates to a light emitting diode device, and more particularly to a light emitting diode chip having a refractive index buffer layer on the side and / or bottom and a method of manufacturing the same.
발광 다이오드(light emitting diode, LED)소자는 P-N 접합의 양단에 순방향의 전류를 인가하여 광을 방출하도록 하는 광전 변환 소자이다. 일반적으로, LED 소자는 에피 웨이퍼 제조 공정, 칩 생산 공정, 패키징 공정 및 모듈 공정을 거쳐 상용 제품으로 출시된다. 최근에는 상기 LED 소자가 조명 기구와 같이 고출력을 요구하는 장치에 적용되면서, LED 소자의 연구는 내부양자효율, 광추출효율 등과 같은 LED의 효율을 증가시키는 분야에서 활발하게 진행되고 있다. Light emitting diode (LED) devices are photoelectric conversion devices that emit light by applying a forward current to both ends of a P-N junction. In general, LED devices are released to commercial products through epi wafer fabrication, chip production, packaging, and module processes. Recently, as the LED device is applied to a device that requires high power, such as a lighting fixture, the study of the LED device is actively progressed in the field of increasing the efficiency of the LED, such as internal quantum efficiency, light extraction efficiency.
이러한 LED 의 효율을 증가시키는 기술은 일 예로서, 에피 웨이퍼 제조 공정 과정에서, 비발광 중심으로 작용하는 결정 결함을 감소시키는 기술, 활성층 내에서 전자와 정공의 효율적인 재결합을 촉진시키는 기술 등이 연구되고 있다. 또한, 칩 생산 공정 과정에서, 광방출효율을 증가시키기 위한 칩 형상 설계, 플립칩 공정 최적화 설계, 수직형 칩 설계 등의 기술 등이 시도되고 있다. 패키징 공정 및 모듈 공정 과정에서, 광변환효율에 영향을 미치는 열방출 개선 기술 등이 연구되고 있다.As a technique for increasing the efficiency of the LED, for example, in the process of manufacturing an epi wafer, a technique for reducing crystal defects acting as a non-emitting center, a technique for promoting efficient recombination of electrons and holes in an active layer, and the like are studied. have. In addition, in the chip production process, techniques such as chip shape design, flip chip process optimization design, and vertical chip design for increasing light emission efficiency have been attempted. In the packaging process and the module process, heat emission improvement techniques that affect the light conversion efficiency have been studied.
특히, LED 소자의 활성층 영역에서 발생한 광자가 외부로 방출되는 비율을 의미하는 광추출효율과 관련하여, 상기 광자는 외부로 방출되는 도중에 기판과 에피층 사이의 계면 등과 같이, 두 물질 간 굴절률 차이에 발생하는 상기 물질의 계면에서 일정량이 반사하게 된다. 이때, 다중반사를 겪을수록 광자의 소멸율이 증가하여 광추출효율이 저하될 수 있다. 보통 칩의 상부 표면으로부터 외부로 방출되는 양이 약 8%, 칩 하부의 기판을 통해 방출되는 양이 약 20%, 칩의 외부로 방출되지 못하고 칩의 내부에서 소멸되는 양이 약 72% 정도로 알려져 있다. 현재, 이러한 광추출효율의 저하를 방지하기 위해 현재 다양한 기술들이 시도되고 있는 데, 일 예로서, LED 소자가 빛을 용이하게 방출하기 위한 구조를 형성하는 기술, 반사판 역할을 하는 기판을 에피층과 분리시키는 기술, LED 소자의 표면 거칠기를 증가시켜 전반사를 방지하는 기술 등을 들 수 있다.In particular, in relation to the light extraction efficiency, which means the ratio of photons generated in the active layer region of the LED device to the outside, the photons are affected by the difference in refractive index between the two materials, such as the interface between the substrate and the epi layer while being emitted to the outside. A certain amount of reflection at the interface of the material is generated. In this case, as the light undergoes multiple reflections, the extinction rate of photons may increase, thereby lowering the light extraction efficiency. Usually, about 8% is emitted from the upper surface of the chip to the outside, about 20% is emitted through the substrate under the chip, and about 72% is lost to the inside of the chip without being released to the outside of the chip. have. At present, various techniques have been attempted to prevent such deterioration of light extraction efficiency. For example, an epitaxial layer and a substrate serving as a reflector may be used to form a structure in which an LED device easily emits light. The technique which isolate | separates, the technique which prevents total reflection by increasing the surface roughness of an LED element, etc. are mentioned.
상술한 바와 같은 LED의 효율을 증가시키기 위한 연구로 말미암아 최근 업계에서는 100 lm/W 정도의 광추출효율을 획득할 수 있었으며, 이와 같은 LED의 효율을 증가시키기 위한 다양한 노력은 업계의 요청에 따라 향후에도 꾸준히 계속될 것으로 예측된다.Due to the research to increase the efficiency of the LED as described above, the recent industry has been able to obtain the light extraction efficiency of about 100 lm / W, and various efforts to increase the efficiency of such LED is in the future at the request of the industry It is expected to continue steadily.
본 출원이 이루고자 하는 기술적 과제는 LED 소자에서 방출되어 하부의 결정질 기판에 도달한 빛에 대하여, 외부로의 방출 효율을 증가시키는 개선된 광방출 효율을 가지는 LED 칩을 제공하는 것이다.The technical problem to be achieved by the present application is to provide an LED chip having improved light emission efficiency to increase the emission efficiency to the outside for the light emitted from the LED device to reach the lower crystalline substrate.
본 출원이 이루고자 하는 다른 기술적 과제는 상기의 개선된 광방출 효율을 가지는 LED 칩을 제조하는 방법을 제공하는 것이다.Another object of the present application is to provide a method of manufacturing an LED chip having the improved light emission efficiency.
상기의 기술적 과제를 이루기 위한 본 출원의 일 측면에 따르는 LED 칩이 개시된다. 상기 LED 칩은 결정질 기판, 상기 결정질 기판 상에 배치되는 LED 소자, 및 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상에 위치하고 투광성인 굴절률 완충층을 구비한다.An LED chip according to an aspect of the present application for achieving the above technical problem is disclosed. The LED chip includes a crystalline substrate, an LED device disposed on the crystalline substrate, and a refractive index buffer layer positioned on at least one of the side and bottom surfaces of the crystalline substrate and translucent.
상기의 기술적 과제를 이루기 위한 본 출원의 다른 측면에 따른 LED 칩의 제조 방법이 개시된다. 상기 LED 칩의 제조 방법에 있어서, 먼저, 결정성 기판 상에 LED 소자가 배치되는 발광 구조물을 형성한다. 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상에 투광성인 굴절률 완충층을 형성한다.Disclosed is a manufacturing method of an LED chip according to another aspect of the present application for achieving the above technical problem. In the method of manufacturing the LED chip, first, a light emitting structure in which the LED device is disposed on the crystalline substrate is formed. A transmissive refractive index buffer layer is formed on at least one of the side and bottom of the crystalline substrate.
본 출원의 일 실시예에 따르면, LED 칩은 결정질 기판의 측면 및 저면 중 적어도 하나 이상에 굴절률 완충층을 구비함으로써, 결정질 기판 내부의 광을 외부로 보다 효율적으로 방출시킬 수 있다. According to the exemplary embodiment of the present application, the LED chip may have a refractive index buffer layer on at least one of the side and the bottom of the crystalline substrate, thereby more efficiently emitting the light inside the crystalline substrate to the outside.
본 출원의 일 실시예에 따르면, LED 칩을 준비하고, 결정질 기판의 측면 및 저면 중 적어도 하나 이상에 막 또는 패턴을 형성함으로써, 광방출효율을 용이하게 향상시킬 수 있다. According to one embodiment of the present application, by preparing an LED chip, and forming a film or a pattern on at least one of the side and bottom of the crystalline substrate, it is possible to easily improve the light emission efficiency.
도 1은 본 출원의 일 실시 예에 따르는 LED 칩을 개략적으로 나타내는 도면이다.
도 2는 본 출원의 실시 예들에 따르는 LED 칩을 개략적으로 나타내는 단면도이다.
도 3는 본 출원의 일 실시 예에 따르는 굴절률 완충층의 기능을 개략적으로 나타내는 단면도이다.
도 4은 본 출원의 일 실시 예에 따르는 LED 칩의 제조 방법을 나타내는 흐름도이다.
도 5 및 도 6은 본 출원의 일 실시 예에 따르는 LED 칩의 제조 방법을 나타내는 단면도이다.
도 7은 본 출원의 다른 실시 예에 따르는 LED 칩의 제조 방법을 나타내는 흐름도이다.1 is a view schematically showing an LED chip according to an embodiment of the present application.
2 is a cross-sectional view schematically showing an LED chip according to embodiments of the present application.
3 is a cross-sectional view schematically showing the function of the refractive index buffer layer according to an embodiment of the present application.
4 is a flowchart illustrating a method of manufacturing an LED chip according to an embodiment of the present application.
5 and 6 are cross-sectional views showing a method of manufacturing an LED chip according to an embodiment of the present application.
7 is a flowchart illustrating a method of manufacturing an LED chip according to another embodiment of the present application.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 출원에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 또한, 해당 분야에서 통상의 지식을 가진 자라면 본 출원의 기술적 사상을 벗어나지 않는 범위 내에서 본 출원의 사상을 다양한 다른 형태로 구현할 수 있을 것이다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. Embodiments of the present application will now be described in more detail with reference to the accompanying drawings. However, the techniques disclosed in this application are not limited to the embodiments described herein but may be embodied in other forms. It should be understood, however, that the embodiments disclosed herein are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. In the drawings, the width, thickness, and the like of the components are enlarged in order to clearly express the components of each device. The description was made at the point of view of the observer as a whole, and one of ordinary skill in the art may realize the spirit of the present application in various other forms without departing from the technical spirit of the present application. In addition, in the drawings, the same reference numerals refer to substantially the same elements.
또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, “포함하다”, “구비하다” 또는 “가지다”등의 용어는 설시된 특징, 숫자, 과정, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 과정, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In addition, singular expressions should be understood to include plural expressions unless the context clearly indicates otherwise, and the terms “comprise,” “comprise,” or “have” should refer to features, numbers, processes, and operations described. To specify that an element, part or combination thereof exists, and not preclude the existence or addition of one or more other features or numbers, processes, operations, components, parts or combinations thereof in advance It must be understood.
또한, 제1 구성요소가 제2 구성요소에 “연결” 되었다 함은 제1 구성요소가 제2 구성요소에 직접 연결되는 경우뿐만 아니라, 제1 구성요소가 제3 구성요소를 경유하거나 이용하여 제2 구성요소에 연결 또는 부착되는 경우 모두를 포함하는 것으로 해석된다.In addition, the fact that the first component is “connected” to the second component not only means that the first component is directly connected to the second component, but also that the first component is connected to or via the third component. 2 Anything connected to or attached to a component shall be construed to include both.
그리고, 제1 구성요소가 제2 구성요소 “위” 또는 “상”에 배치된다 함은 제1 구성요소가 제2 구성요소의 “바로 위” 또는 “바로 상”에 배치되는 경우뿐만 아니라, 제1 구성요소와 제2 구성요소 사이에 제3 구성요소가 개재되는 경우 모두를 포함하는 것으로 해석된다.In addition, the fact that the first component is disposed on or above the second component is not only when the first component is disposed directly on or directly on the second component. It is interpreted as including all when the 3rd component is interposed between the 1st component and the 2nd component.
일반적으로, LED 칩의 제조 공정은 에피(epi) 웨이퍼 제조 과정, 칩 생산 과정, 패키징 공정 과정 및 모듈 공정 과정을 포함한다. 본 출원의 일 실시 예에 있어서, 상기 에피 웨이퍼 제조 과정에서는 기판으로 사용되는 결정질 웨이퍼 상에 화합물 반도체를 에피(epi)로 성장시켜 전자를 제공하는 N형 반도체층, 활성층 및 정공을 제공하는 P형 반도체층을 형성한다. 상기 활성층은 상기 전자 및 정공을 결합시킴으로써 광을 방출시킨다. 본 출원의 일 실시 예에 있어서, 상기 칩 생산 과정에서는 상기 N형 반도체층 및 상기 P형 반도체층에 전기적으로 연결되는 N형 전극 및 P형 전극을 형성하고, 상기 에피 웨이퍼 상에 형성되는 복수의 LED 소자를 개별 칩으로 절단함으로써, LED 칩을 형성할 수 있다. 상기 패키징 공정 과정에서는 상기 제조된 LED 칩과 리드(lead)를 연결하고 빛이 최대한 외부로 방출되도록 상기 개별 칩을 패키징한다. 상기 모듈 공정 단계에서는 패키징이 완료된 상기 LED 칩을 PCB와 같은 소정의 프레임에 부착시킨다. 본 출원의 실시 예들은 주로 상기 칩 생산 과정에서 상기 LED 칩의 광방출효율을 증가시키는 기술에 대하여 개시하지만, 본 실시 예들의 기술들이 LED 칩의 제조 공정의 다른 과정에서 적용되는 것을 배제하는 것은 아니다.In general, a manufacturing process of the LED chip includes an epi wafer manufacturing process, a chip production process, a packaging process process, and a module process process. In an exemplary embodiment of the present application, in the epi wafer manufacturing process, an N-type semiconductor layer, an active layer, and a hole, which provide electrons by growing an epitaxial compound semiconductor on an crystalline wafer used as a substrate, provide an electron. A semiconductor layer is formed. The active layer emits light by combining the electrons and holes. In an embodiment of the present application, in the chip production process, an N-type electrode and a P-type electrode which are electrically connected to the N-type semiconductor layer and the P-type semiconductor layer are formed, and a plurality of formed on the epi wafer. By cutting the LED elements into individual chips, the LED chips can be formed. In the packaging process, the individual chip is packaged to connect the manufactured LED chip with a lead and emit light to the outside. In the module processing step, the packaged LED chip is attached to a predetermined frame such as a PCB. The embodiments of the present application mainly disclose a technique for increasing the light emission efficiency of the LED chip in the chip production process, but the techniques of the embodiments are not excluded from being applied in other processes of the manufacturing process of the LED chip. .
본 명세서에서 설명하는 굴절률 완충층은 서로 다른 굴절률을 가지는 두 물질층 사이에 배치되고, 상기 두 물질층의 굴절률 값 사이의 굴절률을 가지는 물질층을 의미한다. The refractive index buffer layer described herein refers to a material layer disposed between two material layers having different refractive indices and having a refractive index between the refractive index values of the two material layers.
본 명세서에서 설명하는 표면 영역이란, 결정질 기판 등과 같은 모재의 표면과 접하고 있는 영역 및 표면으로부터 소정의 깊이의 내부에 형성된 영역 모두를 지칭하는 개념이다.The surface region described in this specification is a concept that refers to both the region in contact with the surface of the base material such as a crystalline substrate and the region formed inside the predetermined depth from the surface.
도 1은 본 출원의 일 실시 예에 따르는 LED 칩을 개략적으로 나타내는 도면이다. 구체적으로 도 1의 (a)는 일 실시 예에 따르는 복수의 LED 소자가 형성된 결정질 웨이퍼를 개략적으로 나타내는 평면도이며, 도 1의 (b)는 일 실시 예에 따르는 도 1의 (a)의 결정질 웨이퍼로부터 분리된 LED 칩의 세부 모식도이다. 도 1의 (a)를 참조하면, 상기에서 설명한 에피 웨이퍼 제조 과정을 통하여, 결정질 웨이퍼(100) 상에 형성되는 복수의 LED 소자(110)가 배치된다. 구체적으로, 결정질 웨이퍼(100) 상에는 활성층(미도시), 상기 활성층에 전자를 제공하는 N형 반도체층(미도시) 및 상기 활성층에 정공을 제공하는 P형 반도체층(미도시)이 형성되며, 상기 N형 반도체층 및 상기 P형 반도체층에 전기적으로 연결되는 N형 전극 및 P형 전극(미도시)이 형성된다. 이와 같이, 복수의 LED 소자(110)가 결정질 웨이퍼(100) 상에 위치한다. 일 실시예로서, 상기 결정질 웨이퍼가 사파이어계 단결정 웨이퍼인 경우, N형 반도체층, 활성층 및 P형 반도체층은 도핑 수준이 서로 상이한 질화갈륨(GaN)계 화합물 반도체로부터 이루어질 수 있다. 다른 실시예로서, 결정질 웨이퍼가 GaP 단결정 웨이퍼인 경우, N형 반도체층, 활성층 및 P형 반도체층은 도핑 수준이 서로 상이한 알루미늄갈륨인듐인(AlGaInP) 화합물 반도체로부터 이루어질 수 있다. 이와 같이, 본 출원의 실시 예들에 있어서는 결정질 웨이퍼, N형 반도체층, 활성층 및 P형 반도체층은 발광 소자를 구성하는 공지의 다양한 물질이 적용될 수 있다.1 is a view schematically showing an LED chip according to an embodiment of the present application. Specifically, FIG. 1A is a plan view schematically illustrating a crystalline wafer in which a plurality of LED devices are formed, and FIG. 1B is a crystalline wafer of FIG. 1A according to an embodiment. Detailed schematic diagram of the LED chip separated from the. Referring to FIG. 1A, a plurality of
결정질 웨이퍼(100) 상에 형성된 복수의 LED 소자(110)는 다이싱(dicing) 작업을 통해 복수의 LED 칩(120)으로 분리된다. 본 출원의 일 실시 예에 의하면, 상기 다이싱 방법은 일 예로서, 다이아몬드 펜슬, 다이아몬드 톱(saw) 또는 레이저를 이용하는 방법이 있다.The plurality of
도 1의 (b)를 참조하면, 본 출원의 일 실시 예에 의하여, 결정질 웨이퍼(100) 로부터 분리된 개별의 LED 칩(120)을 개략적으로 도시하고 있다. LED 칩(120)은 결정질 기판(122), 결정질 기판(122) 상에 배치되는 LED 소자(110)를 포함한다. 본 명세서에서 결정질 기판(122)은 개별의 LED 칩(120)에 대응하도록 분리된 결정질 웨이퍼(100)의 일 부분을 지칭한다. LED 소자(110)는 N형 반도체층(미도시), 활성층(미도시), P형 반도체층(미도시), 상기 N형 반도체층 및 상기 P형 반도체층에 전기적으로 연결되는 N형 전극 및 P형 전극(미도시)을 포함한다.Referring to FIG. 1B, according to an embodiment of the present application, an
도 2는 본 발명의 실시 예들에 따르는 LED 칩을 개략적으로 도시하는 도면이다. 구체적으로 도 2의 (a)는 본 출원의 일 실시 예에 따르는 LED 칩을 개략적으로 도시하는 모식도이며, 도 2의 (c)는 도 2의 (a)를 A-A’방향으로 절단한 단면도이다. 도 2의 (b)는 본 출원의 다른 실시 예에 따르는 LED 칩을 개략적으로 도시하는 모식도이며, 도 2의 (d)는 도 2의 (b)를 B-B’방향으로 절단한 단면도이다. 2 is a view schematically showing an LED chip according to embodiments of the present invention. Specifically, FIG. 2A is a schematic diagram schematically showing an LED chip according to an embodiment of the present application, and FIG. 2C is a cross-sectional view taken along the line AA ′ of FIG. 2A. to be. FIG. 2B is a schematic diagram schematically showing an LED chip according to another embodiment of the present application, and FIG. 2D is a cross-sectional view taken along the line BB ′ of FIG. 2B.
도 2의 (a) 및 (c)를 참조하면, LED 칩(220)은 결정질 기판(222), 결정질 기판 상에 배치되는 LED 소자(210) 및 굴절률 완충층(224)을 구비한다. LED 소자(210)은 P형 반도체층, 활성층 및 N형 반도체층을 포함한다. 굴절률 완충층(224)은 결정질 기판(222)의 측면 및 저면 중 적어도 하나 이상에 위치하고, 투광성이다. 굴절률 완충층(224)은 결정질 기판(222)의 측면 및 저면 중 적어도 하나 이상을 커버하는 막(layer)일 수 있다. 도 2의 (a) 및 (c)에서는 굴절률 완충층(224)이 결정질 기판(222)의 상기 측면 및 상기 저면 상에 배치되고 있다. 다른 실시 예에 있어서는, 굴절률 완충층(224)은 결정질 기판(222)의 상기 측면 또는 상기 저면 중 어느 하나 상에 배치될 수 있다. 굴절률 완충층(224)은 결정질 기판(222)의 굴절률보다 작고 공기의 굴절률보다 클 수 있다. 굴절률 완충층(224)은 일 예로서, 인듐주석산화물(Indium Tin Oxide, ITO), 인듐인산화물(Indium Phorphorus Oxide, InPOx), 인듐비소산화물(Indium Arsenic Oxide), 유리(glass), 염화나트륨(Sodium Chloride, NaCl), 타이타늄산화물(Titanium oxide, TiO2), 쿼츠(Quartz) 또는 이들의 조합으로 이루어질 수 있다. 상기 유리는 약 1.46, 상기 염화나트륨의 약 1.5, 상기 타니타늄 산화물은 약 1.5, 상기 쿼츠는 약 1.46의 굴절률을 가진다.Referring to FIGS. 2A and 2C, the
도 2의 (b) 및 (d)를 참조하면, LED 칩(230)은 굴절률 완충층(234)이 연속 또는 불연속 패턴으로 배치되는 점을 제외하고는 LED칩(220)과 실질적으로 동일하다. 굴절률 완충층(234)은 결정질 기판(222)의 측면 및 저면 중 적어도 하나 이상에서 패턴으로 위치할 수 있다. 도면에서는 일 예로서, 굴절률 완충층(234)이 결정질 기판(222)의 측면 및 저면 상에 불연속 패턴으로 국부적인 영역에 배치되고 있다. 다른 예에서는, 도시된 바와는 달리 굴절률 완충층(234)이 다양한 패턴을 가지고 결정질 기판(222)의 측면 또는 저면 중 어느 하나 상에 연속 패턴 또는 불연속 패턴으로 배치될 수 있다. 굴절률 완충층(234)은 결정질 기판(222)의 굴절률보다 작고, 공기의 굴절률보다 클 수 있다. 굴절률 완충층(234)은 일 예로서, 인듐주석산화물(Indium Tin Oxide, ITO), 인듐인산화물(Indium Phorphorus Oxide, InPOx), 인듐비소산화물(Indium Arsenic Oxide), 유리(glass), 염화나트륨(Sodium Chloride, NaCl), 타이타늄산화물(Titanium oxide, TiO2), 쿼츠(Quartz) 또는 이들의 조합으로 이루어질 수 있다. 상기 유리는 약 1.46, 상기 염화나트륨의 약 1.5, 상기 타니타늄 산화물은 약 1.5, 상기 쿼츠는 약 1.46의 굴절률을 가진다.Referring to FIGS. 2B and 2D, the
일 실시 예에 따르면, 굴절률 완충층(224, 234)은 결정질 기판(222)과 동일한 성분으로 구성되는 비정질 물질층 패턴일 수 있다. 일 예로서, 기판(122)이 단결정 사파이어로 이루어지고, 굴절률 완충층(124)은 비정질 사파이어로 이루어질 수 있다. 굴절률 완충층(224, 234)은 LED 소자(210, 212)에서 발생되는 광에 대하여 결정질 기판(222) 외부로의 방출을 향상시키는 기능을 수행한다.According to an embodiment, the refractive index buffer layers 224 and 234 may be an amorphous material layer pattern composed of the same components as the
도 3는 본 출원의 일 실시 예에 따르는 굴절률 완충층의 기능을 개략적으로 나타내는 단면도이다. 도 3는 도 2의 (b)의 LED 칩(230)을 B-B’ 라인을 따라 절취한 단면도인 도 2의 (d)와 실질적으로 동일하다. 도 3을 참조하여, 굴절률 완충층의 기능을, 굴절률과 관련되는 여러 이론 중의 하나인 전반사 이론으로 설명하자면, 먼저, LED 소자(212)으로부터 발생한 광 중 일부분은 하부의 결정질 기판(222)으로 진행한다. LED 칩(330)의 광추출효율을 증가시키기 위해서는 결정질 기판(222) 내의 광(I1)중 LED 칩(330) 외부로 방출되는 광(I3)의 비율을 높여야 한다. 일반적으로, 광은 굴절률이 서로 다른 매질의 경계면에 도달한 경우, 상기 경계면에서 반사되거나 굴절되며 투과한다. 도시된 바와 같이, 상대적으로 광학적으로 밀한 매질인 결정질 기판(222)으로부터 외부 공기 중으로 광(I1)이 진행할 때, 결정질 기판(222)과 상기 공기의 경계면에서, 일부(I3)는 입사각(i)보다 큰 굴절각(r)으로 굴절하고 일부(I2)는 반사될 수 있다. 입사각(i)의 크기가 결정질 기판(222)의 굴절률(n1) 및 공기의 굴절률(n2)에 의해 정해지는 소정의 임계각(ic) 보다 커지게 되면, 광은 두 매질의 경계면에서 모두 반사되는 현상이 발생하는데, 이러한 현상을 전반사라고 한다. 전반사가 LED 칩 내부에서 수 회 발생하게 되면, LED 칩 내부의 광은 외부로 방출되지 않고 내부에 갖혀서 소멸될 수 있다.3 is a cross-sectional view schematically showing the function of the refractive index buffer layer according to an embodiment of the present application. FIG. 3 is substantially the same as FIG. 2D, which is a cross-sectional view of the
굴절률 완충층(234)가 존재하지 않는 경우, 결정질 기판(222) 내를 진행하는 광이 공기와의 계면에 도달할 때, 다음과 같은 현상이 발생할 수 있다. 굴절의 법칙에 의해, sin ic1 = 공기의 굴절률(n2) / 결정질 기판의 굴절률(n1)로 표현되며, 공기의 굴절률이 1이므로, sin ic1 = 1 / n1 이다. 전반사가 일어나는 임계각(ic1 )에 있어서, 상기 결정질 기판의 굴절률(n1)이 클수록 임계각은 작아지며, 따라서, 도 3을 참조하면, 결정질 기판(222) 내에서 진행하는 광이 공기와의 계면에서 반사되어 결정질 기판(222) 내부로 되돌아가는 확률이 상대적으로 증가하게 된다. When the refractive
본 출원의 발명가들은 결정질 기판(222)과 외부 공기의 계면에 굴절률 완충층(234)을 배치하는 기술을 고안하였다. 굴절률 완충층(234)은 일 예로서, 결정질 기판(222)의 국부적인 영역에 배치될 수 있다. 굴절률 완충층(234)의 굴절률(n3)은 결정질 기판(222)의 굴절률(n1)보다 작고, 공기의 굴절률(n2)보다 크다. 굴절률 완충층(234)이 기판(222)과 상기 외부 공기 사이에 존재할 때, 기판(222)과 굴절률 완충층(234) 사이의 계면에서의 임계각(ic2)은, sin ic2 = 굴절률 완충층의 굴절률(n3) / 기판의 굴절률(n1)로 표현된다. 또한, 굴절률 완충층(234)와 상기 외부 공기 사이의 계면에서의 임계각((ic3)은, sin ic3 = 공기의 굴절률(n2)/ 굴절률 완충층의 굴절률(n3)로 표현된다. 공기의 굴절률이 1이므로, sin ic3 = 1 / n3 이다. 굴절률 완충층(234)의 굴절률(n3)이 기판(222)의 굴절률(n1)보다 작고 공기의 굴절률(n2)보다 크므로, 각각의 계면에서의 임계각(ic2) 및 임계각 (ic3)는 임계각(ic1)보다 크다. 이에 같이, 굴절률 완충층(234)는 결정질 기판(222) 내부의 광이 외부로 진행할 때, 상기 계면에서의 임계각을 증가시키켜, 이에 따라, 기판(222) 내에서 진행하는 광의 상기 외부 공기 중으로의 방출 확률을 증가시킬 수 있다. 일 실시 예에 의하면, 결정질 기판(222)이 단결정 사파이어일 경우, 결정질 기판(222)의 굴절률은 1.77 이며, 공기의 굴절률은 1이다. 이때, 굴절률 완충층(234)는 비정질 사파이어로 이루어질 수 있다. 비정질 사파이어는 단결정 사파이어보다 결정학적으로 불규칙적 배열되므로, 광학적으로도 소한 매질이다. 따라서, 굴절률이 상대적으로 낮다.The inventors of the present application devised a technique for disposing the refractive
굴절률과 관련되는 또 다른 이론을 예로서 들어 설명하자면, Richard H.bube의 Electrons in solids, third edition, academic press, inc. pp. 133~138, 에는 다음과 같은 내용이 개시된다. 소정의 재질의 물질과 진공이 서로 경계하고 있으며 계면에서의 광의 흡수가 중요하지 않는 경우에, 상기 물질 내를 진행하는 광의 상기 진공과의 계면에서의 반사율 R은 다음과 같이 예측된다.
Another theory related to refractive index is described by way of example in Richard H.bube's Electrons in solids, third edition, academic press, inc. pp. 133-138, the following contents are disclosed. In the case where a material of a predetermined material and a vacuum are bound to each other and absorption of light at the interface is not important, the reflectance R at the interface with the vacuum of the light traveling in the material is estimated as follows.
R = (r-1)2/(r+1)2 (단, r은 상기 물질의 굴절률, 진공의 굴절률은 1)R = (r-1) 2 / (r + 1) 2 (where r is the refractive index of the material and vacuum is 1)
------- 식 (1)
------- Formula (1)
상기 식 (1)에서 표현된 바와 같이, 굴절률이 1 보다 더 큰 물질 내에서 광이 진행하는 경우를 가정하면, 진공과의 계면에서의 반사율은 상기 물질의 굴절률이 커질수록 증가한다는 사실을 알 수 있다. 마찬가지로, 결정질 기판(222)과 공기가 계면을 이루는 경우보다, 굴절률 완충층(234)과 공기가 계면을 이루도록 하는 경우가 상기 공기와의 계면에서의 반사율이 낮아진다는 것을 확인할 수 있다. 따라서, 굴절률 완충층(234)와 공기가 계면을 이루도록 하는 경우가 상기 계면에서 상기 공기로의 투과율이 증가하게 된다.As expressed in Equation (1), assuming that light propagates in a material having a refractive index greater than 1, it can be seen that the reflectance at the interface with a vacuum increases as the refractive index of the material increases. have. Similarly, it can be seen that the reflectance at the interface with the air is lower when the refractive
상술한 바와 같이, 본 출원의 일 실시 예에 따르는 LED 칩은 결정질 기판의 측면 및 저면 중 적어도 하나 이상에 위치하고 투광성인 굴절률 완충층을 구비한다. 이로서, 상기 LED 소자에서 발생하여 결정질 기판 내부를 진행하는 광이 상기 결정질 기판의 측면 또는 저면을 통해 외부의 공기 중으로 방출되는 효율을 증가시킬 수 있다. As described above, the LED chip according to an embodiment of the present application is provided on at least one or more of the side and bottom of the crystalline substrate and has a refractive index buffer layer that is transparent. As a result, light emitted from the LED device and traveling inside the crystalline substrate may be increased to be emitted to the outside air through the side or bottom of the crystalline substrate.
도 4은 본 출원의 일 실시 예에 따르는 LED 칩의 제조 방법을 나타내는 흐름도이다. 도 5 및 도 6은 본 출원의 일 실시 예에 따르는 LED 칩의 제조 방법을 나타내는 단면도이다. 도 4를 참조하면, 410 블록에서, 결정질 기판 상에 LED 소자가 배치되는 발광 구조물을 형성한다. 상기 410 블록의 공정은 412 블록에서, 결정질 웨이퍼 상에 복수의 LED 소자를 형성하는 공정과 414 블록에서, 상기 복수의 LED 소자가 서로 분리되도록 상기 결정질 웨이퍼를 절단하는 공정을 포함하여 이루어질 수 있다. 4 is a flowchart illustrating a method of manufacturing an LED chip according to an embodiment of the present application. 5 and 6 are cross-sectional views showing a method of manufacturing an LED chip according to an embodiment of the present application. Referring to FIG. 4, in
일 실시 예에 따르면, 412 블록에서, 상기 결정질 웨이퍼 상에 화합물 반도체를 에피로 성장시켜 전자를 제공하는 N형 반도체층, 활성층 및 P형 반도체층을 형성한다. 상기 N형 반도체층 및 상기 P형 반도체층에 전기적으로 연결되는 N형 전극 및 P형 전극을 형성한다. 상기 결정질 웨이퍼가 사파이어계 단결정 웨이퍼인 경우, N형 반도체층, 활성층 및 P형 반도체층은 도핑 수준이 서로 상이한 질화갈륨(GaN)계 화합물 반도체로부터 이루어질 수 있다. 본 출원의 실시 예들에 있어서는 결정질 웨이퍼, N형 반도체층, 활성층 및 P형 반도체층은 발광 소자를 구성하는 공지의 다양한 물질이 적용될 수 있다.According to an embodiment, in
이 후에, 414 블록에서, 상기 복수의 LED 소자가 형성된 상기 결정질 웨이퍼를 절단하여 상기 복수의 LED 소자를 서로 분리시킨다. 상기 결정질 웨이퍼를 절단하는 공정은 일 예로서, 다이아몬드 톱 또는 다이아몬드 연필(pencil)을 이용하여 기계적으로 절단하는 방법 또는 레이저를 조사하여 절단하는 방법 등이 있으며 그 외 공지의 다양한 방법이 적용될 수 있으나, 자세한 설명은 생략하기로 한다. 도 5의 (a)를 참조하면, 상술한 본 출원의 일 실시 예에 의해, 결정질 기판(522) 상에 LED 소자(510)이 형성된다.Thereafter, in
420 블록에서, 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상에 투광성인 굴절률 완충층을 형성한다. 상기 굴절률 완충층은 상기 결정질 기판의 굴절률보다 작고, 공기의 굴절률보다 크다. 상기 굴절률 완충층은 상기 LED 소자에서 발생되는 광에 대하여 상기 결정질 기판 외부로의 방출을 향상시키는 기능을 수행할 수 있다.In
일 실시 예에 있어서, 상기 굴절률 완충층을 형성하는 공정에 있어서, 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상에 상기 결정질 기판의 굴절률보다 작고 공기의 굴절률보다 큰 박막을 증착한다. 상기 박막을 증착하는 공정은 일 예로서, 코팅법, 증발법, 화학적기상증착법(Chemical Vapor Deposition), 또는 스퍼터링 법을 적용할 수 있다. 상기 박막은 일 예로서, 인듐주석산화물(Indium Tin Oxide, ITO), 인듐인산화물(Indium Phorphorus Oxide, InPOx), 인듐비소산화물(Indium Arsenic Oxide), 유리(glass), 염화나트륨(Sodium Chloride, NaCl), 타이타늄산화물(Titanium oxide, TiO2), 쿼츠(Quartz), 또는 이들의 조합으로 이루어질 수 있다. 상기 유리는 약 1.46, 상기 염화나트륨의 약 1.5, 상기 타니타늄 산화물은 약 1.5, 상기 쿼츠는 약 1.46의 굴절률을 가진다. 상술한 증착법은 단독으로 사용되거나, 둘 이상의 조합으로 사용될 수 있다. 또는, 상기 박막을 증착하는 공정은 이에 한정되지 않고 공지의 다양한 다른 방법이 적용될 수 있다. 도 5의 (b)에서는 결정질 기판(522)의 측면 및 저면에 굴절률 완충층(524)이 형성된 것을 개략적으로 도시하고 있다. 도면에서는 결정질 기판(522)의 상기 측면 및 상기 저면 모두에 굴절률 완충층(524)이 형성된 것을 도시하고 있으나, 상기 측면 또는 상기 저면 중 어느 하나에 굴절률 완충층(524)이 형성될 수도 있다.In one embodiment, in the step of forming the refractive index buffer layer, a thin film smaller than the refractive index of the crystalline substrate and larger than the refractive index of air is deposited on at least one of the side and bottom of the crystalline substrate. For example, a coating method, an evaporation method, a chemical vapor deposition method, or a sputtering method may be applied. The thin film may be, for example, indium tin oxide (ITO), indium phosphate (Indium Phorphorus Oxide, InPOx), indium arsenic oxide (Indium Arsenic Oxide), glass (glass), sodium chloride (Sodium Chloride, NaCl) , Titanium oxide (TiO 2), quartz (Quartz), or a combination thereof. The glass has a refractive index of about 1.46, about 1.5 of the sodium chloride, about 1.5 of the titanium oxide, and about 1.46 of the quartz. The above deposition methods may be used alone or in combination of two or more. Alternatively, the process of depositing the thin film is not limited thereto, and various other known methods may be applied. FIG. 5B schematically illustrates the formation of the refractive
다른 실시 예에 있어서는, 상기 굴절률 완충층을 형성하는 공정에 있어서, 상기 증착된 박막을 리소그래피 공정 및 식각 공정을 이용하여 패터닝할 수 있다. 상기 패터닝하는 공정에 의하여, 상기 굴절률 완충층은 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상에 연속 또는 불연속 패턴으로 형성될 수 있다. 도 5의 (c)에서는 상기 패터닝 공정에 의하여, 결정질 기판(522)의 상기 측면 및 저면 중 적어도 어느 하나에 불연속 패턴으로 형성된 굴절률 완충층(525)을 도시한다. 도시된 바와는 달리, 굴절률 완충층(525)는 연속 패턴으로 상기 측면 및 상기 저면 중 적어오 하나 이상에 형성될 수도 있다.In another embodiment, in the process of forming the refractive index buffer layer, the deposited thin film may be patterned using a lithography process and an etching process. By the patterning process, the refractive index buffer layer may be formed in a continuous or discontinuous pattern on at least one of the side and bottom of the crystalline substrate. FIG. 5C illustrates the refractive index buffer layer 525 formed in a discontinuous pattern on at least one of the side surface and the bottom surface of the
또다른 실시 예에 있어서는, 상기 굴절률 완충층을 형성하는 공정에 있어서, 먼저, 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상의 표면 영역을 용융시킨다. 그리고, 상기 용융된 표면 영역을 적절히 냉각시켜 비정질 물질층을 형성한다. 상기 결정질 기판의 소정의 표면 영역이 용융 될 때 형성되는 비정질 물질층은 상기 굴절률 완충층으로서 기능한다. 발명자에 의하면, 상기 용용된 영역의 냉각속도를 빠르게 할수록 상기 비정질 물질층이 형성될 확률이 높다. 빠른 냉각 속도로 인해 구성원자 의 재배열을 위한 확산 및 결합 시간이 충분하지 않게 되고, 결론적으로 화학양론적인 규칙적 형태를 결합구조를 가지지 못하게 된다. 비정질 물질층의 결합구조가 결정질에 비해 규칙적이지 못하므로, 광학적으로도 소한 매질이 될 수 있다. 따라서, 상기 비정질 물질층은 상기 결정질 기판에 비해 굴절률이 낮을 수 있다. 상기 표면 영역을 용융시키는 공정은 일 예로서, 레이저 또는 급속열처리공정(Rapid Thermal Process)장치를 이용하여 수행할 수 있다.In another embodiment, in the process of forming the refractive index buffer layer, first, at least one surface area of the side and bottom of the crystalline substrate is melted. The molten surface region is then cooled appropriately to form an amorphous material layer. An amorphous material layer formed when a predetermined surface region of the crystalline substrate is melted serves as the refractive index buffer layer. According to the inventor, the faster the cooling rate of the molten region is, the higher the probability that the amorphous material layer is formed. The high cooling rate results in insufficient diffusion and bonding time for the rearrangement of the members, and consequently the lack of bonding structure in the stoichiometric regular form. Since the bonding structure of the amorphous material layer is not regular compared to the crystalline, it may be an optically small medium. Thus, the amorphous material layer may have a lower refractive index than the crystalline substrate. The process of melting the surface region may be performed using, for example, a laser or a rapid thermal process apparatus.
일 실시 예에 있어서, 상기 소정의 표면 영역을 용융시키는 공정에 있어서, 상기 비정질 물질층이 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상을 덮는 막으로서 형성되도록, 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상의 영역에 상기 레이저를 조사하거나, 상기 급속열처리공정을 수행할 수 있다. 그리고, 냉각 속도를 제어하여, 상기 비정질 물질층을 형성한다. 도 6의 (b)에 도시된 바와 같이, 결정질 기판(522)의 상기 측면 및 저면 전체에 걸쳐 비정질 물질층인 굴절률 완충층(624)이 박막의 형태로 형성된다.In one embodiment, in the step of melting the predetermined surface area, at least one of the side and bottom of the crystalline substrate, such that the amorphous material layer is formed as a film covering at least one or more of the side and bottom of the crystalline substrate. At least one region may be irradiated with the laser, or the rapid heat treatment process may be performed. The cooling rate is controlled to form the amorphous material layer. As shown in FIG. 6B, the refractive
다른 실시 예에 있어서, 상기 소정의 표면 영역을 용융시키는 공정에 있어서, 상기 비정질 물질층이 연속 또는 불연속 패턴으로서 형성되도록, 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상의 영역을 국부적으로 용융시킬 수 있다. 즉, 결정질 기판(522)의 상기 측면 및 저면 중 소정의 영역에 국부적으로 상기 레이저를 조사하거나 상기 급속열처리공정을 수행한다. 그리고, 냉각 속도를 제어하여, 상기 비정질 물질층의 패턴을 형성한다. 도 6의 (c)에 도시된 바와 같이, 비정질 물질층인 굴절률 완충층(625)이 불연속 패턴의 형태로 형성된다.In another embodiment, in the step of melting the predetermined surface region, at least one or more regions of the side and bottom of the crystalline substrate may be locally melted so that the amorphous material layer is formed as a continuous or discontinuous pattern. . That is, the laser is locally irradiated to a predetermined region of the side surface and the bottom surface of the
도 7은 본 출원의 다른 실시 예에 따르는 LED 칩의 제조 방법을 나타내는 흐름도이다. 도 7를 참조하면, 710 블록에서, 결정질 웨이퍼 상에 복수의 LED 소자를 형성한다. 도 1의 (a)와 관련하여 이미 상술한 바와 같이, 에피 웨이퍼 제조 과정을 통하여, 상기 결정질 웨이퍼 상에 상기 복수의 LED 소자를 형성할 수 있다. 구체적으로, 상기 결정질 웨이퍼 상에 활성층(미도시), 상기 활성층에 전자를 제공하는 N형 반도체층(미도시) 및 상기 활성층에 정공을 제공하는 P형 반도체층(미도시)을 형성할 수 있으며, 상기 N형 반도체층 및 상기 P형 반도체층에 전기적으로 연결되는 N형 전극 및 P형 전극(미도시)을 형성할 수 있다. 7 is a flowchart illustrating a method of manufacturing an LED chip according to another embodiment of the present application. Referring to FIG. 7, in
720 블록에서, 상기 결정질 웨이퍼의 저면에 투광성인 굴절률 완충층을 형성한다. 도 4의 흐름도와 관련하여 상술한 실시예와는 달리, 본 실시예에서는 상기 결정질 웨이퍼 상에 복수의 LED 소자가 배치되어 있는 상태에서, 상기 결정질 웨이퍼의 저면에 상기 굴절률 완충층을 형성한다.In
일 실시 예에 있어서, 상기 굴절률 완충층을 형성하는 공정은, 결정질 기판의 굴절률보다 작고, 공기의 굴절률보다 큰 박막을 상기 결정질 웨이퍼의 저면에 증착함으로써 수행될 수 있다. 상기 증착 공정은 일 예로서, 코팅법, 증발법, 화학적기상증착법(Chemical Vapor Deposition), 또는 스퍼터링 법을 적용할 수 있다. 상기 박막은 일 예로서, 인듐주석산화물(Indium Tin Oxide, ITO), 인듐인산화물(Indium Phorphorus Oxide, InPOx), 인듐비소산화물(Indium Arsenic Oxide), 유리(glass), 염화나트륨(Sodium Chloride, NaCl), 타이타늄산화물(Titanium oxide, TiO2), 쿼츠(Quartz) 또는 이들의 조합으로 이루어질 수 있다. 상기 유리는 약 1.46, 상기 염화나트륨의 약 1.5, 상기 타니타늄 산화물은 약 1.5, 상기 쿼츠는 약 1.46의 굴절률을 가진다. 상술한 증착 공정은 단독으로 사용되거나, 둘 이상의 조합으로 사용될 수 있다. 또는, 상기 박막을 증착하는 공정은 이에 한정되지 않고 공지의 다양한 다른 방법이 적용될 수 있다.In an embodiment, the process of forming the refractive index buffer layer may be performed by depositing a thin film on the bottom surface of the crystalline wafer that is smaller than the refractive index of the crystalline substrate and larger than the refractive index of air. As the deposition process, for example, a coating method, an evaporation method, a chemical vapor deposition method, or a sputtering method may be applied. The thin film may be, for example, indium tin oxide (ITO), indium phosphate (Indium Phorphorus Oxide, InPOx), indium arsenic oxide (Indium Arsenic Oxide), glass (glass), sodium chloride (Sodium Chloride, NaCl) , Titanium oxide (TiO 2), quartz (Quartz) or a combination thereof. The glass has a refractive index of about 1.46, about 1.5 of the sodium chloride, about 1.5 of the titanium oxide, and about 1.46 of the quartz. The deposition process described above may be used alone or in combination of two or more. Alternatively, the process of depositing the thin film is not limited thereto, and various other known methods may be applied.
다른 실시 예에 있어서는, 상기 굴절률 완충층을 형성하는 공정에 있어서, 상기 증착된 박막을 리소그래피 공정 및 식각 공정을 이용하여 패터닝할 수 있다. 상기 패터닝하는 공정에 의하여, 상기 굴절률 완충층은 상기 결정질 웨이퍼의 저면 에 연속 또는 불연속 패턴으로 형성될 수 있다.In another embodiment, in the process of forming the refractive index buffer layer, the deposited thin film may be patterned using a lithography process and an etching process. By the patterning process, the refractive index buffer layer may be formed in a continuous or discontinuous pattern on the bottom surface of the crystalline wafer.
또다른 실시 예에 있어서는, 상기 굴절률 완충층을 형성하는 공정에 있어서, 먼저, 상기 결정질 웨이퍼 저면의 표면 영역을 용융시킨다. 그리고, 상기 용융된 표면 영역을 적절히 냉각시켜 비정질 물질층을 형성한다. 상기 결정질 웨이퍼 저면의 소정의 표면 영역이 용융 될 때 형성되는 비정질 물질층은 상기 굴절률 완충층으로서 기능한다. 발명자에 의하면, 상기 용용된 영역의 냉각속도를 빠르게 할수록 상기 비정질 물질층이 형성될 확률이 높다. 빠른 냉각 속도로 인해 구성원자의 재배열을 위한 확산 및 결합 시간이 충분하지 않게 되고, 결론적으로 화학양론적인 규칙적 형태를 결합구조를 가지지 못하게 된다. 비정질 물질층의 결합구조가 결정질에 비해 규칙적이지 못하므로, 광학적으로도 소한 매질이 될 수 있다. 따라서, 상기 비정질 물질층은 상기 결정질 웨이퍼에 비해 굴절률이 낮을 수 있다. 상기 표면 영역을 용융시키는 공정은 일 예로서, 레이저 또는 급속열처리공정(Rapid Thermal Process)장치를 이용하여 수행할 수 있다.In another embodiment, in the step of forming the refractive index buffer layer, first, the surface area of the bottom surface of the crystalline wafer is melted. The molten surface region is then cooled appropriately to form an amorphous material layer. An amorphous material layer formed when a predetermined surface area of the bottom of the crystalline wafer is melted serves as the refractive index buffer layer. According to the inventor, the faster the cooling rate of the molten region is, the higher the probability that the amorphous material layer is formed. The high cooling rate results in insufficient diffusion and bonding time for rearrangement of the members, and consequently the lack of binding structure in the stoichiometric regular form. Since the bonding structure of the amorphous material layer is not regular compared to the crystalline, it may be an optically small medium. Therefore, the amorphous material layer may have a lower refractive index than the crystalline wafer. The process of melting the surface region may be performed using, for example, a laser or a rapid thermal process apparatus.
일 실시 예에 있어서, 상기 소정의 표면 영역을 용융시키는 공정에 있어서, 상기 비정질 물질층이 상기 결정질 웨이퍼 저면을 덮는 막으로서 형성되도록, 상기 결정질 웨이퍼 저면의 영역에 상기 레이저를 조사하거나, 상기 급속열처리공정을 수행할 수 있다. 그리고, 냉각 속도를 제어하여, 상기 비정질 물질층을 형성한다.In one embodiment, in the step of melting the predetermined surface area, the laser is irradiated to the area of the bottom of the crystalline wafer or the rapid thermal treatment so that the layer of amorphous material is formed as a film covering the bottom of the crystalline wafer. The process can be carried out. The cooling rate is controlled to form the amorphous material layer.
다른 실시 예에 있어서, 상기 소정의 표면 영역을 용융시키는 공정에 있어서, 상기 비정질 물질층이 연속 또는 불연속 패턴으로서 형성되도록, 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상의 영역을 국부적으로 용융시킬 수 있다.In another embodiment, in the step of melting the predetermined surface region, at least one or more regions of the side and bottom of the crystalline substrate may be locally melted so that the amorphous material layer is formed as a continuous or discontinuous pattern. .
730 블록에서, 저면에 상기 굴절율 완충층이 형성된 상기 결정질 웨이퍼를 절단하여 서로 분리된 결정질 기판 상에 복수의 LED 소자를 각각 배치시킨다. 상기 결정질 웨이퍼를 절단하는 공정은 일 예로서, 다이아몬드 톱 또는 다이아몬드 연필(pencil)을 이용하여 기계적으로 절단하는 방법 또는 레이저를 조사하여 절단하는 방법 등이 있으며 그 외 공지의 다양한 방법이 적용될 수 있다.
In
상술한 바와 같이, 본 출원에서 제시된 일 실시 예에 따르는 LED 칩은 결정질 기판의 측면 및 저면 중 적어도 하나 이상에 위치하고 투광성인 굴절률 완충층을 구비하도록 제조된다. 이로서, 상기 LED 소자에서 발생하여 결정질 기판 내부를 진행하는 광이 상기 결정질 기판의 측면 또는 저면을 통해 외부의 공기 중으로 방출되는 효율을 증가시킬 수 있다. 또, 상기 굴절률 완충층 형성 공정은 상기 결정질 기판의 굴절률보다 작고 공기의 굴절률보다 큰 박막을 증착하는 방법 또는 증착된 상기 박막을 패터닝하는 방법을 이용하여 수행할 수 있다. 또는 상기 굴절률 완충층 형성공정은 레이저 또는 급속열처리공정장치를 이용하여, 상기 결정질 기판의 소정의 표면 영역을 용융 및 냉각시켜 수행할 수 있다. 상술한 방법은 칩 제조 공정에서 적용되는 반도체 공정을 그대로 이용하여 수행할 수 있다는 장점이 있다.
As described above, the LED chip according to the embodiment presented in the present application is manufactured to have a refractive index buffer layer positioned on at least one or more of the side and bottom of the crystalline substrate and is transparent. As a result, light emitted from the LED device and traveling inside the crystalline substrate may be increased to be emitted to the outside air through the side or bottom of the crystalline substrate. In addition, the refractive index buffer layer forming process may be performed using a method of depositing a thin film smaller than the refractive index of the crystalline substrate and larger than the refractive index of air or a method of patterning the deposited thin film. Alternatively, the refractive index buffer layer forming process may be performed by melting and cooling a predetermined surface region of the crystalline substrate using a laser or a rapid thermal processing apparatus. The above-described method has an advantage that it can be performed using the semiconductor process applied in the chip manufacturing process as it is.
표 1은 본 출원의 일 실시 예에 따르는 굴절률 완충층의 존재 유무에 따른 LED 칩의 광출력을 비교한 표이다. 본 출원의 일 실시 예에 따르는 LED 칩은 결정질 기판의 측면에 굴절률 완충층을 포함한다. 상기 굴절률 완충층을 구비하는 LED 칩 및 상기 굴절률 완충층을 구비하지 않는 LED 칩은 각각 동일한 패키지로 제조한 후에 광출력을 테스트하였다. 상기 LED 칩의 발광 파장은 450 nm 내외의 청색 파장이다.
Table 1 is a table comparing the light output of the LED chip with or without the refractive index buffer layer according to an embodiment of the present application. LED chip according to an embodiment of the present application includes a refractive index buffer layer on the side of the crystalline substrate. The LED chip with the refractive index buffer layer and the LED chip without the refractive index buffer layer were each manufactured in the same package and then tested for light output. The emission wavelength of the LED chip is a blue wavelength of about 450 nm.
존재여부Index buffer layer
Presence
표 1을 참조하면, 굴절률 완충층이 존재하지 않는 연번 1 내지 7의 LED 칩과 굴절률 완충층이 존재하는 연번 8 내지 17의 LED 칩의 광출력을 비교하면, 굴절률 완충층을 포함하는 본 출원의 LED 칩이 약 4 % 내지 6 % 향상된 광출력을 나타냄을 알 수 있다.
Referring to Table 1, the LED chips of the present application including the refractive index buffer layer are compared when comparing the light outputs of the LED chips of the serial numbers 1 to 7 without the refractive index buffer layer and the LED chips of the serial numbers 8 to 17 with the refractive index buffer layer. It can be seen that about 4% to 6% improved light output.
상기로부터, 본 개시의 다양한 실시 예들이 예시를 위해 기술되었으며, 아울러 본 개시의 범주 및 사상으로부터 벗어나지 않고 가능한 다양한 변형 예들이 존재함을 이해할 수 있을 것이다. 그리고, 개시되고 있는 상기 다양한 실시 예들은 본 개시된 사상을 한정하기 위한 것이 아니며, 진정한 사상 및 범주는 하기의 청구항으로부터 제시될 것이다.
From the above, various embodiments of the present disclosure have been described for purposes of illustration, and it will be understood that various modifications are possible without departing from the scope and spirit of the present disclosure. And the various embodiments disclosed are not intended to limit the present disclosure, the true spirit and scope will be presented from the following claims.
100: 결정질 웨이퍼, 110: LED 소자, 120: LED 칩, 122: 결정질 기판
210, 212: LED 소자, 220, 230: LED 칩, 222: 결정질 기판, 224, 234: 굴절률 완충층,
330: LED 칩, 510: LED 소자, 522: 결정질 기판, 524, 525, 624, 625: 굴절률 완충층.100: crystalline wafer, 110: LED element, 120: LED chip, 122: crystalline substrate
210, 212: LED element, 220, 230: LED chip, 222: crystalline substrate, 224, 234: refractive index buffer layer,
330: LED chip, 510: LED element, 522: crystalline substrate, 524, 525, 624, 625: refractive index buffer layer.
Claims (21)
결정질 기판;
상기 결정질 기판 상에 배치되는 LED 소자; 및
상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상에 위치하고 투광성인 굴절률 완충층을 구비하되,
상기 굴절률 완충층은 상기 결정질 기판의 굴절률보다 작고, 공기의 굴절률보다 큰 굴절률을 갖고, 상기 LED 소자에서 발생되는 광에 대하여 상기 결정질 기판 외부로의 방출을 향상시키는 기능을 수행하는 LED 칩.
In the LED chip,
Crystalline substrates;
An LED element disposed on the crystalline substrate; And
A refractive index buffer layer disposed on at least one of the side and bottom of the crystalline substrate and translucent,
The refractive index buffer layer is smaller than the refractive index of the crystalline substrate, has a refractive index greater than the refractive index of the air, and the LED chip to perform the function of improving the emission to the outside of the crystalline substrate for the light generated by the LED element.
상기 굴절률 완충층은 인듐주석산화물(Indium Tin Oxide, ITO), 인듐인산화물(Indium Phorphorus Oxide, InPOx), 인듐비소산화물(Indium Arsenic Oxide), 유리(glass), 염화나트륨(Sodium Chloride, NaCl), 타이타늄산화물(Titanium oxide, TiO2) 및 쿼츠(Quartz)로 이루어지는 그룹에서 선택되는 적어도 하나 이상을 포함하는 LED 칩.The method according to claim 1,
The refractive index buffer layer is indium tin oxide (ITO), indium phosphate (Indium Phorphorus Oxide, InPOx), Indium Arsenic Oxide (glass), Sodium Chloride (NaCl), Titanium oxide LED chip comprising at least one selected from the group consisting of (titanium oxide, TiO 2) and quartz.
상기 굴절률 완충층은 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상을 커버하는 막(layer)인 LED 칩.The method according to claim 1,
The refractive index buffer layer is an LED chip that covers at least one of the side and bottom of the crystalline substrate (layer).
상기 굴절률 완충층은 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상에서, 연속 또는 불연속 패턴으로 위치하는 LED 칩. The method according to claim 1,
And the refractive index buffer layer is positioned in a continuous or discontinuous pattern on at least one of the side and the bottom of the crystalline substrate.
상기 결정성 기판은 단결정 사파이어이며, 상기 굴절률 완충층은 비정질 사파이어인 LED 칩.The method according to claim 1,
The crystalline substrate is a single crystal sapphire, the refractive index buffer layer is an amorphous sapphire LED chip.
(a) 결정질 기판 상에 LED 소자가 배치되는 발광 구조물을 형성하는 공정; 및
(b) 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상에, 상기 결정질 기판의 굴절률보다 작고 공기의 굴절률보다 큰 굴절률을 갖고 투광성인 굴절률 완충층을 형성하는 공정을 포함하는
LED 칩의 제조 방법.
In the manufacturing method of the LED chip,
(a) forming a light emitting structure in which the LED element is disposed on the crystalline substrate; And
(b) forming at least one of the side surfaces and the bottom surface of the crystalline substrate, the refractive index buffer layer having a refractive index smaller than the refractive index of the crystalline substrate and larger than the refractive index of air and translucent;
Method of manufacturing LED chips.
(b) 공정은 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상에, 상기 결정질 기판의 굴절률보다 작고 공기의 굴절률보다 큰 굴절률을 갖는 박막을 증착하는 공정을 포함하는 LED 칩의 제조 방법.The method of claim 7, wherein
(B) the step of depositing a thin film on the at least one of the side and bottom of the crystalline substrate, the thin film having a refractive index less than the refractive index of the crystalline substrate and greater than the refractive index of air.
(b) 공정은 상기 증착된 박막을 리소그래피 공정 및 식각 공정을 이용하여 패터닝하는 공정을 더 포함하는 LED 칩의 제조 방법.10. The method of claim 9,
(B) the process further comprises the step of patterning the deposited thin film using a lithography process and an etching process.
상기 박막은 인듐주석산화물(Indium Tin Oxide, ITO), 인듐인산화물(Indium Phorphorus Oxide, InPOx), 인듐비소산화물(Indium Arsenic Oxide), 유리(glass), 염화나트륨(Sodium Chloride, NaCl), 타이타늄산화물(Titanium oxide, TiO2) 및 쿼츠(Quartz)로 이루어지는 그룹에서 선택되는 적어도 하나를 포함하는 LED 칩의 제조 방법.The method of claim 9 or 10,
The thin film may be formed of indium tin oxide (ITO), indium phosphate (Indium Phorphorus Oxide, InPOx), indium arsenic oxide (Indium Arsenic Oxide), glass (glass), sodium chloride (NaCl), titanium oxide ( Titanium oxide, TiO 2) and a method of manufacturing an LED chip comprising at least one selected from the group consisting of quartz (Quartz).
상기 박막을 증착하는 공정은 코팅법, 증발법(evaporation), 화학적기상증착법(Chemical Vapor Deposition), 스퍼터링법(Sputtering) 중 적어도 하나를 포함하는 LED 칩의 제조 방법.The method of claim 9 or 10,
The process of depositing the thin film may include at least one of coating, evaporation, chemical vapor deposition, and sputtering.
(b) 공정은
(b1) 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상의 표면 영역을 용융시켜, 상기 용융된 표면 영역으로부터 비정질 물질층을 형성시키는 공정을 포함하는 LED 칩의 제조 방법.The method of claim 7, wherein
(b) the process
and (b1) melting at least one or more surface regions of the side and bottom of the crystalline substrate to form an amorphous material layer from the molten surface region.
(b1) 공정은 상기 비정질 물질층으로서, 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상을 덮는 막(layer)이 형성되도록, 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상의 상기 표면 영역을 용융시키는 LED 칩의 제조 방법.The method of claim 13,
(b1) the step of melting the at least one or more of the surface area of the side and the bottom of the crystalline substrate, such that the layer of the amorphous material, to form a layer covering at least one of the side and the bottom of the crystalline substrate; Method of manufacturing the chip.
(b1) 공정은 상기 비정질 물질층으로서, 연속 또는 불연속 패턴이 형성되도록, 상기 결정질 기판의 측면 및 저면 중 적어도 하나 이상의 표면 영역을 국부적으로 용융시키는 LED 칩의 제조 방법.The method of claim 13,
(b1) The manufacturing method of the LED chip which locally melts at least one or more surface areas of the side and bottom of the crystalline substrate so that a continuous or discontinuous pattern is formed as the amorphous material layer.
상기 표면 영역을 용융시키는 공정은 레이저 또는 급속열처리공정(Rapid Thermal Process) 장치를 이용하는 LED 칩의 제조 방법.The method according to any one of claims 13 to 15,
The step of melting the surface area is a method of manufacturing an LED chip using a laser or a rapid thermal process (Rapid Thermal Process) device.
상기 결정질 기판는 단결정 사파이어로 이루어지며, 상기 비정질 물질층은 비정질 사파이어로 형성되는 LED 칩의 제조 방법.The method according to any one of claims 13 to 15,
The crystalline substrate is made of a single crystal sapphire, and the amorphous material layer is formed of amorphous sapphire LED chip manufacturing method.
(a) 결정질 웨이퍼 상에 복수의 LED 소자를 형성하는 공정;
(b) 상기 결정질 웨이퍼의 저면에 상기 결정질 웨이퍼의 굴절률보다 작고 공기의 굴절률보다 큰 굴절률을 갖고 증착된 박막을 이용하여 투광성인 굴절률 완충층을 형성하는 공정; 및
(c) 상기 결정질 웨이퍼를 절단하여 서로 분리된 결정질 기판 상에 상기 복수의 LED 소자를 각각 배치시키는 공정을 포함하는 LED 칩의 제조 방법.
In the manufacturing method of the LED chip,
(a) forming a plurality of LED elements on the crystalline wafer;
(b) forming a transmissive refractive index buffer layer on the bottom surface of the crystalline wafer using a thin film deposited with a refractive index smaller than the refractive index of the crystalline wafer and larger than the refractive index of air; And
(c) cutting the crystalline wafer and disposing each of the plurality of LED elements on a crystalline substrate separated from each other.
(b) 공정은
상기 증착된 박막을 리소그래피 공정 및 식각 공정을 이용하여 패터닝하는 공정을 더 포함하는 LED 칩의 제조 방법.The method of claim 18,
(b) the process
The method of manufacturing an LED chip further comprises the step of patterning the deposited thin film using a lithography process and an etching process.
(b) 공정은
상기 결정질 웨이퍼의 저면의 표면 영역을 용융시켜 상기 용융된 표면 영역으로부터 비정질 물질층을 형성시키는 공정을 포함하는 LED 칩의 제조 방법.
The method of claim 18,
(b) the process
Melting a surface region of the bottom surface of the crystalline wafer to form an amorphous material layer from the molten surface region.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100140167A KR101078469B1 (en) | 2010-12-31 | 2010-12-31 | Light emitting diode chip and method of manufacturing the same |
TW100149922A TWI536601B (en) | 2010-12-31 | 2011-12-30 | Light emitting diode chip and method for manufacturing the same |
PCT/KR2012/000005 WO2012091531A2 (en) | 2010-12-31 | 2012-01-02 | Light-emitting diode chip and method for manufacturing same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100140167A KR101078469B1 (en) | 2010-12-31 | 2010-12-31 | Light emitting diode chip and method of manufacturing the same |
Publications (1)
Publication Number | Publication Date |
---|---|
KR101078469B1 true KR101078469B1 (en) | 2011-10-31 |
Family
ID=45033633
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100140167A KR101078469B1 (en) | 2010-12-31 | 2010-12-31 | Light emitting diode chip and method of manufacturing the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101078469B1 (en) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100673641B1 (en) | 2006-01-04 | 2007-01-24 | 삼성전기주식회사 | Vertically structured gan type light emitting diode device and method of manufacturing the same |
JP2008108981A (en) * | 2006-10-26 | 2008-05-08 | Toyoda Gosei Co Ltd | Light-emitting device |
JP2010171341A (en) | 2009-01-26 | 2010-08-05 | Panasonic Electric Works Co Ltd | Semiconductor light emitting element |
JP2010192835A (en) | 2009-02-20 | 2010-09-02 | Showa Denko Kk | Light emitting diode, method for manufacturing the same, and light emitting diode lamp |
-
2010
- 2010-12-31 KR KR1020100140167A patent/KR101078469B1/en active IP Right Grant
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100673641B1 (en) | 2006-01-04 | 2007-01-24 | 삼성전기주식회사 | Vertically structured gan type light emitting diode device and method of manufacturing the same |
JP2008108981A (en) * | 2006-10-26 | 2008-05-08 | Toyoda Gosei Co Ltd | Light-emitting device |
JP2010171341A (en) | 2009-01-26 | 2010-08-05 | Panasonic Electric Works Co Ltd | Semiconductor light emitting element |
JP2010192835A (en) | 2009-02-20 | 2010-09-02 | Showa Denko Kk | Light emitting diode, method for manufacturing the same, and light emitting diode lamp |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7566639B2 (en) | Manufacturing method for nitride semiconductor device and nitride semiconductor light emitting device obtained with the same | |
KR101259483B1 (en) | Semiconductor light emitting device and method for menufacturing the same | |
JP2011166139A (en) | Optoelectronic device, and manufacturing method thereof | |
CN103219441A (en) | Light emitting diode with improved directionality | |
TW201203607A (en) | Light emitting device and method of manufacturing the light emitting device | |
US11158778B2 (en) | LED package including converter confinement | |
KR102573271B1 (en) | Semiconductor light emitting device | |
JP2007258672A (en) | Light-emitting diode and its manufacturing method | |
TWI262607B (en) | Semiconductor light emitting device | |
JP2005158788A (en) | Semiconductor light-emitting device | |
TWI469385B (en) | Manufacturing method of light emitting element | |
KR101208803B1 (en) | Semiconductor light-emitting device | |
JP5400943B2 (en) | Semiconductor light emitting device | |
JP4998701B2 (en) | III-V compound semiconductor light emitting diode | |
KR101078469B1 (en) | Light emitting diode chip and method of manufacturing the same | |
US20100038656A1 (en) | Nitride LEDs based on thick templates | |
JP2011066453A (en) | Semiconductor light emitting element, and semiconductor light emitting device | |
US6972437B2 (en) | AlGaInN light emitting diode | |
CN107591463B (en) | Light emitting module and method for manufacturing light emitting module | |
KR20120048331A (en) | Light emitting diode chip and method of fabricating the same | |
TWI536601B (en) | Light emitting diode chip and method for manufacturing the same | |
KR100881175B1 (en) | Light emitting diode having unevenness and method for manufacturing the same | |
KR100774995B1 (en) | VERTICAL TYPE LIGHT EMITTING DIODE WITH Zn COMPOUND LAYER AND METHOD FOR MAKING THE SAME DIODE | |
KR100655163B1 (en) | Light emitting element and method for manufacturing thereof | |
WO2007055262A1 (en) | Nitride semiconductor light-emitting diode device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
A302 | Request for accelerated examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20141001 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20151001 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20170710 Year of fee payment: 6 |
|
R401 | Registration of restoration | ||
FPAY | Annual fee payment |
Payment date: 20170929 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20180921 Year of fee payment: 8 |