KR101072794B1 - Apparatus and method for selectively configuring a memory device using a bi-stable relay - Google Patents

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Abstract

본 발명의 개시된 실시예들은 선택 가능한 메모리 용량을 가진 반도체 메모리 디바이스를 포함한다. 일 실시예에서, 시스템은 입력, 출력 및 데이터 저장 디바이스들, 상기 디바이스들에 결합된 프로세서, 프로세서에 결합된 메모리 디바이스, 및 메모리 디바이스의 어드레스, 제어 및 데이터 버스들의 라인들에 프로세서의 어드레스, 제어 및 데이터 버스들의 라인들을 선택적으로 결합하기 위하여 프로세서와 메모리 디바이스 사이에 삽입된 구성 회로를 포함한다. 다른 실시예에서, 메모리 디바이스는 외부 디바이스의 하나 이상의 버스들에 결합할 수 있는 어레이, 및 상기 버스들을 메모리 셀 어레이에 선택적으로 결합하기 위한 어레이와 외부 디바이스의 버스들 사이의 구성 회로를 포함한다. 특정 실시예에서, 구성 회로는 마이크로 전기 기계적 시스템(MEMS) 릴레이들과 같은 하나 이상의 쌍안정 릴레이들을 포함한다.

Figure R1020067005376

쌍안정 릴레이, 버스, 프로세서, 메모리 디바이스

Disclosed embodiments of the present invention include a semiconductor memory device having a selectable memory capacity. In one embodiment, the system includes input, output, and data storage devices, a processor coupled to the devices, a memory device coupled to the processor, and an address of the processor on lines of the address, control, and data buses of the memory device. And configuration circuitry inserted between the processor and the memory device for selectively coupling the lines of the data buses. In another embodiment, a memory device includes an array capable of coupling to one or more buses of an external device, and configuration circuitry between the array and buses of the external device for selectively coupling the buses to a memory cell array. In a particular embodiment, the configuration circuit includes one or more bistable relays, such as micro electromechanical system (MEMS) relays.

Figure R1020067005376

Bistable Relays, Buses, Processors, Memory Devices

Description

쌍안정 릴레이를 사용하는 메모리 디바이스를 선택적으로 구성하기 위한 디바이스 및 방법{Apparatus and method for selectively configuring a memory device using a bi-stable relay}Device and method for selectively configuring a memory device using a bi-stable relay}

본 발명은 일반적으로 반도체 메모리 디바이스들에 관한 것이고, 특히 선택적으로 재구성될 수 있는 메모리 디바이스들에 관한 것이다.The present invention relates generally to semiconductor memory devices, and in particular to memory devices that can be selectively reconfigured.

반도체 메모리 디바이스들은 상기 디바이스들의 얻을 수 있는 비교적 높은 액세스 속도 및 일반적으로 저비용으로 인해 컴퓨터 시스템의 필수 부분을 구성한다. 특히 유리한 한가지 유형의 반도체 메모리 디바이스는 메모리 어레이 구조에서 메모리 셀당 하나의 트랜지스터 및 커패시터를 사용하는, 동적 랜덤 액세스 메모리 디바이스(DRAM)이다. 이런 디자인의 단순함은 현재 이용가능한 임의의 메모리 디바이스에서도 비트당 가장 낮은 비용을 제공하면서 비교적 높은 밀도의 메모리 디바이스들을 제조할 수 있게 한다.Semiconductor memory devices form an integral part of a computer system due to the relatively high access speeds and generally low costs attainable of such devices. One type of semiconductor memory device that is particularly advantageous is a dynamic random access memory device (DRAM), which uses one transistor and a capacitor per memory cell in a memory array structure. The simplicity of this design allows the fabrication of relatively high density memory devices while providing the lowest cost per bit in any memory device currently available.

DRAM과 같은 메모리 디바이스들은 일반적으로 디바이스의 용량이라 불리는 데이터 저장 처리 용량에 따라 가장 일반적으로 식별된다. 예를 들어, 128 메가비트 DRAM 디바이스는, 미리 결정된 수의 로우들 및 컬럼들을 갖는 어레이에서 대략 1억 3천 4백만 메모리 셀들을 포함하고, 상기 셀들 각각은 이산 논리 상태, 또는 비트를 저장할 수 있다. 실제 디바이스들에서, 정보는, 예를 들어 32Mb×4 디바이스라 일반적으로 불리는 어드레스당 4 비트를 가진 32Mb 디바이스로 128Mb DRAM이 구성될 수 있도록, 하나 이상의 단일 비트를 포함하는 어드레스 위치들에 저장된다. 대안적으로, 다른 구성들이 가능한데, 그 이유는 128Mb DRAM이 각각 16Mb×8 또는 8Mb×16 디바이스들을 형성하도록 어드레스당 8 또는 16 비트들로 또한 구성될 수 있기 때문이다. 다른 구성들이 또한 잘 알려져 있고, 미리 결정된 크기의 뱅크들에 배열된 메모리 어레이들을 가진 DRAM 디바이스들을 포함한다.Memory devices such as DRAMs are most commonly identified according to data storage processing capacity, commonly referred to as device capacity. For example, a 128 megabit DRAM device includes approximately 134 million memory cells in an array having a predetermined number of rows and columns, each of which may store a discrete logic state, or bit. . In actual devices, information is stored at address locations containing one or more single bits, such that a 128 Mb DRAM can be configured with a 32 Mb device having 4 bits per address, commonly referred to as a 32 Mb × 4 device, for example. Alternatively, other configurations are possible because 128 Mb DRAM may also be configured with 8 or 16 bits per address to form 16 Mb × 8 or 8 Mb × 16 devices, respectively. Other configurations are also well known and include DRAM devices having memory arrays arranged in banks of a predetermined size.

DRAM에 데이터의 판독 또는 기록을 위한 어드레스 위치를 특정하기 위하여, 어드레스 라인들이 상기 디바이스가 어드레스 입력들을 수용할 수 있도록 제공된다. 요구된 어드레스 라인들의 수는 일반적으로 디바이스를 위하여 선택된 특정 구성에 따른다. 대표적인 128 메가비트 DRAM 디바이스를 다시 한 번 참조하여, 디바이스가 32Mb×4 디바이스로 구성되면, 25개의 어드레스 라인들이 요구된다. 상응하여, 디바이스가 16Mb×8 또는 8Mb×16 디바이스로 구성되면, 요구된 어드레스 라인들의 수는 각각 24 및 23이다. 따라서, 어드레스 라인들의 수는 메모리 구성이 변화함에 따라 변화한다. 게다가, 디바이스에 대한 데이터 입력/출력 라인들의 수도 선택된 구성에 따른다. 예를 들어, ×16 구성에 대하여, 16개의 데이터 입력/출력 라인들이 요구되는 반면, ×8 구성은 8개만을 요구한다. ×4 구성에 대하여 보다 적은 라인들이 요구된다. In order to specify an address location for reading or writing data to the DRAM, address lines are provided to allow the device to accept address inputs. The number of address lines required generally depends on the particular configuration chosen for the device. Referring again to a representative 128 megabit DRAM device, if the device consists of 32 Mb × 4 devices, 25 address lines are required. Correspondingly, if the device is composed of 16Mb × 8 or 8Mb × 16 devices, the number of required address lines is 24 and 23, respectively. Thus, the number of address lines changes as the memory configuration changes. In addition, the number of data input / output lines for the device also depends on the selected configuration. For example, for the x16 configuration, 16 data input / output lines are required, whereas the x8 configuration requires only eight. Less lines are required for the x4 configuration.

DRAM 제조 프로세스 동안, 어드레스 라인들 및 데이터 입력/출력 라인들은 원하는 메모리 구성들 모두를 지원하기 위하여 다이(die)상에 형성된다. 상기 디바이스는 다양한 방법들에 의해 단일 메모리 디바이스에 대응하도록 구성된다. 가장 일반적으로, 원하는 어드레스 라인들 및 데이터 입력/출력 라인들을 형성하기 위하여 선택적으로 개방될 수 있는 퓨즈들이 다이에 형성된다. 대안적으로, 적당한 프로그래밍 전압이 인가될때 원하는 어드레스 라인들 및 데이터 입력/출력 라인들을 형성하는 안티 퓨즈들(anti-fuses)이 다이에 형성될 수 있다. 어느 경우든지, 디바이스는 일반적으로 구성 프로세스를 되돌릴 수 없기 때문에, 가능한 단일 메모리 디바이스들의 임의의 다른 것으로 추가 재구성될 수 없다. 결과적으로, 어드레스 라인들 및 데이터 입력/출력 라인들은 구성된 디바이스에 사용될 수 없는 다이상에 종종 형성된다.During the DRAM fabrication process, address lines and data input / output lines are formed on a die to support all of the desired memory configurations. The device is configured to correspond to a single memory device by various methods. Most commonly, fuses are formed in the die that can be selectively opened to form desired address lines and data input / output lines. Alternatively, anti-fuses can be formed in the die which form the desired address lines and data input / output lines when a suitable programming voltage is applied. In either case, since the device generally cannot reverse the configuration process, it cannot be further reconfigured with any other of the possible single memory devices. As a result, address lines and data input / output lines are often formed on a die that cannot be used in the configured device.

상기 구성 과정과 연관된 특정 단점은 디바이스의 검사 동안 마주칠 것이다. 통상적으로, 다이는 다이가 완전히 동작하는 지를 검증하기 위하여 다수의 제조 검사 과정들을 받는다. 검사 과정의 한 부분 동안, 미리 결정된 검사 패턴이 선택된 어드레스에 기록되고, 그 후 후속하여 동일한 어드레스로부터 판독된다. 만약 어드레스 위치가 처음에 기록된 것과 동일한 패턴을 생성하는데 실패하면, 에러가 통지된다. 동일한 패턴이 검출되면, 어드레스 위치는 기능적으로서 검증되고, 검사는 결함 메모리 어드레스가 검출될 때까지 계속되거나, 또는 대안적으로 상기 검사는 어떤 결함 어드레스들도 검출하지 않고 완료된다. 검사가 상기 다이상에서 수행될 때, 검사는 일반적으로 "와이드(wide)" 검사 포맷에 따라 진행하고, 여기서 각각의 어드레스의 크기는 크다. 예를 들어, 상기된 128 메가비트 DRAM 디바이스는 와이드 검사 동안 16 비트, 또는 32 비트 또는 훨씬 더 큰 어드레스들을 가질 수 있다. 검사 완료에 이어서, 다이는 특정 메모리 디바이스 내에 구성되고, 패키징되며, 상기 패키징은 일반적으로 다이의 다양한 부분들과 패키지상에서의 도전체들 사이에 접속들을 형성하는 것을 포함한다. Certain disadvantages associated with the configuration process will be encountered during inspection of the device. Typically, a die undergoes a number of manufacturing inspection procedures to verify that the die is fully operational. During one part of the inspection process, a predetermined inspection pattern is written to the selected address and then subsequently read from the same address. If the address location fails to produce the same pattern as was originally recorded, an error is notified. If the same pattern is detected, the address location is functionally verified and the check continues until a defective memory address is detected, or alternatively the check is completed without detecting any defective addresses. When a check is performed on the die, the check generally proceeds according to a "wide" check format, where each address is large in size. For example, the 128 megabit DRAM device described above may have 16 bits, or 32 bits, or even larger addresses during wide scan. Following inspection completion, the die is configured and packaged within a particular memory device, which packaging generally includes forming connections between the various portions of the die and the conductors on the package.

패키징 과정 다음에, 상기 디바이스는 일반적으로 상기된 방식으로 다이의 어드레스 위치들을 검사하는 것을 포함하는 부가적인 검사들을 받는다. 그러나, 상기 디바이스가 구성되었기 때문에, 와이드 검사 과정에 의한 메모리 어드레스들을 검사하기 위한 능력은 더 이상 가능하지 않은데, 그 이유는 상기 디바이스가 보다 작은 크기의 어드레스들을 포함하도록 구성되었기 때문이다. 이에 따라, "네로우(narrow)" 검사 포맷이 어드레스 위치들의 포스트 패키징 검사(post-packaging testing)에 사용되어야 한다. 네로우 검사 과정이 와이드 검사 과정에서 보다 많은 어드레스 위치들을 검사하기 때문에, 네로우 검사를 사용하는 포스트 패키징 검사를 완료하기 위하여 보다 많은 시간이 요구된다. Following the packaging process, the device is subjected to additional checks, which generally include checking the address locations of the die in the manner described above. However, since the device has been configured, the ability to check memory addresses by a wide check process is no longer possible because the device is configured to include smaller size addresses. Accordingly, a "narrow" test format should be used for post-packaging testing of address locations. Since the narrow check process checks for more address positions in the wide check process, more time is required to complete the post packaging check using the narrow check.

패키징된 메모리 디바이스는 개별 다이의 메모리 용량 합에 근사하는 메모리 용량을 가진 패키징된 메모리 디바이스를 협력적으로 형성하기 위하여 상호접속된 다이를 허용하는 개별 다이 간의 적당한 상호접속들을 가진 하나 이상의 단일 다이를 또한 포함할 수 있다. 다중 다이 메모리 디바이스의 실시예는 2003년 1월 29일 출원되고 발명의 명칭이 "MULTIPLE CONFIGURATION MULTIPLE CHIP MEMORY DEVICE AND METHOD"이고, 공통으로 양도되고 여기에 참조로써 통합된 미국특허출원 제10/355,781호에 개시된다.The packaged memory device may also include one or more single dies with appropriate interconnects between individual dies that allow interconnected dies to cooperatively form a packaged memory device having a memory capacity close to the sum of the memory capacities of the individual dies. It may include. An embodiment of a multiple die memory device is disclosed in US Patent Application No. 10 / 355,781, filed Jan. 29, 2003, entitled “MULTIPLE CONFIGURATION MULTIPLE CHIP MEMORY DEVICE AND METHOD”, commonly assigned and incorporated herein by reference. Is initiated.

전술한 다중 다이 메모리 디바이스의 단점은 하나 이상의 개별 다이가 결함을 가지는 것을 포스트 패키징 검사 과정이 밝힐 수 있다는 것이다. 다이가 상호접속되고, 패키징되고 마크되기 때문에, 전체 패키징된 디바이스는 비록 패키지내의 다른 다이가 완전히 동작하는지 검사될지라도 일반적으로 버려진다.A disadvantage of the multiple die memory device described above is that the post packaging inspection process can reveal that one or more individual dies are defective. Because the dies are interconnected, packaged, and marked, the entire packaged device is generally discarded even if the other die in the package is checked to see if it is fully operational.

따라서, 메모리 디바이스가 선택적으로 재구성되게 하고, 이에 따라 메모리 다이가 패키징된 후 메모리 디바이스가 와이드 포맷 검사 과정에 따라 검사될 수 있게 하는 디바이스 및 방법이 필요하다. 게다가, 다중 다이 메모리 디바이스들을 특히 참조하여, 패키징된 디바이스내의 동작 가능한 다이가 사용될 수 있도록, 선택적인 재구성을 허용하는 다중 다이 메모리 디바이스를 가지는 것이 바람직할 것이다.Accordingly, what is needed is a device and method that allows a memory device to be selectively reconfigured, thereby allowing the memory device to be inspected according to a wide format check procedure after the memory die is packaged. Moreover, with particular reference to multiple die memory devices, it would be desirable to have multiple die memory devices that allow for selective reconfiguration so that an operable die in a packaged device can be used.

본 발명은 선택 가능한 메모리 용량을 가진 반도체 메모리 장치 및 상기 디바이스들을 검사하는 방법들에 관한 것이다. 본 발명의 일 양상에서, 컴퓨터 시스템은 입력, 출력 및 데이터 저장 디바이스들; 어드레스, 제어 및 데이터 신호들을 전달하기 위하여 어드레스 버스, 제어 버스 및 데이터 버스를 포함하는, 입력, 출력 및 데이터 저장 디바이스들에 결합된 프로세서; 어드레스, 데이터 및 명령 버스들을 포함하는 프로세서에 결합된 메모리 디바이스; 및 메모리 디바이스의 어드레스, 제어 및 데이터 버스들의 라인들에 프로세서의 어드레스, 제어 및 데이터 버스들의 라인들을 선택적으로 결합하기 위하여, 메모리 디바이스의 각각의 어드레스, 제어 및 데이터 버스들과, 프로세서의 어드레스, 제어 및 데이터 버스들 중 적어도 하나 사이에 삽입된 구성 회로를 포함한다.The present invention relates to a semiconductor memory device having a selectable memory capacity and methods of inspecting the devices. In one aspect of the invention, a computer system comprises input, output and data storage devices; A processor coupled to input, output, and data storage devices, including an address bus, a control bus, and a data bus to carry address, control, and data signals; A memory device coupled to a processor including address, data and command buses; And each address, control and data bus of the memory device, and the address, control of the processor, to selectively couple the processor's address, control and data bus lines to the address, control and data bus lines of the memory device. And a component circuit inserted between at least one of the data buses.

또 다른 양상에서, 메모리 디바이스는 복수의 개별적으로 어드레스 가능한 메모리 위치들을 가진 메모리 셀 어레이로서, 상기 메모리 셀 어레이는 외부 디바이스의 하나 이상의 신호 버스들에 결합할 수 있는, 상기 메모리 셀 어레이; 및 하나 이상의 버스들의 부분들을 메모리 셀 어레이에 선택적으로 결합하기 위하여, 외부 디바이스의 신호 버스들과 메모리 셀 어레이 사이에 삽입된 구성 회로를 포함한다. 특정 양상에서, 구성 회로는 마이크로 전기 기계적 시스템(Micro-Electrical-Mechanical System: MEMS) 릴레이들과 같은 하나 이상의 쌍안정 릴레이 디바이스(bi-stable relay device)들을 포함한다.In another aspect, a memory device is a memory cell array having a plurality of individually addressable memory locations, the memory cell array capable of coupling to one or more signal buses of an external device; And configuration circuitry interposed between the signal buses of the external device and the memory cell array to selectively couple portions of the one or more buses to the memory cell array. In a particular aspect, the configuration circuit includes one or more bi-stable relay devices, such as Micro-Electrical-Mechanical System (MEMS) relays.

본 발명의 또 다른 양상에서, 선택적으로 구성 가능한 메모리 디바이스는 제 1 메모리 용량을 가진 제 1 메모리 다이, 제 2 메모리 용량을 가진 제 2 메모리 다이, 및 제 3 메모리 용량을 가진 메모리 디바이스를 선택적으로 얻기 위하여 외부 회로들에 제 1 메모리 다이와 제 2 메모리 다이 중 어느 하나 또는 모두를 결합하도록 동작가능한 구성 회로를 포함한다.In another aspect of the invention, a selectively configurable memory device selectively obtains a first memory die having a first memory capacity, a second memory die having a second memory capacity, and a memory device having a third memory capacity. And a configuration circuit operable to couple any or both of the first memory die and the second memory die to external circuits.

또 다른 양상에서, 메모리 셀 어레이를 가진 메모리 디바이스를 검사하는 방법은, 어레이의 동작 가능성을 결정하기 위하여 메모리 셀 어레이가 제 1 검사 과정을 받게 하는 단계로서, 상기 어레이는 제 1 구성을 갖는, 상기 제 1 검사 과정을 받게 하는 단계; 디바이스 패키지에 메모리 디바이스를 패키징하는 단계; 패키징된 디바이스가 제 2 검사 과정을 받게 하는 단계; 및 제 1 구성과 상이한 제 2 구성을 가지도록 메모리 셀 어레이를 구성하는 단계를 포함한다. In another aspect, a method of testing a memory device having a memory cell array includes subjecting the memory cell array to a first test procedure to determine an operability of the array, wherein the array has a first configuration. Undergoing a first inspection process; Packaging the memory device in a device package; Subjecting the packaged device to a second inspection process; And configuring the memory cell array to have a second configuration different from the first configuration.

도 1은 본 발명의 실시예에 따른 메모리 디바이스의 블록도.1 is a block diagram of a memory device in accordance with an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 메모리 디바이스를 검사하는 방법을 도시하는 흐름도.2 is a flow chart illustrating a method for inspecting a memory device according to another embodiment of the present invention.

도 3은 본 발명의 다른 실시예에 따른 메모리 디바이스의 블록도.3 is a block diagram of a memory device according to another embodiment of the present invention.

도 4는 본 발명의 다른 실시예에 따른 컴퓨터 시스템의 블록도.4 is a block diagram of a computer system according to another embodiment of the present invention.

본 발명은 일반적으로 반도체 메모리 디바이스들에 관한 것이고, 특히 마이크로 전기 기계적 시스템들(MEMS) 디바이스들에 의해 선택적으로 구성될 수 있는 반도체 메모리 디바이스들에 관한 것이다. 현재 콘텍스트에서, MEMS는 일반적으로 현재 이용 가능하거나 이후에 개발된 포토리소그래피(photolithography), 화학 에칭 프로세스 등과 같은 마이크로 제조 기술을 사용하여 공통 실리콘 기판상에 기계적 엘리먼트들 및 마이크로전자 디바이스들의 집적에 관한 것이다. 본 발명의 특정 실시예들의 많은 특정 상세사항들은 이러한 실시예들의 완벽한 이해를 제공하기 위하여 다음 상세한 설명 및 도면 1-4에 나타난다. 그러나, 당업자는 다음 상세한 설명에 기술된 몇몇 상세사항들 없이 실행될 수 있다는 것을 이해할 것이다. 게다가, 다음 상세한 설명에서, 다양한 실시예들과 관련된 도면들이 임의의 특정 또는 상대적 물리적 크기를 전달하는 것으로서 해석되지 않음을 이해할 것이다. 대신, 만약 언급된다면 상기 실시예들과 관련된 특정 또는 상대적 크기들이 청구항들을 명확하게 표현하지 않는다면 제한하는 것으로 고려해서는 안된다.The present invention relates generally to semiconductor memory devices, and more particularly to semiconductor memory devices that can be selectively configured by microelectromechanical systems (MEMS) devices. In the current context, MEMS generally relates to the integration of mechanical elements and microelectronic devices on a common silicon substrate using microfabrication techniques such as photolithography, chemical etching processes, etc. currently available or later developed. . Many specific details of certain embodiments of the invention are set forth in the following detailed description and FIGS. 1-4 to provide a thorough understanding of these embodiments. However, one skilled in the art will understand that the invention may be practiced without some of the details described in the following detailed description. In addition, in the following detailed description, it will be understood that the drawings associated with the various embodiments are not to be interpreted as conveying any particular or relative physical size. Instead, it should not be considered limiting if specific or relative sizes related to the above embodiments are stated, unless expressly stated in the claims.

도 1은 본 발명의 실시예에 따른 메모리 디바이스(10)의 블록도이다. 메모리 디바이스(10)는 로우 및 컬럼 라인들(도시되지 않음)에 의해 상호접속된 미리 결정된 수의 메모리 셀들을 포함하는 메모리 셀 어레이(12)를 포함한다. 메모리 셀들은 논리 0 또는 논리 1을 저장하고, 어레이(12)의 메모리 셀들의 로우가 적당히 어드레싱될 때 컬럼 라인들을 따라 논리 상태를 전달하도록 구성된다. 어레이(12)내의 메모리 셀들은 DRAM 디바이스에서 잘 알려진 커패시터 및 트랜지스터 결합 같은 논리 상태를 저장할 수 있는 다양한 디바이스들 중 임의의 것을 포함할 수 있다. 대안적으로, 메모리 셀들은 정적 랜덤 액세스 메모리(SRAM)에 사용된 것과 같은, 플립 플롭 회로와 같은 다른 쌍극성 디바이스들을 포함할 수 있다. 어느 경우든지, 메모리 셀 어레이(12)는 또한 어레이(12)의 메모리 셀들이 종래에 잘 알려진 바와 같은 메모리 셀들의 각각의 뱅크들에 배열되도록 구성될 수 있다.1 is a block diagram of a memory device 10 according to an embodiment of the present invention. Memory device 10 includes a memory cell array 12 that includes a predetermined number of memory cells interconnected by row and column lines (not shown). The memory cells store logic 0 or logic 1 and are configured to carry a logic state along the column lines when a row of memory cells in the array 12 is properly addressed. Memory cells in array 12 may include any of a variety of devices capable of storing logic states such as capacitor and transistor combinations well known in DRAM devices. Alternatively, memory cells may include other bipolar devices, such as flip flop circuits, such as those used in static random access memory (SRAM). In either case, memory cell array 12 may also be configured such that memory cells of array 12 are arranged in respective banks of memory cells as is well known in the art.

메모리 디바이스(10)는 또한 외부 회로들로부터 메모리 디바이스(10)로 어드레스 신호들(16)을 전달하기 위하여 외부 회로들(도시되지 않음)에 결합되는 어드레스 버스(14)를 포함한다. 어드레스 신호들(16)은 메모리 어레이(12)내의 원하는 메모리 위치가 판독 및/또는 기록 동작들을 위하여 지정되게 한다. 어드레스 버스(14)는 디코딩된 메모리 어드레스가 어레이(12)에 제공될 수 있도록 어드레스 버스(14)를 따라 전달되는 어드레스 신호들(16)을 디코딩하기 위하여 어드레스 디코더(18)에 결합된다. 제어 버스(20)는 유사하게 외부 회로들에 결합되고, 디바이스(10)의 다양한 동작 양상들을 제어하기 위하여 메모리 디바이스(10)에 제어 신호들(22)을 전달하도록 구성된다. 제어 신호들(22)은 각각 로우 및 컬럼 어드레스를 스트로브(strobe)하기 위하여 예를 들어 로우 어드레스 스트로브(RAS) 및 컬럼 어드레스 스트로브(CAS) 신호들, 및 어레이(12)에 데이터가 기록되도록 하는 기록 인에이블(WE) 신호를 포함할 수 있다. 다른 제어 신호들은 디바이스(10)의 다른 동작 양상들을 제어하기 위하여 제공될 수 있다. 예를 들어, 칩 선택(CS) 신호는 하나 이상의 단일 메모리 디바이스가 외부 회로들에 의해 생성된 어드레스, 제어 및 데이터 신호들에 결합될 때 액세스하기 위한 특정 메모리 디바이스를 선택하기 위하여 사용될 수 있다. 클럭 신호(CLK)는 디바이스(10)내의 동작 타이밍을 제어하기 위하여 제공된다. 제어 버스(20)는 어레이(12)에 전달되는 명령 신호들(22)을 디코딩하기 위하여 명령 디코더(24)에 결합된다. 마지막으로, 데이터 버스(24)는 디바이스(10)로부터 외부 회로들로 데이터 신호들(26)을 전달하거나, 대응하여 외부 회로들로부터 디바이스(10)로 데이터 신호들(24)을 전달하기 위하여 외부 회로들에 결합된다. 판독/기록 회로(28)는 또한 데이터 신호들(26)을 어레이(12)에 전달하기 위하여 버스(24)에 결합된다. Memory device 10 also includes an address bus 14 coupled to external circuits (not shown) to transfer address signals 16 from external circuits to memory device 10. The address signals 16 cause a desired memory location in the memory array 12 to be designated for read and / or write operations. The address bus 14 is coupled to the address decoder 18 to decode address signals 16 delivered along the address bus 14 so that a decoded memory address can be provided to the array 12. The control bus 20 is similarly coupled to external circuits and configured to deliver control signals 22 to the memory device 10 to control various aspects of operation of the device 10. Control signals 22 are, for example, row address strobe (RAS) and column address strobe (CAS) signals to strobe row and column addresses, respectively, and write to allow data to be written to array 12. It may include an enable (WE) signal. Other control signals may be provided to control other operational aspects of the device 10. For example, a chip select (CS) signal can be used to select a particular memory device for access when one or more single memory devices are coupled to address, control and data signals generated by external circuits. The clock signal CLK is provided to control the timing of operation in the device 10. The control bus 20 is coupled to the command decoder 24 to decode the command signals 22 delivered to the array 12. Finally, data bus 24 may be external to transmit data signals 26 from device 10 to external circuits, or correspondingly to transmit data signals 24 from external circuits to device 10. Coupled to the circuits. Read / write circuit 28 is also coupled to bus 24 to deliver data signals 26 to array 12.

도 1을 참조하여, 메모리 디바이스(10)는 어드레스 버스(14)에 결합된 어드레스 구성 회로(30)를 포함한다. 어드레스 구성 회로(30)는 버스(14)에서 선택된 단일 어드레스 라인에 결합된 적어도 하나의 쌍안정 릴레이(32)를 포함한다. 쌍안정 릴레이(32)는 선택된 어드레스 라인을 따라 전달된 신호들이 외부 회로들로부터 어드레스 디코더(18)로 전달되게 하는 폐쇄 상태 및 선택된 라인을 따라 전달된 신호들의 통신을 차단하는 개방 상태를 가진 MEMS 쌍안정 릴레이로 구성될 수 있다. MEMS 쌍안정 릴레이는 MEMS 쌍안정 릴레이가 적당한 소스에 의해 에너자이징될 때 폐쇄 상태 또는 개방 상태에서 구성되고, 또한 소스가 MEMS 쌍안정 릴레이로부터 결합 해제될 때 선택된 상태를 유지(또는 래칭)할 수 있다. 따라서, 어드레스 구성 회로(30)는 원하는 바와 같이 쌍안정 릴레이(32)를 폐쇄 상태 또는 개방 상태로 배치하기 위하여 외부 회로로부터 구성 제어 신호(36)를 수신하는 구성 제어 라인(34)에 결합된다. 특정 실시예에서, 쌍안정 릴레이(32)는 대략적으로 약 0.5 볼트 내지 대략적으로 약 150 볼트의 전압을 구성 제어 라인(34)에 인가함으로써 정전기적으로 작동되는 MEMS 쌍안정 릴레이이다. 적당한 MEMS 쌍안정 릴레이 디바이스들은 Gomm 등에 의한 "In Plane Linear Displacement Bistable Relay; J. Micromech. Microeng. 12(2002) at 1-8", 및 J. Kim 등에 의한 "Mercury Contact Micromechanical Relays; Proc. 46th Annual Int. Relay Conf.; pp.19-1 to 19-8(Apr. 1998)"에 상세히 기술되고, 여기에 참조로서 통합된다.Referring to FIG. 1, the memory device 10 includes an address configuration circuit 30 coupled to the address bus 14. The address configuration circuit 30 includes at least one bistable relay 32 coupled to a single address line selected on the bus 14. The bistable relay 32 has a MEMS pair having a closed state that allows signals transmitted along the selected address line to be delivered from the external circuits to the address decoder 18 and an open state that blocks communication of the signals transmitted along the selected line. It can be configured as a stable relay. The MEMS bistable relay is configured in a closed state or an open state when the MEMS bistable relay is energized by a suitable source, and may also maintain (or latch) the selected state when the source is disengaged from the MEMS bistable relay. Thus, the address configuration circuit 30 is coupled to a configuration control line 34 that receives the configuration control signal 36 from an external circuit to place the bistable relay 32 in a closed or open state as desired. In a particular embodiment, bistable relay 32 is a MEMS bistable relay that is electrostatically actuated by applying a voltage of approximately 0.5 volts to approximately 150 volts to component control line 34. Suitable MEMS bistable relay devices include "In Plane Linear Displacement Bistable Relay by Gomm et al .; J. Micromech. Microeng. 12 (2002) at 1-8", and "Mercury Contact Micromechanical Relays by J. Kim et al .; Proc. 46 th Annual Int. Relay Conf .; pp. 19-1 to 19-8 (Apr. 1998) ", incorporated herein by reference.

메모리 디바이스(10)는 데이터 버스(24)에 결합된 데이터 구성 회로(38)를 포함한다. 회로(38)는 버스(24)에 선택된 단일 데이터 라인에 결합된 적어도 하나의 쌍안정 릴레이(32)를 유사하게 포함한다. 데이터 구성 회로(38)는 또한 구성 제어 신호(36)가 일반적으로 회로(30)의 어드레스 라인들의 선택에 대응하는 폐쇄 상태 또는 개방 상태로 쌍안정 릴레이(32)를 배치할 수 있도록 구성 제어 라인(34)에 결합된다. 예를 들어, 만약 단일의 부가적인 어드레스 라인이 회로(30)의 특정 쌍안정 릴레이(32)를 폐쇄시킴으로써 선택되면, 대응하는 회로(38)의 데이터 라인들의 수는 절반이 되어, 회로(38)에서의 쌍안정 릴레이들(32)은 개방될 것이다.Memory device 10 includes data configuration circuitry 38 coupled to data bus 24. Circuitry 38 similarly includes at least one bistable relay 32 coupled to a single data line selected on bus 24. The data configuration circuit 38 also allows the configuration control signal 36 to place the bistable relay 32 in a closed or open state that generally corresponds to the selection of the address lines of the circuit 30. 34). For example, if a single additional address line is selected by closing a particular bistable relay 32 of the circuit 30, the number of data lines of the corresponding circuit 38 is halved, so that the circuit 38 The bistable relays 32 in will be open.

메모리 디바이스(10)는 또한 제어 버스(20)에 결합된 제어 구성 회로(40)를 포함할 수 있다. 회로(40)는 또한 제어 신호들(22)의 선택된 부분을 디바이스(10)에 결합하기 위하여 적어도 하나의 쌍안정 릴레이(32)를 포함한다. 예를 들어, 만약 메모리 디바이스(10)가 동기화 DRAM(SDRAM)이면, CLK 신호는 디바이스(10)내의 동작들을 적당히 동기화하도록 요구될 것이다. 그러나, 다른 메모리 디바이스들에서, CLK 신호는 요구되지 않을 수 있다.Memory device 10 may also include control configuration circuitry 40 coupled to control bus 20. The circuit 40 also includes at least one bistable relay 32 to couple the selected portion of the control signals 22 to the device 10. For example, if the memory device 10 is a synchronous DRAM (SDRAM), the CLK signal will be required to properly synchronize the operations in the device 10. However, in other memory devices, the CLK signal may not be required.

동작시, 디바이스(10)는 어레이(12)에 저장된 데이터를 판독할 수 있고, 다음 방식으로 외부 회로들에 데이터를 제공한다. 원하는 어드레스에 대응하는 어드레스 신호들(16)은 어드레스 버스(14)에 제공된다. 제어 신호들(22)은 제어 버스(20)에 판독 동작을 제어하기 위하여 제공된다. 어드레스 디코더(18)는 어레이(12)에 디코딩된 어드레스를 제공하고, 명령 디코더(24)는 제어 버스(20)상에서 제어 신호들을 디코딩하고 디코딩된 제어 신호들을 어레이(12)에 전달한다. 디코딩된 신호들은 어레이(12)가 판독/기록 회로(28)에 데이터를 제공하도록 어레이(12)를 제어한다. 판독/기록 회로(28)는 그 후 이 데이터를 데이터 버스(24)에 제공하여, 이 데이터가 외부 회로들에 전달될 수 있다. 데이터가 디바이스(10)에 기록될 때, 어드레스 신호들 및 제어 신호들은 외부 회로들에 의해 어드레스 버스(14) 및 제어 버스(20)에 공급된다. 또한, 데이터 신호들(26)은 외부 회로들에 의해 데이터 버스(24)에 제공된다. 일단 다시, 어드레스 디코더(18)는 어드레스 버스(14)상에서 어드레스를 디코딩하고 디코딩된 어드레스를 어레이(12)에 제공한다. 판독/기록 회로(28)는 명령 디코더(24)로부터 수신된 디코딩된 제어 신호들의 제어하에서 데이터 버스(24)로부터 어레이(12)로 데이터를 전달한다.In operation, device 10 may read data stored in array 12 and provide data to external circuits in the following manner. Address signals 16 corresponding to the desired address are provided to the address bus 14. Control signals 22 are provided to the control bus 20 to control the read operation. The address decoder 18 provides the decoded address to the array 12, and the command decoder 24 decodes the control signals on the control bus 20 and passes the decoded control signals to the array 12. The decoded signals control the array 12 such that the array 12 provides data to the read / write circuit 28. The read / write circuit 28 then provides this data to the data bus 24 so that this data can be transferred to external circuits. When data is written to device 10, address signals and control signals are supplied to address bus 14 and control bus 20 by external circuits. In addition, the data signals 26 are provided to the data bus 24 by external circuits. Once again, address decoder 18 decodes the address on address bus 14 and provides the decoded address to array 12. Read / write circuit 28 transfers data from data bus 24 to array 12 under control of decoded control signals received from command decoder 24.

비록 데이터 구성 회로(38), 어드레스 구성 회로(30) 및 제어 구성 회로(40)가 메모리 디바이스(10)내의 개별 유닛으로서 도 1에 도시되지만, 상기는 구성 제어 신호(36)가 인가될 때 외부 회로들 및 디바이스(10) 사이에서 어드레스, 데이터 및 제어 라인들을 선택적으로 결합 및 결합해제하는 단일 기능 유닛으로 통합될 수 있다는 것이 이해된다. 개방 상태에서 다른 쌍안정 릴레이(32)를 동시에 래치하면서, 구성 제어 신호(36)의 애플리케이션이 폐쇄 상태에서 선택된 쌍안정 릴레이(32)를 래치할 수 있음을 이해할 것이다. 또한 어드레스 및 데이터 입력 라인들에 단지 결합된 쌍안정 릴레이(32)에 지향될 수 있다는 것이 추가로 이해된다. 대안적으로, 구성 제어 신호(36)는 어드레스 및 데이터 입력 라인들에 유일하게 결합되는 쌍안정 릴레이들(32)에 지향될 수 있다. 마지막으로, 하나 이상의 단일 구성 제어 신호(36)가 메모리 디바이스(10)내의 데이터 구성 회로(38), 어드레스 구성 회로(30) 및 제어 구성 회로(40)를 개별적으로 제어하기 위하여 독립된 라인들(34)상 디바이스(10)에 인가될 수 있다는 것이 이해된다.Although the data configuration circuit 38, the address configuration circuit 30 and the control configuration circuit 40 are shown in FIG. 1 as individual units in the memory device 10, this is external when the configuration control signal 36 is applied. It is understood that it can be integrated into a single functional unit that selectively couples and uncouples address, data and control lines between circuits and device 10. It will be appreciated that the application of the configuration control signal 36 may latch the selected bistable relay 32 in the closed state while simultaneously latching the other bistable relay 32 in the open state. It is further understood that it can be directed to a bistable relay 32 coupled only to address and data input lines. Alternatively, configuration control signal 36 may be directed to bistable relays 32 that are uniquely coupled to address and data input lines. Finally, one or more single configuration control signal 36 separate lines 34 to individually control data configuration circuitry 38, address configuration circuitry 30 and control configuration circuitry 40 in memory device 10. It is understood that the) phase can be applied to the device 10.

상기 실시예는 어드레스 및 데이터 라인들이 하나 이상의 쌍안정 릴레이들(32)을 사용하여 메모리 디바이스(10)에 선택적으로 결합 및 결합해제되게 한다. 쌍안정 릴레이(32)는 유리하게는 일단 구동되면 선택된 상태를 유지하고, 선택된 상태를 유지하기 위하여 일정한 에너지 소스에 대한 접속을 요구하지 않는다. 따라서, 상기 실시예는 다른 종래 기술 디바이스들에 대해 큰 이점들을 가진다. 예를 들어, 쌍안정 릴레이의 선택된 상태는 임의의 에너지 소스에 대한 접속이 독립적으로 유지되기 때문에, 상기 상태는 전력이 메모리 디바이스에 대해 중단될 때 손실되지 않는다. 게다가, 쌍안정 릴레이들(32)의 선택된 상태는 어드레스 구성 회로 및/또는 데이터 구성 회로에 적당한 구성 신호의 애플리케이션을 통하여 가역할 수 있다. 대조적으로, 퓨즈들 및 안티퓨즈들 같은 다양한 종래 기술 디바이스들은 메모리 디바이스(10)의 구성을 가역적으로 변경할 수 없다. 이런 바람직한 특성은 다른 실시예들과 관련하여 보다 상세히 설명될 바와같이 다양한 장점들을 가진다. 특히, 제조 검사 과정 동안 다양한 시간들에서 메모리 디바이스의 구성을 변경시키는 능력은 하기에 상세히 논의될 바와 같이 특히 바람직하다.The embodiment allows the address and data lines to be selectively coupled and decoupled to the memory device 10 using one or more bistable relays 32. The bistable relay 32 advantageously maintains the selected state once driven, and does not require a connection to a constant energy source to maintain the selected state. Thus, this embodiment has great advantages over other prior art devices. For example, because the selected state of the bistable relay maintains the connection to any energy source independently, the state is not lost when power is interrupted for the memory device. In addition, the selected state of the bistable relays 32 may be reversible through the application of configuration signals suitable for the address configuration circuit and / or data configuration circuit. In contrast, various prior art devices, such as fuses and antifuses, cannot reversibly change the configuration of the memory device 10. This desirable feature has a variety of advantages as will be described in more detail with respect to other embodiments. In particular, the ability to change the configuration of the memory device at various times during the manufacturing inspection process is particularly desirable as will be discussed in detail below.

도 2는 본 발명의 또 다른 실시예에 따른 도 1의 메모리 디바이스를 검사하기 위한 방법(50)을 도시한 흐름도이다. 도 1에 도시된 바와 같이 메모리 디바이스(10)의 메모리 어레이(12)는 만약 어레이(12)를 포함하는 셀들 중 임의의 셀에 결함이 있는지를 결정하기 위하여 제조 검사 과정에 놓인다. 통상적으로, 1 및 0의 미리 선택된 결합으로 구성된 검사 패턴은 어레이(12)내의 어드레스에 기록되고 추후에 어드레스로부터 판독되고 임의의 결함 셀들이 어드레스에 존재하는지를 결정하기 위하여 인가된 검사 패턴과 비교된다. 일반적으로, 메모리 디바이스는 와이드 포맷 검사 패턴이 사용될 수 있도록, 다이 형태에 있을때 상기 검사 과정에 놓인다. 와이드 포맷 검사시, 디바이스(10)에 대한 어드레스 폭은 단계(52)에 도시된 바와 같이, 어레이(12)내의 비교적 많은 수의 메모리 셀들이 동시에 검사되도도록 가능한 한 크게 유지된다. 만약 어레이(12)를 포함하는 셀들이 검사 양호가 아니거나, 만약 디바이스(10)내의 다른 결합들이 검출되면, 다이는 단계(54)에 도시된 바와 같이 거절되거나 수용된다. 이 시점에서, 다이에 대한 대안적인 구성들에 관한 결정이 단계(56)에 도시된 바와 같이 이루어질 수 있다. 예를 들어, 만약 다이가 상기 메모리 셀 패턴 검사에서 실패되고, 종래 기술에 알려진 바와 같이 결함 로우를 대체하기 위하여 메모리 디바이스(10)의 중복 로우를 선택하는 것과 같이 다른 치료들이 결함을 수정하기를 실패하면, 디바이스의 메모리 용량은 디바이스로부터 어레이의 결함 부분을 선택적으로 결합해제함으로써 떨어질 수 있다. 결과적으로, 결함 메모리 다이는 다른 대안적 애플리케이션들에 대해 적당할 수 있는 보다 낮은 메모리 용량을 가진 디바이스로서 구성 및 패키징될 수 있다. 2 is a flowchart illustrating a method 50 for inspecting the memory device of FIG. 1 in accordance with another embodiment of the present invention. As shown in FIG. 1, memory array 12 of memory device 10 is subjected to a manufacturing inspection process to determine if any of the cells comprising array 12 are defective. Typically, a test pattern consisting of a preselected combination of 1s and 0s is written to an address in array 12 and subsequently read from the address and compared to the applied test pattern to determine if any defective cells are present at the address. In general, memory devices are placed in the inspection process when in die form so that a wide format inspection pattern can be used. In the wide format check, the address width for the device 10 is kept as large as possible so that a relatively large number of memory cells in the array 12 can be checked simultaneously, as shown in step 52. If the cells comprising the array 12 are not good for inspection, or if other combinations within the device 10 are detected, the die is rejected or accepted as shown in step 54. At this point, a decision regarding alternative configurations for the die may be made as shown in step 56. For example, if a die fails in the memory cell pattern check, other treatments fail to correct the defect, such as selecting a redundant row of memory device 10 to replace the defective row as is known in the art. In turn, the memory capacity of the device may be degraded by selectively decoupling the defective portion of the array from the device. As a result, the defective memory die can be configured and packaged as a device with a lower memory capacity that may be suitable for other alternative applications.

만약 다이가 단계(54)에서 양호하다고 검사되거나, 다이가 허용 가능하고 판매가능한 형태로 구성될 수 있는 것으로 결정되면, 다이는 패키징 단계(58)로 진행할 수 있다. 이런 단계 동안, 다이는 작고 얇은 아웃라인 패키지(TSOP) 또는 또 다른 적당한 패키지와 같은 적당한 패키지내에 배치되고, 다이상에서의 본드 패드들 및 패키지상에서의 핀들 사이의 적당한 상호접속이 형성된다. 패키징된 디바이스는 그 후 메모리 어레이(12)내의 다양한 어드레스들에 검사 패턴을 인가함으로써 결함있는 셀들에 대해 어레이(12)를 다시 검사하는 단계(60)에서의 제 2 검사 과정으로 진행할 수 있다. 본래, 패키징 과정 동안, 디바이스는 패키징된 디바이스가 패키징 단계 동안 채택된 디바이스 구성에 따라 검사되도록, 제 2 검사 과정의 실행 전에 최종 형태로 구성될 것이다(예를 들어, 다이상에 형성된 퓨즈들을 개방하거나, 또는 다이상 안티 퓨즈들을 프로그래밍하거나, 본드 와이어들이 다이에 부착되는 방식으로). 그러나, 상기된 바와 같이, 메모리 디바이스(10)(도 1에 도시됨)의 쌍안정 릴레이들(32)은 패키징된 디바이스에 적당한 구성 제어 신호를 인가함으로써 선택적으로 개방 또는 폐쇄될 수 있다. 패키징된 디바이스는 단계(52)에 사용된 와이드 포맷 과정에 따라 바람직하게 검사되고, 이에 따라 메모리 디바이스(10)에서의 어레이(12)를 검사하기 위하여 요구된 시간을 감소시킨다.If the die is checked to be good at step 54 or it is determined that the die can be configured in an acceptable and salable form, the die may proceed to packaging step 58. During this step, the die is placed in a suitable package, such as a small thin outline package (TSOP) or another suitable package, and a suitable interconnect between the bond pads on the die and the pins on the package is formed. The packaged device can then proceed to the second inspection process at step 60 of re-inspecting the array 12 for defective cells by applying a check pattern to various addresses in the memory array 12. Originally, during the packaging process, the device will be configured in its final form prior to the execution of the second inspection process such that the packaged device is inspected according to the device configuration adopted during the packaging phase (eg, opening fuses formed on the die or Or program anti-fuse on the die, or in such a manner that bond wires are attached to the die). However, as described above, the bistable relays 32 of the memory device 10 (shown in FIG. 1) can be selectively opened or closed by applying an appropriate configuration control signal to the packaged device. The packaged device is preferably checked according to the wide format process used in step 52, thus reducing the time required to inspect the array 12 in the memory device 10.

도 2를 다시 참조하여, 만약 결함들이 단계(60)에서 패키징된 디바이스내에서 검출되면, 패키징된 디바이스가 판매가능한 형태로 구성되는지를 결정하기 위하여 또 다른 평가가 이루어질 수 있다. 예를 들어, 메모리 용량은 디바이스에 대하여 추가로 감소될 수 있고, 이에 따라, 단계(60)에서 성공적으로 검사된 메모리 용량보다 크지 않도록 요구하는 애플리케이션을 위하여 한정된 바와 같이 분리 및 적당히 식별될 수 있다. 만약 패키징된 디바이스가 단계(60)에서 수행된 검사들을 성공적으로 통과한다면, 패키징된 디바이스에 적당한 구성 제어 신호를 다시 인가함으로써 단계(64)에서 원하는 디바이스로 재구성된다.Referring again to FIG. 2, if defects are detected in the packaged device in step 60, another evaluation can be made to determine if the packaged device is configured for sale. For example, the memory capacity can be further reduced for the device, and thus can be isolated and appropriately identified as defined for applications that require no greater than the memory capacity successfully checked in step 60. If the packaged device successfully passes the checks performed in step 60, it is reconfigured to the desired device in step 64 by reapplying the appropriate configuration control signal to the packaged device.

상기 과정은 디바이스내의 어레이가 최적의 방식으로 검사될 수 있도록 제조 검사 과정 동안 메모리 디바이스가 구성되게 하는 것이 유리하다. 특히, 패키징된 디바이스가 와이드 포맷 검사 과정에 놓이게 하는 능력은 특히 유리한 것으로 보여지는데, 이는 어레이를 완전히 검사하기 위해 요구되는 시간이 크게 감소되기 때문이다. 여전히 다른 이점들이 존재한다. 예를 들어, 단계들(52 및 60)에서 검사 과정들을 성공적으로 통과할 수 없는 디바이스들은 양호한 것으로 나타난 메모리 용량을 사용하도록 디바이스를 구성함으로써 다른 제조 애플리케이션들에 부합하도록 적응될 수 있다.The process advantageously allows the memory device to be configured during the fabrication inspection process so that the array in the device can be inspected in an optimal manner. In particular, the ability to place a packaged device in a wide format inspection process appears to be particularly advantageous because the time required to fully inspect the array is greatly reduced. There are still other advantages. For example, devices that cannot successfully pass the inspection processes in steps 52 and 60 may be adapted to suit other manufacturing applications by configuring the device to use the memory capacity indicated as good.

도 3은 본 발명의 다른 실시예에 따른 메모리 디바이스(80)의 블록도이다. 메모리 디바이스(80)는 패키지(84) 내에 배치된 한 쌍의 메모리 다이들(82)을 포함한다. 메모리 다이들(82)은 대략적으로 다이들(82)의 메모리 용량들의 합인 메모리 용량을 가진 메모리 디바이스를 협력하여 형성하도록 패키지(84)내에 상호접속된다. 예를 들어, 만약 다이들(82)이 128Mb DRAM 다이들이면, 디바이스(80)의 메모리 용량은 대략적으로 약 256Mb이다. 메모리 디바이스(80)는 또한 어드레스 신호들을 디바이스(80)에 전달하기 위하여 패키지(84)상에 배치된 복수의 어드레스 핀들(86)을 포함한다. 유사하게, 복수의 데이터 입력/출력 핀들(88), 및 복수의 제어 핀들(90)은 데이터가 디바이스(80)에 및 디바이스로부터 전달되게 하고, 디바이스(80)에 결합된 외부 회로들에 의해 디바이스(80)가 제어되게 하도록 패키지(84)상에 배치된다. 비록 한 쌍의 메모리 다이들(82)이 도 3에 도시되더라도, 두 개 이상의 메모리 다이들이 패키지(84)내에 배치될 수 있다는 것이 이해된다.3 is a block diagram of a memory device 80 according to another embodiment of the present invention. The memory device 80 includes a pair of memory dies 82 disposed in the package 84. Memory dies 82 are interconnected within package 84 to cooperatively form a memory device having a memory capacity that is approximately the sum of the memory capacities of dies 82. For example, if the dies 82 are 128 Mb DRAM dies, the memory capacity of the device 80 is approximately about 256 Mb. Memory device 80 also includes a plurality of address pins 86 disposed on package 84 to deliver address signals to device 80. Similarly, the plurality of data input / output pins 88, and the plurality of control pins 90 allow data to be transferred to and from the device 80 and the device by external circuits coupled to the device 80. Placed on package 84 to allow 80 to be controlled. Although a pair of memory dies 82 is shown in FIG. 3, it is understood that two or more memory dies may be disposed in the package 84.

도 3을 참조하여, 디바이스(80)는 어드레스 핀들(86), 데이터 입력/출력 핀들(88) 및 제어 핀들(90)을 메모리 다이들(82)에 결합하는 구성 회로(92)를 포함한다. 구성 회로(92)는 패키지(84)상에 배치된 하나 이상의 구성 핀들(94)을 통하여 외부 회로들로부터 구성 회로(92)로 적당한 신호를 전달함으로써 선택적으로 개방 또는 폐쇄될 수 있는 복수의 쌍안정 릴레이들(도 3에 도시되지 않음)을 포함한다. 특정 실시예에서, 쌍안정 릴레이들은 다른 실시예들과 관련하여 기술된 바와 같이, 유사한 기능들을 수행하는 쌍안정 MEMS 디바이스들 또는 임의의 다른 디바이스를 포함할 수 있다. 비록 구성 회로(92)가 메모리 다이(82)로부터 이격된 패키지(84)내의 개별 유닛으로서 도시되지만, 당업자는 구성 회로(92)가 또한 메모리 다이(82)내에 통합될 수 있는 것을 쉽게 이해할 것이다.Referring to FIG. 3, device 80 includes configuration circuitry 92 that couples address pins 86, data input / output pins 88, and control pins 90 to memory dies 82. The component circuit 92 is a plurality of bistable, which can be selectively opened or closed by transferring a suitable signal from the external circuits to the component circuit 92 through one or more component pins 94 disposed on the package 84. Relays (not shown in FIG. 3). In a particular embodiment, bistable relays may include bistable MEMS devices or any other device that performs similar functions, as described in connection with other embodiments. Although the configuration circuit 92 is shown as a separate unit in the package 84 spaced apart from the memory die 82, those skilled in the art will readily understand that the configuration circuit 92 may also be integrated into the memory die 82.

상기 실시예는 유리하게는 만약 패키징된 디바이스내의 메모리 다이 중 하나가 검사 동안 거절되면 패키징된 디바이스가 회복(salvage)될 수 있게 한다. 예를 들어, 만약 패키징된 디바이스가 한 쌍의 128Mb 다이로 구성되는 256Mb 디바이스라면, 다이 중 하나가 검사가 양호한 것에 실패할 때, 패키징된 디바이스는 128Mb 디바이스로서만 구성되고, 상기와 같이 적당하게 마킹된다. 상기 실시예는 다른 이점들을 가진다. 예를 들어, 인벤토리(inventory)에 유지된 개별 아이템들의 수가 증가할 때 인벤토리 제어와 연관된 비용들이 증가되는 것은 잘 알려져 있다. 상기 실시예가 메모리 크기에서 융통성을 허용하기 때문에, 일반적으로 보다 작은 패키징된 디바이스들이 인벤토리 내에 유지될 필요가 있는데, 그 이유는 최종 소비자가 소비자의 요구에 따른 디바이스를 구성할 수 있기 때문이다. 게다가, 상기 실시예에서 메모리 크기의 융통성은 특정 구성을 가진 메모리 디바이스들에 대한 갑작스럽거나 예상되지 않은 요구들에 부합하도록 제조자가 메모리 디바이스들을 빠르게 재구성하게 한다. 예를 들어, 동일한 구조를 가진 디바이스들은 인벤토리에 유지되고 선택적으로 128Mb×4 메모리 디바이스, 64Mb×8 메모리 디바이스, 32Mb×16 메모리 디바이스 등에 대한 오더들을 충족시키기 위하여 선택적으로 구성된다.This embodiment advantageously allows the packaged device to be salvaged if one of the memory dies in the packaged device is rejected during the test. For example, if a packaged device is a 256Mb device consisting of a pair of 128Mb dies, when one of the dies fails a good check, then the packaged device is configured only as a 128Mb device, marking as appropriate do. This embodiment has other advantages. For example, it is well known that the costs associated with inventory control increase as the number of individual items kept in the inventory increases. Since the above embodiment allows flexibility in memory size, smaller packaged devices generally need to be maintained in the inventory, since the end consumer can configure the device according to the consumer's needs. In addition, the flexibility of memory size in this embodiment allows manufacturers to quickly reconfigure memory devices to meet sudden or unexpected demands on memory devices with a particular configuration. For example, devices with the same structure are kept in the inventory and optionally configured to meet orders for 128 Mb × 4 memory devices, 64 Mb × 8 memory devices, 32 Mb × 16 memory devices, and the like.

도 4는 본 발명의 또 다른 실시예에 따른 컴퓨터 시스템(100)의 블록도이다. 컴퓨터 시스템(100)은 본 발명의 다양한 실시예들과 관련하여 기술된 쌍안정 릴레이 디바이스들을 사용하여 구성된 메모리 디바이스(110)를 포함한다. 컴퓨터 시스템(100)은 특정 계산들을 수행하기 위해 특정 소프트웨어를 실행하는 것과 같은 다양한 계산 기능들을 수행하는 프로세서(102)를 포함한다. 프로세서(102)는 시스템(100)의 동작과 연관된 다양한 제어 동작들을 수행한다. 컴퓨터 시스템(100)은 시스템(100)의 오퍼레이터가 시스템(100)과 통신하도록 허용하기 위해 프로세서(102)에 결합된 키보드 또는 마우스와 같은 하나 이상의 입력 디바이스들(104)을 포함할 수 있다. 일반적으로, 컴퓨터 시스템(100)은 프로세서(102)에 또한 결합된 하나 이상의 출력 디바이스들(106)을 포함한다. 출력 디바이스들(106)은 프린터, 또는 가시적 디스플레이 디바이스를 포함할 수 있다. 하나 이상의 데이터 저장 디바이스들(108)은 데이터를 저장하거나, 외부 데이터 저장 디바이스로부터 다른 데이터를 검색하기 위하여 통상적으로 프로세서(102)에 결합된다. 예를 들어, 데이터 저장 디바이스(108)는 하드 및/또는 플로피 디스크들, 테이프 카세트들, 및 컴팩트 디스크 판독 전용 메모리들(CD-ROM)을 포함할 수 있다. 프로세서(102)는 제어 버스, 데이터 버스, 및 어드레스 버스를 통하여 데이터가 디바이스(110)로부터 기록 및/또는 판독되게 하기 위하여 메모리 디바이스(110)에 결합된다.4 is a block diagram of a computer system 100 in accordance with another embodiment of the present invention. Computer system 100 includes a memory device 110 configured using bistable relay devices described in connection with various embodiments of the present invention. Computer system 100 includes a processor 102 that performs various computing functions, such as executing specific software to perform certain calculations. Processor 102 performs various control operations associated with the operation of system 100. Computer system 100 may include one or more input devices 104, such as a keyboard or mouse, coupled to processor 102 to allow an operator of system 100 to communicate with system 100. In general, computer system 100 includes one or more output devices 106 also coupled to processor 102. Output devices 106 may include a printer, or a visible display device. One or more data storage devices 108 are typically coupled to the processor 102 to store data or to retrieve other data from an external data storage device. For example, data storage device 108 may include hard and / or floppy disks, tape cassettes, and compact disk read-only memories (CD-ROM). Processor 102 is coupled to memory device 110 to allow data to be written and / or read from device 110 via a control bus, data bus, and address bus.

상기로부터, 비록 본 발명의 특정 실시예들이 도시를 위하여 여기에 기술되었지만, 다양한 변형들은 본 발명의 사상 및 범위에서 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 예를 들어, 본 발명의 일 실시예의 환경에서 도시된 특정 특징들은 다른 실시예들과 통합될 수 있다. 이에 따라, 본 발명은 다음 청구항들에 의해 기대된 바와 같이 다음 실시예들의 설명에 의해 제한된다.From the foregoing, although specific embodiments of the invention have been described herein for the purposes of illustration, it will be understood that various modifications may be made without departing from the spirit and scope of the invention. For example, certain features shown in the context of one embodiment of the invention may be integrated with other embodiments. Accordingly, the invention is limited by the description of the following embodiments as expected by the following claims.

Claims (37)

컴퓨터 시스템에 있어서,In a computer system, 입력 디바이스;Input device; 출력 디바이스;Output device; 데이터 저장 디바이스;Data storage devices; 상기 입력 디바이스, 상기 출력 디바이스 및 상기 데이터 저장 디바이스에 결합된 프로세서로서, 어드레스, 제어 및 데이터 신호들을 전달하기 위하여 어드레스 버스, 제어 버스 및 데이터 버스를 포함하는, 상기 프로세서;A processor coupled to the input device, the output device and the data storage device, the processor comprising an address bus, a control bus and a data bus to carry address, control and data signals; 상기 프로세서에 결합된 메모리 디바이스로서, 어드레스, 데이터 및 명령 버스들을 포함하는, 상기 메모리 디바이스; 및A memory device coupled to the processor, the memory device comprising address, data and command busses; And 상기 메모리 디바이스의 어드레스, 제어 및 데이터 버스들 중 적어도 하나에서의 라인들에 상기 프로세서의 어드레스, 제어 및 데이터 버스들 중 적어도 하나에서의 라인들을 선택적으로 결합하기 위하여, 상기 프로세서의 어드레스, 제어 및 데이터 버스들 중 적어도 하나와, 상기 메모리 디바이스의 각각의 어드레스, 제어 및 데이터 버스들 사이에 삽입된 구성 회로를 포함하는, 컴퓨터 시스템.Address, control and data of the processor to selectively couple lines in at least one of the address, control and data buses of the processor to lines in at least one of the address, control and data buses of the memory device. And configuration circuitry interposed between at least one of the buses and respective address, control and data busses of the memory device. 제 1 항에 있어서, The method of claim 1, 상기 구성 회로는 적어도 하나의 쌍안정 릴레이 디바이스(bi-stable relay device)를 포함하는, 컴퓨터 시스템.And the configuration circuit comprises at least one bi-stable relay device. 제 1 항에 있어서, The method of claim 1, 상기 구성 회로는 상기 메모리 디바이스의 어드레스, 제어 및 데이터 버스들에서의 라인들에 상기 프로세서의 어드레스, 제어 및 데이터 버스들에서의 라인들을 선택적으로 결합하기 위하여, 상기 메모리 디바이스 내에 형성된 하나 이상의 마이크로 전기 기계적 시스템(Micro-Electrical-Mechanical System: MEMS) 릴레이들을 포함하는, 컴퓨터 시스템.One or more microelectromechanical circuits formed in the memory device are configured to selectively couple the lines in the address, control and data buses of the processor to the lines in the address, control and data buses of the memory device. A computer system comprising Micro-Electrical-Mechanical System (MEMS) relays. 제 1 항에 있어서, The method of claim 1, 상기 구성 회로는 상기 메모리 디바이스에서 어드레스 디코더, 명령 디코더 및 판독/기록 회로 중 적어도 하나에 결합되는, 컴퓨터 시스템.The configuration circuitry is coupled to at least one of an address decoder, a command decoder, and a read / write circuit in the memory device. 제 1 항에 있어서, The method of claim 1, 상기 구성 회로는 상기 프로세서의 어드레스 버스와 상기 메모리 디바이스의 어드레스 버스 사이에 삽입된 어드레스 구성 회로를 포함하고, 또한 상기 구성 회로는 상기 프로세서의 데이터 버스와 상기 메모리 디바이스의 데이터 버스 사이에 삽입된 데이터 구성 회로를 포함하는, 컴퓨터 시스템.The configuration circuit includes an address configuration circuit inserted between an address bus of the processor and an address bus of the memory device, and the configuration circuit further includes a data configuration inserted between the data bus of the processor and the data bus of the memory device. Computer system comprising circuitry. 제 5 항에 있어서, The method of claim 5, 상기 어드레스 구성 회로 및 상기 데이터 구성 회로는 구성 제어 라인에 결합되는, 컴퓨터 시스템.And the address configuration circuit and the data configuration circuit are coupled to a configuration control line. 제 1 항에 있어서, The method of claim 1, 상기 구성 회로는 상기 프로세서의 제어 버스와 상기 메모리 디바이스의 제어 버스 사이에 삽입된 제어 구성 회로를 포함하는, 컴퓨터 시스템.The configuration circuitry includes control configuration circuitry inserted between the control bus of the processor and the control bus of the memory device. 제 7 항에 있어서, The method of claim 7, wherein 상기 제어 구성 회로는 구성 제어 라인에 결합되는, 컴퓨터 시스템.And the control configuration circuit is coupled to a configuration control line. 제 1 항에 있어서, The method of claim 1, 상기 메모리 디바이스는 하나 이상의 메모리 다이(memory die)를 포함하고, 상기 구성 회로는 적어도 하나의 메모리 다이를 상기 프로세서에 선택적으로 결합하기 위하여 상기 프로세서와 상기 하나 이상의 메모리 다이 사이에 삽입되는, 컴퓨터 시스템.And the memory device comprises one or more memory die, and wherein the configuration circuitry is inserted between the processor and the one or more memory die to selectively couple at least one memory die to the processor. 제 1 항에 있어서, The method of claim 1, 상기 메모리 디바이스는 DRAM 메모리 디바이스를 포함하는, 컴퓨터 시스템.And the memory device comprises a DRAM memory device. 제 1 항에 있어서, The method of claim 1, 상기 메모리 디바이스는 SRAM 메모리 디바이스를 포함하는, 컴퓨터 시스템.And the memory device comprises an SRAM memory device. 제 1 항에 있어서, The method of claim 1, 상기 메모리 디바이스는 비휘발성 메모리 디바이스를 포함하는, 컴퓨터 시스템.And the memory device comprises a nonvolatile memory device. 제 1 항에 있어서, The method of claim 1, 상기 메모리 디바이스는 플래시 메모리 디바이스를 포함하는, 컴퓨터 시스템.And the memory device comprises a flash memory device. 메모리 디바이스에 있어서,In a memory device, 복수의 개별적으로 어드레스 가능한 메모리 위치들을 가진 메모리 셀 어레이로서, 상기 메모리 셀 어레이는 외부 디바이스의 하나 이상의 신호 버스들에 결합가능한, 상기 메모리 셀 어레이; 및A memory cell array having a plurality of individually addressable memory locations, the memory cell array being coupled to one or more signal buses of an external device; And 상기 하나 이상의 버스들의 부분들을 상기 메모리 셀 어레이에 선택적으로 결합하기 위하여 상기 외부 디바이스의 하나 이상의 신호 버스들과 상기 메모리 셀 어레이 사이에 삽입된 구성 회로를 포함하는, 메모리 디바이스.And configuration circuitry interposed between the one or more signal buses of the external device and the memory cell array to selectively couple portions of the one or more buses to the memory cell array. 제 14 항에 있어서, The method of claim 14, 상기 구성 회로는 적어도 하나의 쌍안정 릴레이 디바이스를 포함하는, 메모리 디바이스.And the configuration circuit comprises at least one bistable relay device. 제 14 항에 있어서, The method of claim 14, 상기 구성 회로는 상기 하나 이상의 버스들의 부분들을 상기 메모리 셀 어레이에 선택적으로 결합하기 위하여 하나 이상의 마이크로 전기 기계적 시스템(MEMS) 릴레이들을 포함하는, 메모리 디바이스.The configuration circuitry includes one or more micro electromechanical system (MEMS) relays to selectively couple portions of the one or more buses to the memory cell array. 제 16 항에 있어서, The method of claim 16, 상기 하나 이상의 버스들은 복수의 개별 신호 라인들을 포함하고, 또한 상기 MEMS 릴레이들은 상기 신호 라인들을 상기 메모리 셀 어레이에 선택적으로 결합하는, 메모리 디바이스.And the one or more buses comprise a plurality of individual signal lines, and wherein the MEMS relays selectively couple the signal lines to the memory cell array. 제 14 항에 있어서, The method of claim 14, 상기 외부 디바이스의 대응하는 버스로부터 상기 메모리 셀 어레이에 선택된 메모리 어드레스 위치를 전달하기 위하여 상기 메모리 셀 어레이에 결합된 어드레스 버스;An address bus coupled to the memory cell array to deliver a selected memory address location from the corresponding bus of the external device to the memory cell array; 상기 외부 디바이스의 대응하는 버스로부터 상기 메모리 셀 어레이에서의 상기 선택된 메모리 어드레스 위치에 데이터를 전달하기 위하여 상기 메모리 셀 어레이에 결합된 데이터 버스;A data bus coupled to the memory cell array for transferring data from a corresponding bus of the external device to the selected memory address location in the memory cell array; 상기 어드레스 버스에서의 하나 이상의 신호 라인들을 상기 메모리 셀 어레이에 선택적으로 결합하는 상기 어드레스 버스에 결합된 어드레스 구성 회로; 및An address configuration circuit coupled to the address bus for selectively coupling one or more signal lines on the address bus to the memory cell array; And 상기 데이터 버스에서의 하나 이상의 신호 라인들을 상기 메모리 셀 어레이에 선택적으로 결합하는 상기 데이터 버스에 결합된 데이터 구성 회로를 포함하는, 메모리 디바이스.And data configuration circuitry coupled to the data bus for selectively coupling one or more signal lines on the data bus to the memory cell array. 제 18 항에 있어서, The method of claim 18, 상기 어드레스 버스는 어드레스 디코더를 더 포함하고, 상기 데이터 버스는 판독/기록 디코더를 더 포함하는, 메모리 디바이스.The address bus further comprises an address decoder and the data bus further comprises a read / write decoder. 제 18 항에 있어서,The method of claim 18, 상기 외부 디바이스의 대응하는 버스로부터 상기 메모리 셀 어레이에 선택된 제어 신호들을 전달하기 위하여 상기 메모리 셀 어레이에 결합된 제어 버스; 및A control bus coupled to the memory cell array for transferring selected control signals to the memory cell array from a corresponding bus of the external device; And 상기 제어 버스에서의 하나 이상의 신호 라인들을 상기 메모리 셀 어레이에 선택적으로 결합하는 상기 제어 버스에 결합된 제어 구성 회로를 더 포함하는, 메모리 디바이스.And control control circuitry coupled to the control bus that selectively couples one or more signal lines on the control bus to the memory cell array. 제 20 항에 있어서, The method of claim 20, 상기 제어 버스는 명령 디코더를 더 포함하는, 메모리 디바이스.And the control bus further comprises a command decoder. 선택적으로 구성 가능한 메모리 디바이스에 있어서,In a selectively configurable memory device, 제 1 메모리 용량을 가진 제 1 메모리 다이;A first memory die having a first memory capacity; 제 2 메모리 용량을 가진 제 2 메모리 다이; 및A second memory die having a second memory capacity; And 제 3 메모리 용량을 가진 메모리 디바이스를 선택적으로 얻기 위하여, 외부 회로들에 상기 제 1 메모리 다이와 상기 제 2 메모리 다이 중 어느 하나 또는 모두를 결합하도록 동작가능한 구성 회로를 포함하는, 선택적으로 구성 가능한 메모리 디바이스.A selectively configurable memory device comprising configuration circuitry operable to couple either or both of the first memory die and the second memory die to external circuits to selectively obtain a memory device having a third memory capacity . 제 22 항에 있어서, The method of claim 22, 상기 제 1 메모리 용량은 상기 제 2 메모리 용량과 동일하고, 상기 제 3 메모리 용량은 상기 제 1 메모리 용량과 상기 제 2 메모리 용량의 합과 동일한, 선택적으로 구성 가능한 메모리 디바이스.And wherein the first memory capacity is equal to the second memory capacity and the third memory capacity is equal to the sum of the first memory capacity and the second memory capacity. 제 22 항에 있어서, The method of claim 22, 상기 제 3 메모리 용량은 상기 제 1 메모리 용량과 상기 제 2 메모리 용량 중 하나와 동일한, 선택적으로 구성 가능한 메모리 디바이스.And the third memory capacity is equal to one of the first memory capacity and the second memory capacity. 제 22 항에 있어서, The method of claim 22, 상기 구성 회로는 또한 상기 외부 회로들로부터의 신호들을 상기 메모리 디바이스에 결합하기 위하여 복수의 신호 핀들에 결합되는, 선택적으로 구성 가능한 메모리 디바이스.The configuration circuit is further coupled to a plurality of signal pins to couple signals from the external circuits to the memory device. 제 22 항에 있어서, The method of claim 22, 상기 구성 회로는 적어도 하나의 쌍안정 릴레이 디바이스를 포함하는, 선택적으로 구성 가능한 메모리 디바이스.And the configuration circuitry comprises at least one bistable relay device. 제 22 항에 있어서, The method of claim 22, 상기 구성 회로는 상기 외부 회로들에 상기 제 1 메모리 다이 및 상기 제 2 메모리 다이 중 어느 하나 또는 모두를 결합하도록 동작가능한 하나 이상의 마이크로 전기 기계적 시스템(MEMS) 릴레이들을 포함하는, 선택적으로 구성 가능한 메모리 디바이스.The configuration circuitry includes one or more microelectromechanical system (MEMS) relays operable to couple either or both of the first memory die and the second memory die to the external circuits. . 제 22 항에 있어서, The method of claim 22, 제 4 메모리 용량을 가진 제 3 메모리 다이를 더 포함하는, 선택적으로 구성 가능한 메모리 디바이스.And a third memory die having a fourth memory capacity. 메모리 셀 어레이를 가진 메모리 디바이스를 검사하는 방법에 있어서,A method of inspecting a memory device having a memory cell array, the method comprising: 상기 디바이스의 동작 가능성(operability)을 결정하기 위하여 상기 메모리 디바이스가 제 1 검사 과정을 받게 하는 단계로서, 상기 메모리 디바이스는 제 1 구성을 갖는, 상기 제 1 검사 과정을 받게 하는 단계;Subjecting the memory device to a first test procedure to determine an operability of the device, the memory device having a first configuration, receiving the first test process; 디바이스 패키지에 상기 메모리 디바이스를 패키징하는 단계;Packaging the memory device in a device package; 상기 제 1 구성과 상이한 제 2 구성을 갖도록 상기 메모리 디바이스를 구성하는 단계; 및Configuring the memory device to have a second configuration different from the first configuration; And 상기 메모리 디바이스를 상기 제 2 구성으로 구성한 후, 상기 메모리 디바이스의 동작 가능성을 검증하기 위하여 상기 패키징된 디바이스가 제 2 검사 과정을 받게 하는 단계를 포함하는, 메모리 디바이스 검사 방법.After configuring the memory device in the second configuration, subjecting the packaged device to a second test procedure to verify the operability of the memory device. 제 29 항에 있어서, 30. The method of claim 29, 상기 제 1 및 제 2 검사 과정들은 상기 메모리 디바이스의 상기 메모리 셀 어레이를 검사하는, 메모리 디바이스 검사 방법.And the first and second inspection processes examine the memory cell array of the memory device. 제 29 항에 있어서, 30. The method of claim 29, 상기 제 1 및 제 2 검사 과정들은 와이드(wide) 검사 과정들인, 메모리 디바이스 검사 방법.And the first and second test processes are wide test processes. 제 29 항에 있어서, 30. The method of claim 29, 상기 메모리 디바이스를 패키징하는 단계는, 패키지에 결합된 복수의 핀들에 상기 메모리 디바이스를 접속하는 단계를 더 포함하는, 메모리 디바이스 검사 방법.Packaging the memory device further comprises connecting the memory device to a plurality of pins coupled to a package. 제 32 항에 있어서, 33. The method of claim 32, 상기 메모리 디바이스는 상기 메모리 어레이에 결합된 구성 회로를 포함하고, 상기 메모리 셀 어레이를 구성하는 단계는, 상기 제 1 메모리 구성으로부터 상기 제 2 메모리 구성으로 상기 메모리 디바이스를 변환하기 위하여 상기 구성 회로에 구성 신호를 인가하는 단계를 더 포함하는, 메모리 디바이스 검사 방법.The memory device includes configuration circuitry coupled to the memory array, and configuring the memory cell array comprises configuration in the configuration circuit to convert the memory device from the first memory configuration to the second memory configuration. And applying a signal. 제 33 항에 있어서, The method of claim 33, wherein 상기 구성 회로에 구성 신호를 인가하는 단계는, 상기 구성 회로 내의 적어도 하나의 쌍안정 릴레이 디바이스의 상태를 결정하는 단계를 더 포함하는, 메모리 디바이스 검사 방법.And applying a configuration signal to the configuration circuit further comprises determining a state of at least one bistable relay device in the configuration circuit. 제 33 항에 있어서, The method of claim 33, wherein 상기 구성 회로에 구성 신호를 인가하는 단계는, 상기 구성 회로 내의 적어도 하나의 마이크로 전기 기계적 시스템(MEMS) 릴레이에서의 위치를 변경하는 단계를 더 포함하는, 메모리 디바이스 검사 방법.And applying a configuration signal to the configuration circuit further comprises changing a location in at least one microelectromechanical system (MEMS) relay in the configuration circuit. 제 29 항에 있어서, 30. The method of claim 29, 상기 제 2 검사 과정 다음에, 원하는 메모리 구성을 수립하는 단계를 더 포함하는, 메모리 디바이스 검사 방법.And after said second checking, establishing a desired memory configuration. 제 29 항에 있어서, 30. The method of claim 29, 상기 메모리 디바이스는 제 1 메모리 용량을 포함하고, 상기 메모리 디바이스가 제 1 검사 과정을 받게 하는 단계는 상기 메모리 셀 어레이의 동작 가능성을 결정하는 단계; 및 상기 메모리 셀 어레이가 부분적으로 동작가능하다면, 상기 제 1 메모리 용량보다 작은 제 2 메모리 용량을 갖도록 상기 메모리 디바이스를 재구성하는 단계를 더 포함하는, 메모리 디바이스 검사 방법.The memory device includes a first memory capacity, and the step of subjecting the memory device to a first test process comprises the steps of: determining the operability of the memory cell array; And if the memory cell array is partially operable, reconfiguring the memory device to have a second memory capacity less than the first memory capacity.
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