KR101071857B1 - Method for manufacturing Non-volatile memory device - Google Patents

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Abstract

본 발명은, 활성 영역에는 제1 절연막 및 제1 도전막이 형성되고, 소자분리 영역에는 소자분리막이 형성된 반도체 기판이 제공되는 단계; 상기 제1 도전막 및 상기 소자분리막을 포함하는 상기 반도체 기판상에 유전체막을 형성하는 단계; 상기 제1 도전막 사이가 채워지도록 상기 유전체막 상에 상기 제2 도전막은 상기 제1 도전막 간의 사이 간격보다 작은 그레인 사이즈를 갖는 제2 도전막을 형성하는 단계; 및 상기 제2 도전막을 포함하는 상기 반도체 기판상에 제3 도전막을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a semiconductor substrate including a first insulating film and a first conductive film formed in an active region, and a device isolation film formed in a device isolation region; Forming a dielectric film on the semiconductor substrate including the first conductive film and the device isolation film; Forming a second conductive film on the dielectric film so that the second conductive film has a grain size smaller than an interval between the first conductive films so as to fill the space between the first conductive films; And forming a third conductive film on the semiconductor substrate including the second conductive film.

플래시 메모리, 보이드, 심, 그레인 사이즈 Flash memory, voids, shims, grain sizes

Description

비휘발성 메모리 소자의 제조 방법{Method for manufacturing Non-volatile memory device}Method for manufacturing non-volatile memory device

본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 콘트롤 게이트를 형성하기 위한 도전막 증착 공정 시 셀 간의 간격이 좁아 발생하는 보이드(Void) 및 심(Seam) 현상을 억제할 수 있는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a nonvolatile memory device. In particular, the present invention relates to a nonvolatile memory device capable of suppressing voids and seams caused by a narrow gap between cells in a process of depositing a conductive film for forming a control gate. A method of manufacturing a memory device.

반도체 소자가 고집적화, 축소화 및 고속화 되어감에 따라 전체적인 소자의 크기도 작아지고 있으며 이에 따라 각 단계별 공정 마진의 확보가 시급한 문제로 대두되고 있다.As semiconductor devices are becoming more integrated, reduced, and faster, the overall size of the devices is also becoming smaller. Therefore, securing process margins for each stage is an urgent problem.

비휘발성 메모리 소자 중에서 종래의 플래시 메모리 소자의 게이트 형성 공정을 간략하게 설명하면 다음과 같다.A gate forming process of a conventional flash memory device among the nonvolatile memory devices will be briefly described as follows.

종래의 플래시 메모리 소자의 게이트 형성 공정은 반도체 기판에 STI( Shallow Trench Isolation) 공정을 통해 소자분리막을 형성하여 액티브 영역과 필드 영역을 확정한다. 다음, 상기 액티브 영역 위에는 터널 산화막이 일정 두께로 형성되며, 이 터널 산화막 상부에는 플로팅 게이트 도전층으로 사용되는 예를 들 어, 폴리실리콘막이 형성된다. 상기 폴리실리콘막 상부에는 유전체막이 형성되는데, 이 유전체막은 산화막, 질화막, 산화막이 순차적으로 적층되어 형성된다. 상기 유전체막 상부에는 콘트롤 게이트 도전층으로 사용되는 예를 들어, 폴리실리콘막이 다시 형성되며, 이 폴리실리콘막은 모든 단위 셀에 공통되도록 형성된다. 다음 상기 폴리실리콘막의 상부에 실리사이드가 증착되어 콘트롤 게이트 전극이 형성되고, 상기 콘트롤 게이트 전극의 상부에 다시 게이트 하드마스크를 증착하여 사진 및 식각 공정으로 게이트 라인을 형성한다.In the gate forming process of a conventional flash memory device, an isolation layer is formed on a semiconductor substrate through a shallow trench isolation (STI) process to determine an active region and a field region. Next, a tunnel oxide film is formed on the active region with a predetermined thickness, and a polysilicon film is formed on the tunnel oxide film, for example, used as a floating gate conductive layer. A dielectric film is formed on the polysilicon film, and the dielectric film is formed by sequentially stacking an oxide film, a nitride film, and an oxide film. For example, a polysilicon film, which is used as a control gate conductive layer, is formed again on the dielectric film, and the polysilicon film is formed to be common to all unit cells. Next, silicide is deposited on the polysilicon layer to form a control gate electrode, and a gate hard mask is further deposited on the control gate electrode to form a gate line by a photo and etching process.

전술한 바와 같이, 게이트 라인을 형성하는 공정 과정 중에서, 콘트롤 게이트를 형성하기 위하여 상기 폴리실리콘막을 이용한 증착 공정 시, 폴리실리콘막의 그레인(Grain) 사이즈가 셀과 셀 간의 간격 예를 들어, 최근 소자의 디자인 룰(Design Rule)을 감안한 40nm 내외의 간격보다 큰 경우, 셀과 셀 사이에 보이드(Void)가 발생하고 이러한 보이드는 심(Seam)을 유발하게 된다. As described above, in the process of forming the gate line, in the deposition process using the polysilicon film to form the control gate, the grain size of the polysilicon film is a cell-to-cell spacing, for example, If the gap is larger than about 40 nm in consideration of the design rule, voids are generated between the cells and the voids cause seams.

이러한 보이드 및 심은 후속의 게이트 식각 공정 시 폴리실리콘막에 대한 식각 타켓(Target) 설정을 어렵게하며, 이로 인해 소자분리막의 로스(Loss)를 유발하여 결과적으로 활성 영역의 손상(Damage)를 유발할 수 있다. 또한, 폴리실리콘막의 잔류물(Residue)이 발생하여 셀 간의 브릿지(Bridge)를 유발함으로써 소자의 신뢰성을 크게 저하시킬 수 있다.These voids and seams make it difficult to set an etching target for the polysilicon layer in a subsequent gate etching process, which may cause loss of the device isolation layer and consequently damage the active region. . In addition, a residue of the polysilicon film is generated to cause a bridge between cells, thereby greatly reducing the reliability of the device.

전술한 문제를 해결하기 위해 본 발명은, 콘트롤 게이트를 형성하기 위한 도전막 증착 공정 시 셀 간의 간격이 좁아 발생하는 보이드(Void) 및 심(Seam) 현상을 억제할 수 있는 비휘발성 메모리 소자의 제조 방법을 제공하는데 목적이 있다.In order to solve the above problems, the present invention provides a nonvolatile memory device capable of suppressing voids and seams caused by a narrow gap between cells in a conductive film deposition process for forming a control gate. The purpose is to provide a method.

전술한 목적을 달성하기 위해 본 발명은, 활성 영역에는 제1 절연막 및 제1 도전막이 형성되고, 소자분리 영역에는 소자분리막이 형성된 반도체 기판이 제공되는 단계; 상기 제1 도전막 및 상기 소자분리막을 포함하는 상기 반도체 기판상에 유전체막을 형성하는 단계; 상기 제1 도전막 사이가 채워지도록 상기 유전체막 상에 상기 제1 도전막 간의 사이 간격보다 작은 그레인 사이즈를 갖는 제2 도전막을 형성하는 단계; 및 상기 제2 도전막을 포함하는 상기 반도체 기판상에 제3 도전막을 형성하는 단계를 포함한다.According to an aspect of the present invention, there is provided a semiconductor substrate including a first insulating film and a first conductive film formed in an active region, and a device isolation film formed in an isolation region; Forming a dielectric film on the semiconductor substrate including the first conductive film and the device isolation film; Forming a second conductive film having a grain size smaller than an interval between the first conductive films on the dielectric film so as to fill between the first conductive films; And forming a third conductive film on the semiconductor substrate including the second conductive film.

본 발명에서, 상기 제2 도전막은 도핑되지않은 폴리실리콘막으로 형성된다.In the present invention, the second conductive film is formed of an undoped polysilicon film.

본 발명에서, 상기 제2 도전막은 싱글 타입 장치에서 LP-CVD 방식으로 형성된다.In the present invention, the second conductive film is formed by LP-CVD in a single type device.

본 발명에서, 상기 제2 도전막은 650 내지 750℃ 온도에서 형성된다.In the present invention, the second conductive film is formed at a temperature of 650 to 750 ℃.

본 발명에서, 상기 제2 도전막은 SiH4 + N2O 가스를 이용하여 1 내지 500 Torr의 압력 조건에서 형성된다.In the present invention, the second conductive film is SiH 4 + N 2 O It is formed under a pressure condition of 1 to 500 Torr using gas.

본 발명에서, 상기 도핑되지않은 폴리실리콘막으로 형성된 상기 제2 도전막에 PH3를 인시튜로 진행하여 도핑한다.In the present invention, the second conductive film formed of the undoped polysilicon film is doped by advancing PH 3 in situ.

본 발명에서, 상기 제2 및 제3 도전막은 인시튜(In-situ) 또는 익스시튜(Ex-situ)로 진행된다.In the present invention, the second and third conductive layers are in-situ or ex-situ.

본 발명에서, 상기 제3 도전막은 도핑된 폴리실리콘막으로 형성된다.In the present invention, the third conductive film is formed of a doped polysilicon film.

본 발명에서, 상기 제3 도전막은 LP-CVD 방식으로 형성된다.In the present invention, the third conductive film is formed by LP-CVD.

본 발명에서, 상기 제3 도전막은 SiH4 또는 Si2H6 + PH3 가스를 이용하여 형성된다.In the present invention, the third conductive film is SiH 4 Or Si 2 H 6 + Formed using PH 3 gas.

본 발명에서, 상기 제3 도전막은 510 내지 550℃ 온도 및 0.1 내지 3 Torr의 압력 조건에서 형성된다.In the present invention, the third conductive film is formed at a temperature of 510 to 550 ° C. and a pressure of 0.1 to 3 Torr.

본 발명에서, 상기 제3 도전막을 형성하는 단계 이전에, 상기 제2 도전막 상부의 자연 산화막을 제거하기 위한 세정 공정을 실시하는 단계를 더 포함한다.In the present invention, before the forming of the third conductive film, the method may further include performing a cleaning process for removing the native oxide film on the second conductive film.

본 발명에서, 상기 세정 공정은 DHF(50:1) + SC-1(NH4OH/H2O2/H2O)를 이용하여 실시한다.In the present invention, the cleaning process is carried out using DHF (50: 1) + SC-1 (NH 4 OH / H 2 O 2 / H 2 O).

본 발명에 따르면, 비휘발성 메모리 소자의 콘트롤 게이트 형성 시 도전막을 여러 번 나누어 형성하는 데 예를 들어, 본 발명에서는 두 번에 나누어서 폴리실리콘막을 증착한다. 먼저, 플로팅 게이트 셀 간의 사이를 채우도록 폴리실리콘막을 형성하고, 이어서 완전한 콘트롤 게이트를 형성하기 위한 폴리실리콘막을 형성한 다. 특히, 플로팅 게이트 셀 간의 사이를 채우도록 형성되는 폴리실리콘막은 플로팅 게이트 셀 간의 사이 간격보다 작고 조밀한 크기의 그레인 사이즈를 갖도록 형성함으로써 폴리실리콘막의 그레인 사이즈가 플로팅 게이트 셀 간의 사이 간격보다 큰 경우 발생할 수 있는 보이드 및 심 현상을 억제할 수 있다. According to the present invention, the conductive film is divided into several times when the control gate is formed in the nonvolatile memory device. For example, in the present invention, the polysilicon film is deposited in two portions. First, a polysilicon film is formed to fill gaps between the floating gate cells, and then a polysilicon film for forming a complete control gate is formed. In particular, the polysilicon film formed to fill the gaps between the floating gate cells may be formed when the grain size of the polysilicon film is larger than the gap between the floating gate cells by forming the grain size smaller than the gap between the floating gate cells and having a dense size. It can suppress voids and seams.

이로써, 후속의 게이트 식각 공정 시 각각의 막에 대한 식각 타켓(Target) 설정이 용이할 수 있으며, 이로 인해 소자분리막의 로스(Loss) 및 활성 영역의 손상(Damage) 문제를 방지할 수 있다. 따라서, 공정의 신뢰성이 크게 향상된 안정적인 소자를 구현할 수 있다.As a result, an etching target for each film may be easily set in a subsequent gate etching process, thereby preventing a loss of the device isolation layer and a damage of the active region. Therefore, it is possible to implement a stable device with greatly improved process reliability.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 자세히 설명한다.Hereinafter, a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.Descriptions of technical contents that are well known in the art to which the present invention pertains and are not directly related to the present invention will be omitted. This is to more clearly communicate without obscure the subject matter of the present invention by omitting unnecessary description.

도 1a 내지 도 1c는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.1A to 1C are sequential cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.

도 1a를 참조하면, 활성 영역(A)에는 제1 절연막(112) 및 제1 도전막(114)이 형성되고, 소자분리 영역(F)에는 소자분리막(116)이 형성된 반도체 기판(110)이 제공된다. 이때, 제1 절연막(112)은 터널 절연막 또는 게이트 절연막일 수 있다. 또한, 제1 도전막은 도핑된 폴리실리콘막 또는 도핑되지 않은 폴리실리콘막/도핑된 폴리실리콘막의 구조로 형성될 수 있으며, 플로팅 게이트로 사용된다.Referring to FIG. 1A, the semiconductor substrate 110 having the first insulating layer 112 and the first conductive layer 114 formed in the active region A, and the device isolation layer 116 formed in the device isolation region F is formed. Is provided. In this case, the first insulating layer 112 may be a tunnel insulating layer or a gate insulating layer. In addition, the first conductive film may be formed in a structure of a doped polysilicon film or an undoped polysilicon film / doped polysilicon film, and used as a floating gate.

이러한 반도체 기판(110)이 제공된 상태에서, 제1 도전막(114) 및 소자분리막(116)을 포함하는 반도체 기판(110)상에 유전체막(118)을 형성한다. 유전체막(118)은 산화막/질화막/산화막의 적층구조로 형성될 수 있다.In the state where the semiconductor substrate 110 is provided, the dielectric film 118 is formed on the semiconductor substrate 110 including the first conductive film 114 and the device isolation film 116. The dielectric film 118 may be formed in a stacked structure of an oxide film / nitride film / oxide film.

도 1b를 참조하면, 제1 도전막(114) 사이가 채워지도록 유전체막(118) 상에 제2 도전막(120)을 형성하며, 특히 제2 도전막(120)은 제1 도전막(114) 간의 사이 간격보다 작은 그레인 사이즈(Grain Size)를 갖도록 형성한다. 제2 도전막(120)은 콘트롤 게이트로 사용되며, 특히, 제2 도전막(120)이 제1 도전막(114) 간의 사이 간격보다 작은 그레인 사이즈를 갖도록 형성하기 위한 방법을 예를 들어 설명하면 구체적으로 다음과 같다.Referring to FIG. 1B, a second conductive film 120 is formed on the dielectric film 118 so as to fill the space between the first conductive film 114. In particular, the second conductive film 120 may include the first conductive film 114. It is formed to have a grain size (Grain Size) less than the interval between. The second conductive film 120 is used as a control gate, and in particular, a method for forming the second conductive film 120 to have a grain size smaller than an interval between the first conductive films 114 will be described by way of example. Specifically, it is as follows.

제2 도전막(120)은 싱글 타입 장치에서 LP-CVD 방식을 적용하여 도핑되지않은 폴리실리콘막으로 형성된다. 구체적으로, SiH4 + N2O 가스를 이용하여 650 내지 750℃ 온도 및 1 내지 500 Torr의 압력 조건에서 형성되는 것이 바람직하다. 즉, N2O 가스가 분해되면서 산소 이온이 발생하고 이러한 산소 이온은 SiO2의 형태로 폴리실리콘막의 그레인이 성장하는 것을 억제하여 제2 도전막(120)의 그레인 사이즈를 작게할 수 있다. 이때, 참고로 폴리실리콘막의 그레인이 성장하는 것을 억제시키는 SiO2를 형성하기 위하여 N2O 가스 대신 처음부터 O2 가스를 주입하는 경우에는 폴리실리콘막이 형성되는 것이 아니고 오히려 바로 SiO2가 형성되어 SiO2의 비율이 과다하게 많아짐으로써 폴리실리콘막이라고 할 수 없는 물질이 구현될 수 있다.The second conductive film 120 is formed of an undoped polysilicon film by applying the LP-CVD method in a single type device. Specifically, the SiH 4 + N 2 O gas is preferably formed at a temperature of 650 to 750 ℃ and a pressure of 1 to 500 Torr. That is, oxygen ions are generated as the N 2 O gas is decomposed, and the oxygen ions suppress the growth of the grains of the polysilicon film in the form of SiO 2 to reduce the grain size of the second conductive film 120. In this case, when the O 2 gas is injected from the beginning instead of the N 2 O gas to form SiO 2 to suppress the growth of the grains of the polysilicon film, the polysilicon film is not formed, but rather, SiO 2 is formed to form SiO 2. By excessively increasing the ratio of 2 , a material that cannot be called a polysilicon film can be realized.

이어서, 도핑되지않은 폴리실리콘막으로 형성된 제2 도전막(120)에 예를 들어, N형 불순물 PH3를 인시튜(In-situ)로 진행하여 도핑한다. 그리하여, 제2 도전막(120)을 도핑된 폴리실리콘막으로 형성한다. 이로써, 콘트롤 게이트로 사용되는 제2 도전막(120)의 그레인(Grain) 사이즈가 셀과 셀 즉, 제1 도전막(114) 간의 사이 간격보다 작고 조밀하게 형성됨으로써 제2 도전막(120)의 증착 공정 시 보이드(Void) 및 심(Seam)이 유발되는 문제를 해소할 수 있다.Subsequently, the second conductive film 120 formed of the undoped polysilicon film is doped with, for example, an N-type impurity PH 3 in-situ. Thus, the second conductive film 120 is formed of a doped polysilicon film. As a result, the grain size of the second conductive layer 120 used as the control gate is formed to be smaller and denser than the gap between the cell and the cell, that is, the first conductive layer 114. Voids and seams can be eliminated during the deposition process.

이어서, 제2 도전막(120)을 형성하는 단계 후에, 제2 도전막(120) 상부의 자연 산화막(미도시)을 제거하기 위한 세정 공정을 실시한다. 세정 공정은 DHF(50:1) + SC-1(NH4OH/H2O2/H2O)를 이용하여 실시할 수 있다.Subsequently, after the forming of the second conductive film 120, a cleaning process for removing a natural oxide film (not shown) on the second conductive film 120 is performed. The washing process can be performed using DHF (50: 1) + SC-1 (NH 4 OH / H 2 O 2 / H 2 O).

도 1c를 참조하면, 상기와 같이 자연 산화막(미도시)이 제거된 제2 도전막(120)을 포함한 반도체 기판(110)상에 제3 도전막(122)을 형성한다. 이때, 제3 도전막(122)은 제2 도전막(120)을 형성한 후에 인시튜(In-situ)로 진행하여도 되고, 익스시튜(Ex-situ)로 진행하여도 무방하다. 제3 도전막(122)은 콘트롤 게이트로 사용되며, 통상의 콘트롤 게이트를 형성하기 위한 공정을 적용하는 구체적으로 제3 도전막(122)을 형성하는 방법을 예를 들어 설명하면 다음과 같다. Referring to FIG. 1C, a third conductive layer 122 is formed on the semiconductor substrate 110 including the second conductive layer 120 from which the natural oxide layer (not shown) is removed as described above. In this case, the third conductive film 122 may proceed in-situ after the second conductive film 120 is formed, or may proceed to Ex-situ. The third conductive layer 122 is used as a control gate, and a method of forming the third conductive layer 122 in detail by applying a process for forming a conventional control gate will be described below.

제3 도전막(122)은 LP-CVD 방식을 이용하여 도핑된 폴리실리콘막으로 형성된다. 또한, SiH4 또는 Si2H6 + PH3 가스를 이용하여 510 내지 550℃ 온도 및 0.1 내지 3 Torr의 낮은 압력 조건에서 형성될 수 있다.The third conductive film 122 is formed of a doped polysilicon film using the LP-CVD method. In addition, SiH 4 Or Si 2 H 6 It may be formed at a temperature of 510 to 550 ° C. and a low pressure of 0.1 to 3 Torr using + PH 3 gas.

이후, 도면에 도시하지는 않았지만, 제3 도전막(122) 상에 금속막 예를 들어, 텅스텐막 또는 텅스텐실리사이드막을 포함하는 금속막 및 하드마스크막 등의 다층막을 더 형성할 수 있다. Subsequently, although not shown in the drawing, a multi-layered film such as a metal film including a tungsten film or a tungsten silicide film and a hard mask film may be further formed on the third conductive film 122.

즉, 본 발명에 따르면, 비휘발성 메모리 소자의 콘트롤 게이트 형성 시 도전막을 여러 번 나누어 형성하는 데 예를 들어, 본 발명에서는 두 번에 나누어서 폴리실리콘막을 증착한다. 먼저, 플로팅 게이트 셀 간의 사이를 채우도록 폴리실리콘막을 형성하고, 이어서 완전한 콘트롤 게이트를 형성하기 위한 폴리실리콘막을 형성한다. 특히, 플로팅 게이트 셀 간의 사이를 채우도록 형성되는 폴리실리콘막은 플로팅 게이트 셀 간의 사이 간격보다 작고 조밀한 크기의 그레인 사이즈를 갖도록 형성함으로써 폴리실리콘막의 그레인 사이즈가 플로팅 게이트 셀 간의 사이 간격보다 큰 경우 발생할 수 있는 보이드 및 심 현상을 억제할 수 있다. That is, according to the present invention, the conductive film is formed by dividing the conductive film several times when forming the control gate of the nonvolatile memory device. For example, the polysilicon film is deposited by dividing the conductive film in two times. First, a polysilicon film is formed to fill gaps between the floating gate cells, and then a polysilicon film for forming a complete control gate is formed. In particular, the polysilicon film formed to fill the gaps between the floating gate cells may be formed when the grain size of the polysilicon film is larger than the gap between the floating gate cells by forming the grain size smaller than the gap between the floating gate cells and having a dense size. It can suppress voids and seams.

이로써, 후속의 게이트 식각 공정 시 각각의 막에 대한 식각 타켓(Target) 설정이 용이할 수 있으며, 이로 인해 소자분리막의 로스(Loss) 및 활성 영역의 손상(Damage) 문제를 방지할 수 있다. 따라서, 공정의 신뢰성이 크게 향상될 수 있다.As a result, an etching target for each film may be easily set in a subsequent gate etching process, thereby preventing a loss of the device isolation layer and a damage of the active region. Therefore, the reliability of the process can be greatly improved.

지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거 나 수정할 수 있다.Although specific embodiments of the present invention have been described with reference to the drawings, this is intended to be easily understood by those skilled in the art and is not intended to limit the technical scope of the present invention. Therefore, the technical scope of the present invention is determined by the matters described in the claims, and the embodiments described with reference to the drawings may be modified or modified as much as possible within the technical spirit and scope of the present invention.

도 1a 내지 도 1c는 본 발명의 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.1A to 1C are sequential cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to an embodiment of the present invention.

110 : 반도체 기판 112 : 제1 절연막110 semiconductor substrate 112 first insulating film

114 : 제1 도전막 116 : 소자분리막114: first conductive film 116: device isolation film

118 : 유전체막 120 : 제2 도전막118 dielectric film 120 second conductive film

122 : 제3 도전막 A : 활성 영역122: third conductive film A: active region

F : 소자분리 영역F: device isolation area

Claims (13)

활성 영역에는 제1 절연막 및 플로팅 게이트용 도전막이 형성되고, 소자분리 영역에는 소자분리막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a first insulating film and a conductive film for a floating gate formed in the active region, and a device isolation film formed in the device isolation region; 상기 플로팅 게이트용 도전막 및 상기 소자분리막을 포함하는 상기 반도체 기판상에 유전체막을 형성하는 단계;Forming a dielectric film on the semiconductor substrate including the floating gate conductive film and the device isolation film; 이웃한 상기 플로팅 게이트용 도전막들 간의 갭 영역을 매립하도록 상기 유전체막 상에 상기 갭 영역의 폭 보다 작은 그레인 사이즈를 갖는 콘트롤 게이트용 제1 도전막을 형성하는 단계; 및Forming a first conductive film for the control gate having a grain size smaller than the width of the gap region on the dielectric film so as to fill a gap region between adjacent floating gate conductive films; And 상기 콘트롤 게이트용 제1 도전막을 포함하는 상기 반도체 기판상에 콘트롤 게이트용 제2 도전막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법. And forming a second conductive film for a control gate on the semiconductor substrate including the first conductive film for the control gate. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 제1 도전막은 도핑되지않은 폴리실리콘막으로 형성되는 비휘발성 메모리 소자의 제조 방법.And the first conductive film for the control gate is formed of an undoped polysilicon film. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 제1 도전막은 싱글 타입 장치에서 LP-CVD 방식으로 형성되는 비휘발성 메모리 소자의 제조 방법.The control gate first conductive film is a non-volatile memory device manufacturing method of the LP-CVD method in a single type device. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 제1 도전막은 650 내지 750℃ 온도에서 형성되는 비휘발성 메모리 소자의 제조 방법.The control gate first conductive film is formed at a temperature of 650 to 750 ℃ manufacturing method of a nonvolatile memory device. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 제1 도전막은 SiH4 + N2O가스를 이용하여 1 내지 500 Torr의 압력 조건에서 형성되는 비휘발성 메모리 소자의 제조 방법.The control gate first conductive film is formed using a SiH 4 + N 2 O gas under a pressure condition of 1 to 500 Torr. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 2 항에 있어서,The method of claim 2, 상기 콘트롤 게이트용 제1 도전막을 형성하는 단계 후에,After forming the first conductive film for the control gate, 인시튜로 상기 콘트롤 게이트용 제1 도전막에 PH3를 도핑하는 단계Doping PH 3 to the first conductive layer for the control gate in situ 를 더 포함하는 비휘발성 메모리 소자의 제조 방법.Method of manufacturing a nonvolatile memory device further comprising. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 제1 도전막 형성 단계 및 상기 콘트롤 제2 게이트용 도전막 형성 단계는 인시튜(In-situ) 또는 익스시튜(Ex-situ)로 진행되는 비휘발성 메모리 소자의 제조 방법.The method of claim 1, wherein the forming of the first conductive film for the control gate and the forming of the conductive film for the control second gate are performed in-situ or ex-situ. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 제2 도전막은 도핑된 폴리실리콘막으로 형성되는 비휘발성 메모리 소자의 제조 방법.And the second conductive layer for the control gate is formed of a doped polysilicon layer. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 제2 도전막은 LP-CVD 방식으로 형성되는 비휘발성 메모리 소자의 제조 방법.The control gate second conductive film is a non-volatile memory device manufacturing method is formed by the LP-CVD method. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 제2 도전막은 SiH4 또는 Si2H6 + PH3 가스를 이용하여 형성되는 비휘발성 메모리 소자의 제조 방법.And the second conductive film for the control gate is formed using SiH 4 or Si 2 H 6 + PH 3 gas. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 제2 도전막은 510 내지 550℃ 온도 및 0.1 내지 3 Torr의 압력 조건에서 형성되는 비휘발성 메모리 소자의 제조 방법.The control gate second conductive film is formed at a temperature of 510 to 550 ° C. and a pressure of 0.1 to 3 Torr. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제 1 항에 있어서,The method of claim 1, 상기 콘트롤 게이트용 제2 도전막을 형성하는 단계 이전에, 상기 콘트롤 게이트용 제1 도전막 상부의 자연 산화막을 제거하기 위한 세정 공정을 실시하는 단계를 더 포함하는 비휘발성 메모리 소자의 제조 방법.And before the forming of the second conductive film for the control gate, performing a cleaning process for removing a native oxide film on the first conductive film for the control gate. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제 12 항에 있어서,13. The method of claim 12, 상기 세정 공정은 DHF(50:1) + SC-1(NH4OH/H2O2/H2O)를 이용하여 실시되는 비휘발성 메모리 소자의 제조 방법.The cleaning process is a method of manufacturing a nonvolatile memory device using DHF (50: 1) + SC-1 (NH 4 OH / H 2 O 2 / H 2 O).
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