KR101071455B1 - Device for gold code generation capable of delaying sequence and operating high speed - Google Patents

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Abstract

선정된(predetermined) 시간 지연 정보가 포함된 제1 초기 값을 기초로 제1 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하고, 제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 마스킹(masking) 정보를 기초로 제2 PN 시퀀스를 생성한 후 상기 제1 PN 시퀀스 및 상기 제2 PN 시퀀스를 이용하여 골드 코드(gold code)를 생성하는 골드 코드 생성 장치가 개시된다.A first pseudo-random noise (PN) sequence is generated based on a first initial value including predetermined time delay information, and a second initial value and the predetermined time delay information are generated. Disclosed is a gold code generating apparatus for generating a gold code using a first PN sequence and a second PN sequence after generating a second PN sequence based on masking information.

PN 시퀀스, 시간 지연, 마스킹, 골드 코드 PN sequence, time delay, masking, gold code

Description

시퀀스 지연 및 고속동작이 가능한 골드 코드 생성 장치{DEVICE FOR GOLD CODE GENERATION CAPABLE OF DELAYING SEQUENCE AND OPERATING HIGH SPEED}DEVICE FOR GOLD CODE GENERATION CAPABLE OF DELAYING SEQUENCE AND OPERATING HIGH SPEED}

골드 코드(gold code) 생성 장치가 개시된다. 특히, 3GPP LTE 시스템에서 하드웨어 클럭(clock)의 낭비 없이 골드 코드를 생성할 수 있는 골드 코드 생성 장치가 개시된다.An apparatus for generating gold code is disclosed. In particular, a gold code generation apparatus capable of generating a gold code without wasting a hardware clock in a 3GPP LTE system is disclosed.

본 발명은 지식경제부 및 정보통신연구진흥원의 IT성장동력기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2008-S-002-01, 과제명: 3GPP LTE 단말모뎀 칩셋 개발].The present invention is derived from the research conducted as part of the IT growth engine technology development project of the Ministry of Knowledge Economy and the Ministry of Information and Communication Research and Development. [Task management number: 2008-S-002-01, Task name: 3GPP LTE terminal modem chipset development] .

일반적으로 골드 코드 생성 장치는 신호를 확산하기 위해 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 많이 사용한다. 이러한 PN 시퀀스는 통신 시스템에서 기지국 또는 단말을 서로 구별하는데 사용되거나 통신 시스템의 용량을 증대하기 위해 사용될 수 있다.In general, a gold code generator uses a lot of pseudo-random noise (PN) sequences to spread a signal. Such a PN sequence may be used to distinguish a base station or a terminal from each other in a communication system or to increase a capacity of a communication system.

PN 시퀀스는 그 주기가 충분히 길고, 한 주기 속에 0과 1의 개수가 비슷하게 분포되어 있는 특성을 가지고 있다.The PN sequence has a characteristic that the period is long enough, and the number of 0s and 1s is similarly distributed in one period.

또한, PN 시퀀스는 같은 부호가 연속된 숫자를 나타내는 런 길이와 관련하 여 길이가 1인 부분이 1/2, 길이가 2인 부분이 1/4, 길이가 3인 부분이 1/8 등과 같은 특성을 가지고 있다.In addition, a PN sequence may be described in terms of a run length representing a sequence of numbers with the same sign, such as 1/2 of length 1, 1/4 of length 2, 1/8 of length 3, and the like. Has characteristics.

그리고, PN 시퀀스는 한 주기 속에 각 시퀀스간 상관관계가 매우 작으며, PN 시퀀스의 본래 계열과 시프트(shift)된 계열을 모듈러(modular)-2 연산하면, 본래 계열을 시프트시킨 부호가 발생될 뿐만 아니라 적절한 재생 알고리즘에 의해 시퀀스의 재생이 가능하다.In addition, the PN sequence has a very small correlation between the sequences in one period, and when a modulo-2 operation is performed on the shifted sequence with the original sequence of the PN sequence, only the code shifted from the original sequence is generated. In addition, the sequence can be reproduced by an appropriate reproduction algorithm.

일반적으로 PN 시퀀스는 피드백(feedback) 시프트 레지스터(register)를 이용하여 생성할 수 있다.In general, the PN sequence may be generated using a feedback shift register.

최근에는 3GPP LTE 시스템이 많은 관심을 받고 있다.Recently, 3GPP LTE system has received a lot of attention.

일반적으로 3GPP LTE 시스템에서 사용되는 골드 코드 생성 장치는 길이가 31인 두 개의 PN 시퀀스 출력을 배타 논리합(XOR)하여 골드 코드 시퀀스를 생성한다.In general, a gold code generating apparatus used in a 3GPP LTE system generates a gold code sequence by exclusively ORing two PN sequence outputs having a length of 31.

따라서, 이러한 3GPP LTE 시스템에서 효율적으로 골드 코드를 생성할 수 있는 골드 코드 생성 방안에 대한 연구가 필요하다.Therefore, it is necessary to study a gold code generation method that can efficiently generate a gold code in such a 3GPP LTE system.

시간 지연 정보가 포함된 초기 값 또는 마스킹(masking) 기법을 이용하여 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하고, 복수의 PN 시퀀스를 동시에 생성할 수 있는 골드 코드 생성 장치를 개시함으로써, 하드웨어 클럭(clock)의 낭비 없이 골드 코드를 생성할 수 있는 골드 코드 생성 장치를 제공하고자 한다.A gold code generation device capable of generating pseudo-random noise (PN) sequences using initial values or masking techniques including time delay information, and generating a plurality of PN sequences simultaneously The present invention provides a gold code generating apparatus capable of generating a gold code without wasting a hardware clock.

본 발명의 일실시예에 따른 골드 코드 생성 장치는 선정된(predetermined) 시간 지연 정보가 포함된 제1 초기 값을 기초로 제1 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하는 제1 시퀀스 생성부, 제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 마스킹(masking) 정보를 기초로 제2 PN 시퀀스를 생성하는 제2 시퀀스 생성부 및 상기 제1 PN 시퀀스 및 상기 제2 PN 시퀀스를 이용하여 골드 코드(gold code)를 생성하는 코드 생성부를 포함한다.The gold code generation apparatus according to an embodiment of the present invention generates a first pseudo-random noise (PN) sequence based on a first initial value including predetermined time delay information. A second sequence generator for generating a second PN sequence based on masking information including a first sequence generator, a second initial value, and the predetermined time delay information; and the first PN sequence and the second sequence generator; And a code generator that generates a gold code using the PN sequence.

또한, 본 발명의 또 다른 일실시예에 따른 골드 코드 생성 장치는 제1 초기 값 및 선정된(predetermined) 시간 지연 정보가 포함된 제1 마스킹(masking) 정보를 기초로 제1 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하는 제1 시퀀스 생성부, 제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 제2 마스킹 정보를 기초로 제2 PN 시퀀스를 생성하는 제2 시퀀스 생성부 및 상기 제1 PN 시퀀스 및 상기 제2 PN 시퀀스를 이용하여 골드 코드(gold code)를 생성하는 코드 생성부를 포함한다.In addition, the gold code generating apparatus according to another embodiment of the present invention is based on the first pseudo-noise based on the first masking information including the first initial value and the predetermined time delay information. random noise: a first sequence generation unit for generating a PN sequence, a second sequence generation for generating a second PN sequence based on second masking information including a second initial value and the predetermined time delay information And a code generation unit generating a gold code using the first PN sequence and the second PN sequence.

시간 지연 정보가 포함된 초기 값 또는 마스킹(masking) 기법을 이용하여 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하고, 복수의 PN 시퀀스를 동시에 생성할 수 있는 골드 코드 생성 장치를 제공함으로써, 하드웨어 클럭(clock)의 낭비 없이 골드 코드를 생성할 수 있다.A gold code generation device capable of generating pseudo-random noise (PN) sequences using initial values or masking techniques including time delay information, and generating a plurality of PN sequences simultaneously By providing it, gold codes can be generated without wasting hardware clocks.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 1은 일반적인 골드 코드 생성 장치의 일례를 도시한 도면이다. 1 is a diagram illustrating an example of a general gold code generating apparatus.

도 1을 참조하면, 제1 초기 레지스터(register)(110), 제1 시프트(shift) 레지스터(120), 제2 초기 레지스터(130) 및 제2 시프트 레지스터(140)가 도시되어 있다.Referring to FIG. 1, a first initial register 110, a first shift register 120, a second initial register 130, and a second shift register 140 are shown.

일반적으로 통신 시스템에서는 스크램블링(scrambling)을 위해 골드 코드(gold code)를 많이 사용한다.In general, a communication system uses a lot of gold code (scrambling) for scrambling.

그리고, 일반적인 골드 코드 생성 장치는 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 이용하여 골드 코드를 생성할 수 있다.In addition, a general gold code generating apparatus may generate a gold code using a pseudo-random noise (PN) sequence.

도 1에는 31인 두 개의 PN 시퀀스 출력을 배타 논리합(XOR)하여 골드 코드를 생성할 수 있는 골드 코드 생성 장치의 일례가 도시되어 있다.FIG. 1 illustrates an example of a gold code generating apparatus capable of generating a gold code by exclusive OR of two PN sequence outputs of 31. Referring to FIG.

제1 초기 레지스터(110)에는 제1 시프트 레지스터(120)에 대한 제1 초기 값 이 저장되어 있고, 제2 초기 레지스터(130)에는 제2 시프트 레지스터(140)에 대한 제2 초기 값이 저장되어 있다.The first initial value for the first shift register 120 is stored in the first initial register 110, and the second initial value for the second shift register 140 is stored in the second initial register 130. have.

여기서, 제1 시프트 레지스터(120)에 대한 상기 제1 초기 값은 고정될 수 있고, 제2 시프트 레지스터(140)에 대한 상기 제2 초기 값은 일정한 주기로 변경될 수 있다. Here, the first initial value for the first shift register 120 may be fixed, and the second initial value for the second shift register 140 may be changed at regular intervals.

제1 시프트 레지스터(120)는 상기 제1 초기 값을 오른쪽으로 시프트시키고, 도 1에 도시된 바와 같이, D27과 D30에 저장된 값을 XOR 연산(150)하여 D0에 피드백(feedback)함으로써, 제1 PN 시퀀스를 생성할 수 있다.The first shift register 120 shifts the first initial value to the right and feeds back to D0 by performing an XOR operation 150 on the values stored in D27 and D30 as shown in FIG. 1. PN sequences can be generated.

그리고, 제2 시프트 레지스터(140)는 상기 제2 초기 값을 오른쪽으로 시프트시키고, D27, D28, D29 및 D30에 저장된 값을 XOR 연산(160)하여 D0에 피드백함으로써, 제2 PN 시퀀스를 생성할 수 있다.The second shift register 140 shifts the second initial value to the right, and generates a second PN sequence by feeding back the value stored in D27, D28, D29, and D30 to D0 by performing an XOR operation 160. Can be.

그리고 나서, 골드 코드 생성 장치는 상기 제1 PN 시퀀스와 상기 제2 PN 시퀀스를 XOR 연산(170)함으로써, 골드 코드를 생성할 수 있다.Then, the gold code generator may generate a gold code by performing an XOR operation 170 on the first PN sequence and the second PN sequence.

현재, 3GPP LTE 규격에서는 스크램블링 코드 출력이 1600만큼 시간 지연되어 출력된 시퀀스를 사용하고 있다.Currently, the 3GPP LTE standard uses a sequence in which the scrambling code output is delayed by 1600.

따라서, 3GPP LTE 규격에 맞추어 하드웨어를 구성하면, 1600 클럭(clock) 시간 이후 골드 코드를 획득할 수 있으므로, 1600 클럭 만큼 시간이 낭비될 수 있다.Therefore, if the hardware is configured in accordance with the 3GPP LTE standard, since the gold code can be obtained after 1600 clock time, time as much as 1600 clock can be wasted.

또한, 일반적인 골드 코드 생성 장치는 골드 코드 시퀀스를 직렬로 순차적으로 생성하기 때문에, 다수의 골드 코드 시퀀스가 동시에 필요할 경우, 더 빠른 연산이 요구될 수 있다.In addition, since a general gold code generating apparatus sequentially generates a gold code sequence in series, when a plurality of gold code sequences are needed at the same time, a faster operation may be required.

따라서, 본 발명의 일실시예에 따른 골드 코드 생성 장치는 초기 값에 선정된 시간 지연 정보를 포함시키거나 마스킹(masking) 기법을 사용함으로써, 하드웨어 클럭의 낭비 없이, 원하는 골드 코드를 생성할 수 있다.Accordingly, the gold code generating apparatus according to an embodiment of the present invention may generate a desired gold code without including a hardware clock by including time delay information selected at an initial value or using a masking technique. .

또한, 본 발명의 일실시예에 따른 골드 코드 생성 장치는 시프트 레지스터가 한 클럭에 복수의 PN 시퀀스를 동시에 출력할 수 있도록 함으로써, 복수의 골드 코드를 생성하기 위한 클럭 시간을 줄일 수 있다.In addition, the gold code generating apparatus according to an embodiment of the present invention can reduce the clock time for generating a plurality of gold codes by allowing the shift register to simultaneously output a plurality of PN sequences to one clock.

따라서, 이하에서는 도 2 내지 도 7을 참조하여 본 발명의 일실시예에 따른 골드 코드 생성 장치를 상세히 설명하기로 한다. Therefore, hereinafter, a gold code generating apparatus according to an embodiment of the present invention will be described in detail with reference to FIGS. 2 to 7.

도 2는 본 발명의 일실시예에 따른 골드 코드 생성 장치의 구조를 도시한 도면이다.2 is a diagram illustrating the structure of an apparatus for generating a gold code according to an embodiment of the present invention.

도 2를 참조하면, 골드 코드 생성 장치(210)가 도시되어 있다.Referring to FIG. 2, a gold code generation device 210 is shown.

골드 코드 생성 장치(210)는 제1 시퀀스 생성부(220), 제2 시퀀스 생성부(230) 및 코드 생성부(240)를 포함할 수 있다.The gold code generator 210 may include a first sequence generator 220, a second sequence generator 230, and a code generator 240.

제1 시퀀스 생성부(220)는 선정된 시간 지연 정보가 포함된 제1 초기 값을 기초로 제1 PN 시퀀스를 생성한다.The first sequence generator 220 generates a first PN sequence based on the first initial value including the predetermined time delay information.

본 발명의 일실시예에 따르면, 제1 시퀀스 생성부(220)는 제1 초기 레지스터(221) 및 제1 시프트 레지스터(222)를 포함할 수 있다.According to an embodiment of the present invention, the first sequence generator 220 may include a first initial register 221 and a first shift register 222.

제1 초기 레지스터(221)에는 제1 시프트 레지스터(222)에 대한 상기 제1 초기 값이 저장된다.The first initial value for the first shift register 222 is stored in the first initial register 221.

제1 시프트 레지스터(222)는 상기 제1 초기 값을 기초로 상기 제1 PN 시퀀 스를 출력한다.The first shift register 222 outputs the first PN sequence based on the first initial value.

본 발명의 일실시예에 따르면, 제1 시프트 레지스터(222)에 대한 상기 제1 초기 값은 고정된 값이 될 수 있다. According to an embodiment of the present invention, the first initial value for the first shift register 222 may be a fixed value.

예컨대, 상기 제1 초기 값은 <1, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0>으로 제1 초기 레지스터(221)에 고정된 값으로 저장될 수 있다.For example, the first initial value is <1, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0 , 0, 0, 0, 0, 0, 0, 0, 0, 0, 0> may be stored as a fixed value in the first initial register 221.

따라서, 본 발명의 일실시예에 따른 골드 코드 생성 장치(210)는 제1 시프트 레지스터(222)를 통해 소정의 시간 지연된 제1 PN 시퀀스를 출력하기 위해, 기존의 제1 초기 값 대신, 선정된 시간 지연 정보가 포함된 제1 초기 값을 이용하여 제1 PN 시퀀스를 출력함으로써, 클럭 시간의 낭비 없이, 소정의 시간 지연된 제1 PN 시퀀스를 획득할 수 있다.Therefore, the gold code generation device 210 according to an embodiment of the present invention selects a predetermined time delayed first PN sequence through the first shift register 222, instead of the existing first initial value. By outputting the first PN sequence using the first initial value including the time delay information, a predetermined time delayed first PN sequence may be obtained without wasting clock time.

예컨대, 클럭 시간의 낭비 없이 NC만큼 시간 지연된 제1 PN 시퀀스를 획득하기 위해, 사용자는 NC 시간 후의 시퀀스 출력 31개를 상기 제1 초기 값으로 선정하여 기존의 초기 값 대신, 제1 초기 레지스터(221)에 저장할 수 있다.For example, in order to obtain a first PN sequence time-delayed by N C without wasting clock time, the user selects 31 sequence outputs after N C time as the first initial value and replaces the first initial value with a first initial register. 221 can be stored.

제2 시퀀스 생성부(230)는 제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 마스킹 정보를 기초로 제2 PN 시퀀스를 생성한다.The second sequence generator 230 generates a second PN sequence based on masking information including a second initial value and the predetermined time delay information.

본 발명의 일실시예에 따르면, 제2 시퀀스 생성부(230)는 마스크(mask) 레지스터(231), 제2 초기 레지스터(232), 제2 시프트 레지스터(233) 및 연산부(234)를 포함할 수 있다.According to an embodiment of the present invention, the second sequence generator 230 may include a mask register 231, a second initial register 232, a second shift register 233, and an operation unit 234. Can be.

마스크 레지스터(231)에는 상기 마스킹 정보가 포함된 비트(bit)열이 저장된다.The mask register 231 stores a bit string including the masking information.

제2 초기 레지스터(232)에는 상기 제2 초기 값이 저장된다.The second initial value is stored in the second initial register 232.

제2 시프트 레지스터(233)는 상기 제2 초기 값을 기초로 제3 PN 시퀀스를 출력한다.The second shift register 233 outputs a third PN sequence based on the second initial value.

연산부(234)는 상기 마스킹 정보가 포함된 비트열과 상기 제3 PN 시퀀스를 논리 연산하여 상기 제2 PN 시퀀스를 생성한다.The calculator 234 generates the second PN sequence by performing a logical operation on the bit string including the masking information and the third PN sequence.

본 발명의 일실시예에 따르면, 제2 시프트 레지스터(233)에 대한 상기 제2 초기 값은 상기 제1 초기 값과는 달리, 기지국 ID, 단말 ID 또는 전송슬롯 번호 등에 따라 변할 수 있다. According to an embodiment of the present invention, unlike the first initial value, the second initial value for the second shift register 233 may vary according to a base station ID, a terminal ID, or a transmission slot number.

따라서, 제2 시퀀스 생성부(230)는 소정의 시간 지연된 제2 PN 시퀀스를 생성하기 위해, 마스킹 기법을 이용할 수 있다.Accordingly, the second sequence generator 230 may use a masking technique to generate a second time delayed PN sequence.

마스킹 기법은 PN 시퀀스의 특성을 이용하여 미리 시간 지연된 값을 얻을 수 있는 기법으로 각 시프트 레지스터의 출력을 마스크 레지스터의 값과 각각 논리 곱(AND) 연산을 한 후 이에 대한 연산 결과들을 모두 XOR 연산함으로써 소정의 시간 지연된 PN 시퀀스를 생성하는 기법을 의미한다.The masking technique is a technique that obtains a time delayed value in advance by using the characteristics of the PN sequence. By performing an AND operation on the output of each shift register with the value of the mask register, XOR operations are performed on all the results of the operation. It refers to a technique for generating a predetermined time delayed PN sequence.

따라서, NC만큼 시간 지연된 제2 PN 시퀀스를 생성하기 위해, 마스크 레지스터(231)에는 시퀀스 지연 값 NC에 대응하는 마스킹 정보가 포함된 비트열이 저장될 수 있다.Thus, N C by a time delay to the second to generate a PN sequence, the mask register 231 may be a bit string that contains the masking information corresponding to a sequence delay value N C storage.

이때, 마스크 레지스터(231)에 저장된 값은 제2 시프트 레지스터(233)의 PN 시퀀스 생성 다항식에 따라 달라질 수 있다.In this case, the value stored in the mask register 231 may vary according to the PN sequence generation polynomial of the second shift register 233.

예컨대, 제2 시프트 레지스터(233)의 PN 시퀀스 생성 다항식이 x31+x3+1인 경우, 1600 샘플의 시퀀스 지연된 마스크 레지스터의 값은 <0, 0, 0, 0, 0, 1, 0, 0, 0, 0, 1, 1, 0, 1, 0, 0, 0, 0, 1, 0, 0, 1, 0, 0, 1, 1, 1, 1, 0, 1, 0>이 될 수 있고, 제2 시프트 레지스터(233)의 PN 시퀀스 생성 다항식이 x31+x3+x2+x+1인 경우, 1600 샘플의 시퀀스 지연된 마스크 레지스터의 값은 <0, 0, 0, 0, 0, 0, 0, 1, 0, 0, 1, 1, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 0, 1, 1, 1, 0>이 될 수 있다.For example, when the PN sequence generation polynomial of the second shift register 233 is x 31 + x 3 +1, the value of the 1600 delayed sequence delayed mask register is <0, 0, 0, 0, 0, 1, 0, 0, 0, 0, 1, 1, 0, 1, 0, 0, 0, 0, 1, 0, 0, 1, 0, 0, 1, 1, 1, 1, 0, 1, 0> If the PN sequence generation polynomial of the second shift register 233 is x 31 + x 3 + x 2 + x + 1, the value of the 1600 delayed sequence delayed mask register is <0, 0, 0, 0, 0, 0, 0, 1, 0, 0, 1, 1, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 1, 0, 0, 0, 0, 1, 1, 1, 0>.

전술한 바와 같이, 마스크 레지스터(231)에 마스킹 정보가 포함된 비트열이 저장되었으면, 제2 시프트 레지스터(233)는 제2 초기 레지스터(232)에 저장된 제2 초기 값을 기초로 제3 PN 시퀀스를 출력한다.As described above, if a bit string including masking information is stored in the mask register 231, the second shift register 233 may perform a third PN sequence based on the second initial value stored in the second initial register 232. Outputs

그리고 나서, 연산부(234)는 상기 마스킹 정보가 포함된 비트열과 상기 제3 PN 시퀀스를 논리 연산하여 상기 제2 PN 시퀀스를 생성한다.Then, the operation unit 234 logically operates the bit string including the masking information and the third PN sequence to generate the second PN sequence.

본 발명의 일실시예에 따르면, 연산부(234)는 제2 시프트 레지스터(233)를 구성하는 각각의 레지스터에 저장된 값과 상기 마스킹 정보가 포함된 비트열을 각각 AND 연산한 후에 이에 대한 연산 결과를 모두 XOR 연산하여 상기 제2 PN 시퀀스를 생성할 수 있다. According to an exemplary embodiment of the present invention, the operation unit 234 performs an AND operation on a value stored in each register constituting the second shift register 233 and a bit string including the masking information, and then calculates an operation result thereof. All may be XOR to generate the second PN sequence.

코드 생성부(240)는 상기 제1 PN 시퀀스 및 상기 제2 PN 시퀀스를 이용하여 골드 코드를 생성한다.The code generator 240 generates a gold code using the first PN sequence and the second PN sequence.

본 발명의 일실시예에 따르면, 코드 생성부(240)는 상기 제1 PN 시퀀스와 상기 제2 PN 시퀀스를 XOR 연산하여 상기 골드 코드를 생성할 수 있다.According to an embodiment of the present invention, the code generator 240 may generate the gold code by performing an XOR operation on the first PN sequence and the second PN sequence.

이하에서는 도 3을 참조하여 제1 시퀀스 생성부(220) 및 제2 시퀀스 생성부(230)의 동작을 상세히 설명하기로 한다.Hereinafter, operations of the first sequence generator 220 and the second sequence generator 230 will be described in detail with reference to FIG. 3.

도 3은 본 발명의 일실시예에 따른 골드 코드 생성 장치를 도시한 도면이다.3 is a diagram illustrating a gold code generating apparatus according to an embodiment of the present invention.

도 3을 참조하면, 제1 시퀀스 생성부(220)는 제1 초기 레지스터(310) 및 제1 시프트 레지스터(320)를 포함할 수 있고, 제2 시퀀스 생성부(230)는 마스크 레지스터(330), 제2 초기 레지스터(340), 제2 시프트 레지스터(350) 및 연산부(380)를 포함할 수 있다.Referring to FIG. 3, the first sequence generator 220 may include a first initial register 310 and a first shift register 320, and the second sequence generator 230 may include a mask register 330. The second initial register 340, the second shift register 350, and the operation unit 380 may be included.

먼저, 제1 시프트 레지스터(320)는 x31+x3+1의 생성 다항식에 따라 PN 시퀀스를 출력하고, 제2 시프트 레지스터(330)는 x31+x3+x2+x+1의 생성 다항식에 따라 PN 시퀀스를 출력한다고 가정하자.First, the first shift register 320 outputs a PN sequence according to the generation polynomial of x 31 + x 3 +1, and the second shift register 330 generates x 31 + x 3 + x 2 + x + 1. Suppose we output a PN sequence according to a polynomial.

그리고, 제1 시퀀스 생성부(220)와 제2 시퀀스 생성부(230)는 NC만큼 시간 지연된 제1 PN 시퀀스 및 제2 PN 시퀀스를 생성한다고 가정하자.In addition, it is assumed that the first sequence generator 220 and the second sequence generator 230 generate a first PN sequence and a second PN sequence delayed by N C.

제1 초기 레지스터(310)에는 제1 초기 값이 저장된다.The first initial value is stored in the first initial register 310.

여기서, 상기 제1 초기 값은 기존의 초기 값이 NC 샘플만큼 시간 지연된 값을 의미한다.Here, the first initial value means a value in which the existing initial value is delayed by N C samples.

제1 시프트 레지스터(320)는 상기 제1 초기 값을 기초로 제1 PN 시퀀스를 출력한다.The first shift register 320 outputs a first PN sequence based on the first initial value.

이때, 제1 시프트 레지스터(320)는 D27에 저장된 값과 D30에 저장된 값을 XOR 연산(360)하여 D0으로 피드백한다.At this time, the first shift register 320 performs an XOR operation 360 on the value stored in D27 and the value stored in D30 to feed back to D0.

마스크 레지스터(330)에는 시간 지연 값 NC에 대응하는 마스킹 정보가 포함된 비트열이 저장된다.The mask register 330 stores a bit string including masking information corresponding to the time delay value N C.

제2 초기 레지스터(340)에는 제2 초기 값이 저장된다.The second initial value is stored in the second initial register 340.

제2 시프트 레지스터(350)는 상기 제2 초기 값을 기초로 제3 PN 시퀀스를 출력한다.The second shift register 350 outputs a third PN sequence based on the second initial value.

이때, 제2 시프트 레지스터(350)는 D27에 저장된 값, D28에 저장된 값, D29에 저장된 값 및 D30에 저장된 값을 모두 XOR 연산(370)하여 D0으로 피드백한다.At this time, the second shift register 350 performs an XOR operation 370 on the value stored in D27, the value stored in D28, the value stored in D29, and the value stored in D30 to feed back to D0.

연산부(380)는 제2 시프트 레지스터(350)를 구성하는 각 레지스터에 저장된 값과 마스크 레지스터(330)를 구성하는 각 레지스터에 저장된 값을 각각 AND 연산한 후 이에 대한 연산 결과를 모두 XOR 연산하여 제2 PN 시퀀스를 생성한다.The calculation unit 380 performs an AND operation on the values stored in each register constituting the second shift register 350 and the values stored in each register constituting the mask register 330, and then performs an XOR operation on all of the calculation results thereof. 2 Create a PN sequence.

제1 시퀀스 생성부(220)에서 제1 PN 시퀀스가 생성되고, 제2 시퀀스 생성부(230)에서 제2 PN 시퀀스가 생성되면, 코드 생성부(240)는 상기 제1 PN 시퀀스와 상기 제2 PN 시퀀스를 XOR 연산(390)하여 골드 코드를 생성한다.When the first PN sequence is generated in the first sequence generator 220 and the second PN sequence is generated in the second sequence generator 230, the code generator 240 generates the first PN sequence and the second PN sequence. XOR operation 390 on the PN sequence to generate a gold code.

이상, 도 3을 참조하여 제1 시퀀스 생성부(220) 및 제2 시퀀스 생성부(230)의 동작에 대해 상세히 설명하였다. 이하에서는 도 2를 참조하여 본 발명의 일실 시예에 따른 골드 코드 생성 장치(210)에 대해 계속 설명하기로 한다.The operation of the first sequence generator 220 and the second sequence generator 230 has been described in detail with reference to FIG. 3. Hereinafter, the gold code generating apparatus 210 according to an exemplary embodiment of the present invention will be described with reference to FIG. 2.

본 발명의 일실시예에 따르면, 제1 시프트 레지스터(222)는 선정된 횟수의 피드백을 동시에 수행하여, 제1 시프트 레지스터(222)를 구성하는 복수의 레지스터들에 저장된 값을 상기 선정된 횟수만큼 시프트된 레지스터에 저장하고, 상기 선정된 횟수와 동일한 개수의 상기 제1 PN 시퀀스를 동시에 출력할 수 있다.According to the exemplary embodiment of the present invention, the first shift register 222 simultaneously performs a predetermined number of feedbacks, so that the value stored in the plurality of registers constituting the first shift register 222 is the predetermined number of times. The first PN sequence may be stored in the shifted register and output the same number of times as the predetermined number of times.

또한 본 발명의 일실시예에 따르면, 제2 시퀀스 생성부(230)는 복수의 마스킹 정보가 포함된 복수의 비트열들이 각각 저장된 복수의 마스크 레지스터(미도시)를 더 포함할 수 있다.In addition, according to an embodiment of the present invention, the second sequence generator 230 may further include a plurality of mask registers (not shown) in which a plurality of bit strings including a plurality of masking information are stored.

여기서, 상기 복수의 마스킹 정보에는 상기 선정된 시간 지연 정보를 기초로 순차적으로 시간 지연된 복수의 시간 지연 정보가 각각 포함될 수 있다.Here, the plurality of masking information may include a plurality of time delay information sequentially delayed on the basis of the selected time delay information.

이때, 연산부(234)는 상기 마스킹 정보가 포함된 비트열 및 상기 복수의 마스킹 정보가 포함된 복수의 비트열들 각각과 상기 제3 PN 시퀀스를 논리 연산하여 복수개의 상기 제2 PN 시퀀스를 동시에 생성할 수 있다.In this case, the operation unit 234 generates a plurality of second PN sequences simultaneously by performing a logical operation on each of the bit string including the masking information and the plurality of bit strings including the plurality of masking information and the third PN sequence. can do.

이와 관련하여, 제1 시퀀스 생성부(220) 및 제2 시퀀스 생성부(230)의 동작을 도 4 및 도 5를 참조하여 상세히 설명하기로 한다.In this regard, operations of the first sequence generator 220 and the second sequence generator 230 will be described in detail with reference to FIGS. 4 and 5.

도 4는 본 발명의 일실시예에 따른 제1 시퀀스 생성부의 동작을 도시한 개념도이다.4 is a conceptual diagram illustrating an operation of a first sequence generator according to an embodiment of the present invention.

도 4를 참조하면, 제1 시프트 레지스터(410)가 도시되어 있다.Referring to FIG. 4, a first shift register 410 is shown.

먼저, 제1 시프트 레지스터(410)는 x31+x3+1의 생성 다항식에 따라 PN 시퀀 스를 출력한다고 가정하자.First, assume that the first shift register 410 outputs a PN sequence according to a generation polynomial of x 31 + x 3 +1.

일반적으로 도 1에 도시된 것과 같은 제1 시프트 레지스터는 각 레지스터들에 저장된 값을 한 클럭에 한번씩 다음 레지스터로 시프트시키고, D27에 저장된 값과 D30에 저장된 값을 XOR 연산하여 D0로 피드백하도록 되어있다. 따라서, 도 1에 도시된 제1 시프트 레지스터를 이용하면, 제1 시퀀스 생성부는 한 클럭에 제1 PN 시퀀스를 하나씩만 생성할 수 있다.In general, the first shift register as shown in FIG. 1 is configured to shift the value stored in each register to the next register once per clock, and perform an XOR operation on the value stored in D27 and the value stored in D30 to feed back to D0. . Therefore, using the first shift register illustrated in FIG. 1, the first sequence generator may generate only one first PN sequence in one clock.

하지만, 본 발명의 일실시예에 따른 제1 시프트 레지스터(410)는 선정된 횟수의 피드백을 동시에 수행하여, 제1 시프트 레지스터(410)를 구성하는 복수의 레지스터들에 저장된 값을 상기 선정된 횟수만큼 시프트된 레지스터에 저장함으로써, 상기 선정된 횟수와 동일한 개수의 제1 PN 시퀀스를 동시에 출력할 수 있다.However, the first shift register 410 according to an embodiment of the present invention simultaneously performs a predetermined number of feedbacks, so that the value stored in the plurality of registers constituting the first shift register 410 is selected. By storing in the shifted registers, it is possible to simultaneously output the same number of first PN sequences as the predetermined number of times.

이와 관련하여 제1 시프트 레지스터(410)의 동작에 대해 예를 들어 상세히 설명하기로 한다.In this regard, the operation of the first shift register 410 will be described in detail, for example.

도 4에 도시된 제1 시프트 레지스터(410)는 한 클럭에 8개의 제1 PN 시퀀스를 동시에 출력하는 예를 도시한 도면이다.The first shift register 410 illustrated in FIG. 4 illustrates an example of simultaneously outputting eight first PN sequences in one clock.

먼저, 제1 시프트 레지스터(410)는 D27과 D30에 저장된 값을 XOR 연산(420)하여 D0로 피드백하지 않고, D0에서 8만큼 미리 시프트된 D7로 피드백한다.First, the first shift register 410 does not perform an XOR operation 420 on the values stored in D27 and D30 and feeds back to D0, but feeds back to D7 shifted by 8 in D0.

그리고, 제1 시프트 레지스터(410)는 D26과 D29에 저장된 값을 XOR 연산하여 D6에 피드백하고, D25와 D28에 저장된 값을 XOR 연산하여 D5에 피드백하며, D24와 D27에 저장된 값을 XOR 연산하여 D4에 피드백하고, D23과 D26에 저장된 값을 XOR 연산하여 D3에 피드백하고, D22와 D25에 저장된 값을 XOR 연산하여 D2에 피드 백하고, D21과 D24에 저장된 값을 XOR 연산하여 D1에 피드백하고, D20과 D23에 저장된 값을 XOR 연산하여 D0에 피드백한다.The first shift register 410 performs an XOR operation on the values stored in D26 and D29 and feeds it back to D6, performs an XOR operation on the values stored in D25 and D28, feeds it back to D5, and performs an XOR operation on the values stored in D24 and D27. Feedback to D4, XOR operation of the values stored in D23 and D26 to feed back to D3, XOR operation of the values stored in D22 and D25 to feed back to D2, XOR operation of the values stored in D21 and D24 to feed back to D1 , The value stored in D20 and D23 is XORed and fed back to D0.

또한, 제1 시프트 레지스터(410)는 D0 내지 D22에 저장된 값을 D8 내지 D30에 저장한다.In addition, the first shift register 410 stores values stored in D0 to D22 in D8 to D30.

전술한 과정을 통해 제1 시프트 레지스터(410)는 시퀀스가 8만큼 오른쪽으로 시프트된 결과와 동일한 결과를 획득할 수 있다.Through the above-described process, the first shift register 410 may obtain the same result as that of the sequence shifted to the right by eight.

이때, 제1 시프트 레지스터(410)는 한 클럭에 8번의 피드백을 동시에 수행하기 때문에 한 클럭에 8개의 제1 PN 시퀀스(A0, A1, A2, A3, A4, A5, A6, A7)(430)를 동시에 출력할 수 있다.In this case, since the first shift register 410 simultaneously performs eight feedbacks on one clock, eight first PN sequences (A0, A1, A2, A3, A4, A5, A6, and A7) 430 in one clock. Can be output at the same time.

따라서, 제1 시퀀스 생성부(220)는 한 클럭 동안 복수의 제1 PN 시퀀스를 동시에 생성할 수 있으므로, 복수의 제1 PN 시퀀스를 생성하기 위한 클럭 시간을 줄일 수 있다.Accordingly, since the first sequence generator 220 may simultaneously generate a plurality of first PN sequences for one clock, the first sequence generator 220 may reduce a clock time for generating the plurality of first PN sequences.

이상, 도 4를 참조하여 본 발명의 일실시예에 따른 제1 시퀀스 생성부(220)의 동작에 대해 상세히 설명하였다. 이하에서는 도 5를 참조하여 본 발명의 일실시예에 따른 제2 시퀀스 생성부(230)의 동작에 대해 상세히 설명하기로 한다.The operation of the first sequence generator 220 according to the exemplary embodiment of the present invention has been described above in detail with reference to FIG. 4. Hereinafter, an operation of the second sequence generator 230 according to an embodiment of the present invention will be described in detail with reference to FIG. 5.

도 5는 본 발명의 일실시예에 따른 제2 시퀀스 생성부를 도시한 개념도이다.5 is a conceptual diagram illustrating a second sequence generator according to an embodiment of the present invention.

도 5를 참조하면, 제2 초기 레지스터(510), 제2 시프트 레지스터(520) 및 연산부(540)가 도시되어 있다.Referring to FIG. 5, a second initial register 510, a second shift register 520, and an operation unit 540 are shown.

제2 시퀀스 생성부(230)는 제2 PN 시퀀스를 한 클럭에 동시에 생성하기 위 해, 마스크 레지스터(M0)(231)이외에 복수의 마스크 레지스터들(M1, M2, M3, M4, M5, M6, M7)을 더 포함할 수 있다.The second sequence generator 230 generates a plurality of mask registers M 1 , M 2 , M 3 , and M 4 in addition to the mask register M 0 231 to simultaneously generate the second PN sequence in one clock. , M 5 , M 6 , M 7 ) may be further included.

먼저, 제2 시프트 레지스터(520)가 x31+x3+x2+x+1의 생성 다항식에 따라 PN 시퀀스를 출력한다고 가정하자.First, suppose that the second shift register 520 outputs the PN sequence according to the generation polynomial of x 31 + x 3 + x 2 + x + 1.

제2 시프트 레지스터(520)는 제2 초기 레지스터(510)에 저장된 제2 초기 값을 기초로 각 레지스터에 저장된 값을 한 클럭에 한번씩 다음 레지스터로 시프트시킬 수 있다.The second shift register 520 may shift the value stored in each register to the next register once per clock based on the second initial value stored in the second initial register 510.

그리고, 제2 시프트 레지스터(520)는 D27, D28, D29 및 D30에 저장된 값을 모두 XOR 연산(530)하여 D0로 피드백할 수 있다.The second shift register 520 may feed back all of the values stored in D27, D28, D29, and D30 to the D0 by performing an XOR operation 530.

마스크 레지스터(M0)(231)에는 제2 PN 코드를 NC 만큼 시간 지연시킬 수 있는 마스킹 정보가 포함된 비트열이 저장될 수 있다.The mask register M 0 231 may store a bit string including masking information that may delay the second PN code by N C.

그리고, 상기 복수의 마스크 레지스터들(M1, M2, M3, M4, M5, M6, M7)에는 복수의 마스킹 정보가 포함된 복수의 비트열들이 각각 저장될 수 있다.In addition, a plurality of bit strings including a plurality of masking information may be stored in the plurality of mask registers M 1 , M 2 , M 3 , M 4 , M 5 , M 6 , and M 7 , respectively.

이때, 상기 복수의 마스킹 정보는 상기 제2 PN 코드가 NC를 기초로 순차적으로 시간 지연되도록 하는 복수의 시간 지연 정보를 각각 포함할 수 있다.In this case, the plurality of masking information may include a plurality of time delay information for causing the second PN code to sequentially time delay based on N C.

예컨대, 상기 복수의 마스크 레지스터의 개수(M1, M2, M3, M4, M5, M6, M7)가 7개이고, 마스크 레지스터(M0)에 상기 제2 PN 코드를 1600만큼 시간 지연시킬 수 있 는 마스킹 정보가 포함된 비트열이 저장된 경우, 첫 번째 마스크 레지스터(M1)에는 상기 제2 PN 코드를 1601만큼 시간 지연시킬 수 있는 마스킹 정보가 포함된 비트열이 저장될 수 있다.For example, the number of the plurality of mask registers M 1 , M 2 , M 3 , M 4 , M 5 , M 6 , M 7 is 7, and the second PN code is 1600 in the mask register M 0 . When a bit string including masking information that may delay time is stored, a bit string including masking information that may delay the second PN code by 1601 may be stored in the first mask register M 1 . have.

그리고, 두 번째 마스크 레지스터(M2)에는 상기 제2 PN 코드를 1602만큼 시간 지연시킬 수 있는 마스킹 정보가 포함된 비트열이 저장될 수 있고, 세 번째 마스크 레지스터(M3)에는 상기 제2 PN 코드를 1603만큼 시간 지연시킬 수 있는 마스킹 정보가 포함된 비트열이 저장될 수 있다. And, two, the second PN second mask register (M 2) has a said second bit stream including the masking information that can delay the PN code 1602 as can be stored, a third mask register (M 3) A bit string including masking information that may delay the code by 1603 may be stored.

이러한 방법에 따라, 일곱 번째 마스크 레지스터(M7)에는 상기 제2 PN 코드를 1607만큼 시간 지연시킬 수 있는 마스킹 정보가 포함된 비트열이 저장될 수 있다. According to this method, a bit string including masking information for delaying the second PN code by 1607 may be stored in the seventh mask register M 7 .

단, 전술한 예는 본 발명의 일실시예에 불과한 것으로 본 발명이 반드시 이에 한정되는 것은 아니다.However, the above-described example is only one embodiment of the present invention, and the present invention is not necessarily limited thereto.

이때, 연산부(540)는 도 5에 도시된 바와 같이, 제2 시프트 레지스터(520)가 출력하는 제3 PN 시퀀스를 마스크 레지스터(M0)(231)에 저장된 비트열 및 상기 복수의 마스크 레지스터들(M1, M2, M3, M4, M5, M6, M7)에 저장된 비트열들과 각각 AND 연산을 한 후 XOR 연산을 수행하여 복수의 제2 PN 코드(B0, B1, B2, B3, B4, B5, B6, B7, B8)(550)를 동시에 생성할 수 있다.In this case, as illustrated in FIG. 5, the operation unit 540 stores the bit string stored in the mask register M 0 231 and the plurality of mask registers in the third PN sequence output by the second shift register 520. After performing an AND operation with the bit strings stored in (M 1 , M 2 , M 3 , M 4 , M 5 , M 6 , and M 7 ), respectively, a plurality of second PN codes B0, B1, B2, B3, B4, B5, B6, B7, and B8) 550 may be simultaneously generated.

결국, 본 발명의 일실시예에 따른 제2 시퀀스 생성부(230)는 마스크 레지스 터(M0)(231) 이외에 복수의 마스크 레지스터들(M1, M2, M3, M4, M5, M6, M7)을 더 포함함으로써, 복수의 제2 PN 코드를 한 클럭에 동시에 생성할 수 있다.As a result, the second sequence generator 230 according to an exemplary embodiment of the present invention may include a plurality of mask registers M 1 , M 2 , M 3 , M 4 , and M 5 in addition to the mask register M 0 231. , M 6 , M 7 ) may simultaneously generate a plurality of second PN codes in one clock.

결국, 도 4 및 도 5를 통해 설명한 바와 같이, 제1 시퀀스 생성부(220) 및 제2 시퀀스 생성부(230)는 복수의 제1 PN 시퀀스 및 복수의 제2 PN 시퀀스를 한 클럭에 동시에 생성할 수 있다.As a result, as described with reference to FIGS. 4 and 5, the first sequence generator 220 and the second sequence generator 230 simultaneously generate a plurality of first PN sequences and a plurality of second PN sequences at one clock. can do.

이때, 본 발명의 일실시예에 따르면, 코드 생성부(240)는 상기 복수의 제1 PN 시퀀스 및 상기 복수의 제2 PN 시퀀스를 동시에 XOR 연산함으로써, 복수의 골드 코드를 동시에 생성할 수 있다.In this case, according to an embodiment of the present invention, the code generator 240 may simultaneously generate a plurality of gold codes by performing XOR operation on the plurality of first PN sequences and the plurality of second PN sequences.

이에 대해 도 6을 참조하여 상세히 설명하기로 한다.This will be described in detail with reference to FIG. 6.

도 6은 본 발명의 일실시예에 따른 골드 코드 생성 장치의 동작을 도시한 개념도이다.6 is a conceptual diagram illustrating an operation of an apparatus for generating a gold code according to an embodiment of the present invention.

도 6을 참조하면, 제1 시퀀스 생성부(610) 및 제2 시퀀스 생성부(620)가 도시되어 있다.Referring to FIG. 6, a first sequence generator 610 and a second sequence generator 620 are illustrated.

코드 생성부(240)는 제1 시퀀스 생성부(610)에서 동시에 생성되는 복수의 제1 PN 시퀀스(A0, A1, A2, A3, A4, A5, A6, A7, A8)(640)와 제2 시퀀스 생성부(620)에서 동시에 생성되는 복수의 제2 PN 시퀀스(B0, B1, B2, B3, B4, B5, B6, B7, B8)(650)를 각각 XOR 연산(630)하여 복수의 골드 코드(C0, C1, C2, C3, C4, C5, C6, C7, C8)(660)를 동시에 생성할 수 있다.The code generator 240 includes a plurality of first PN sequences A0, A1, A2, A3, A4, A5, A6, A7, A8 640, and the second, which are simultaneously generated by the first sequence generator 610. A plurality of gold codes are generated by performing an XOR operation 630 on the plurality of second PN sequences B0, B1, B2, B3, B4, B5, B6, B7, and B8 650, which are simultaneously generated by the sequence generator 620. (C0, C1, C2, C3, C4, C5, C6, C7, C8) 660 can be generated simultaneously.

이를 통해, 본 발명의 일실시예에 따른 골드 코드 생성 장치(210)는 한 클 럭에 복수의 골드 코드를 동시에 생성할 수 있어서, 골드 코드 생성을 위한 클럭 시간을 줄일 수 있다.Through this, the gold code generating apparatus 210 according to an embodiment of the present invention can simultaneously generate a plurality of gold codes in one clock, thereby reducing the clock time for gold code generation.

도 7은 본 발명의 또 다른 일실시예에 따른 골드 코드 생성 장치의 구조를 도시한 도면이다.7 is a diagram showing the structure of a gold code generating apparatus according to another embodiment of the present invention.

도 7을 참조하면, 골드 코드 생성 장치(710)가 도시되어 있다.Referring to FIG. 7, a gold code generation device 710 is shown.

골드 코드 생성 장치(710)는 제1 시퀀스 생성부(720), 제2 시퀀스 생성부(730) 및 코드 생성부(740)를 포함할 수 있다.The gold code generator 710 may include a first sequence generator 720, a second sequence generator 730, and a code generator 740.

제1 시퀀스 생성부(720)는 제1 초기 값 및 선정된 시간 지연 정보가 포함된 제1 마스킹 정보를 기초로 제1 PN 시퀀스를 생성한다.The first sequence generator 720 generates a first PN sequence based on the first masking information including the first initial value and the predetermined time delay information.

본 발명의 일실시예에 따르면, 제1 시퀀스 생성부(720)는 제1 마스크 레지스터(721), 제1 초기 레지스터(722), 제1 시프트 레지스터(723) 및 제1 연산부(724)를 포함할 수 있다.According to an embodiment of the present invention, the first sequence generator 720 includes a first mask register 721, a first initial register 722, a first shift register 723, and a first operator 724. can do.

제1 마스크 레지스터(721)에는 상기 제1 마스킹 정보가 포함된 비트열이 저장된다.The bit mask including the first masking information is stored in the first mask register 721.

제1 초기 레지스터(722)에는 상기 제1 초기 값이 저장된다.The first initial value is stored in the first initial register 722.

제1 시프트 레지스터(723)는 상기 제1 초기 값을 기초로 제3 PN 시퀀스를 출력한다.The first shift register 723 outputs a third PN sequence based on the first initial value.

제1 연산부(724)는 상기 제1 마스킹 정보가 포함된 비트열과 상기 제3 PN 시퀀스를 논리 연산하여 상기 제1 PN 시퀀스를 생성한다.The first calculator 724 generates the first PN sequence by performing a logical operation on the bit string including the first masking information and the third PN sequence.

이때, 본 발명의 일실시예에 따르면, 제1 시퀀스 생성부(720)는 복수의 제1 마스킹 정보가 포함된 복수의 비트열들이 각각 저장된 복수의 제1 마스크 레지스터(미도시)를 더 포함할 수 있다. In this case, according to an embodiment of the present invention, the first sequence generator 720 may further include a plurality of first mask registers (not shown) in which a plurality of bit strings including a plurality of first masking information are stored. Can be.

여기서, 상기 복수의 제1 마스킹 정보에는 상기 선정된 시간 지연 정보를 기초로 순차적으로 시간 지연된 복수의 시간 지연 정보가 각각 포함될 수 있다.Here, the plurality of first masking information may each include a plurality of time delay information sequentially delayed based on the selected time delay information.

이때, 본 발명의 일실시예에 따르면, 제1 연산부(724)는 상기 제1 마스킹 정보가 포함된 비트열 및 상기 복수의 제1 마스킹 정보가 포함된 복수의 비트열들 각각과 상기 제3 PN 시퀀스를 논리 연산하여 복수개의 상기 제1 PN 시퀀스를 동시에 생성할 수 있다.In this case, according to an embodiment of the present invention, the first calculator 724 may include each of the bit string including the first masking information and the plurality of bit strings including the plurality of first masking information and the third PN. The plurality of first PN sequences may be simultaneously generated by performing a logical operation on the sequence.

제2 시퀀스 생성부(730)는 제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 제2 마스킹 정보를 기초로 제2 PN 시퀀스를 생성한다.The second sequence generator 730 generates a second PN sequence based on the second masking information including the second initial value and the predetermined time delay information.

본 발명의 일실시예에 따르면, 제2 시퀀스 생성부(730)는 제2 마스크 레지스터(731), 제2 초기 레지스터(732), 제2 시프트 레지스터(733) 및 제2 연산부(734)를 포함할 수 있다.According to an embodiment of the present invention, the second sequence generator 730 includes a second mask register 731, a second initial register 732, a second shift register 733, and a second calculator 734. can do.

제2 마스크 레지스터(731)에는 상기 제2 마스킹 정보가 포함된 비트열이 저장된다.The bit mask including the second masking information is stored in the second mask register 731.

제2 초기 레지스터(732)에는 상기 제2 초기 값이 저장된다.The second initial value is stored in the second initial register 732.

제2 시프트 레지스터(733)는 상기 제2 초기 값을 기초로 제4 PN 시퀀스를 출력한다.The second shift register 733 outputs a fourth PN sequence based on the second initial value.

제2 연산부(734)는 상기 제2 마스킹 정보가 포함된 비트열과 상기 제4 PN 시퀀스를 논리 연산하여 상기 제2 PN 시퀀스를 생성한다.The second calculator 734 logically operates the bit string including the second masking information and the fourth PN sequence to generate the second PN sequence.

이때, 본 발명의 일실시예에 따르면, 제2 시퀀스 생성부(730)는 복수의 제2 마스킹 정보가 포함된 복수의 비트열들이 각각 저장된 복수의 제2 마스크 레지스터(미도시)를 더 포함할 수 있다. In this case, according to an embodiment of the present invention, the second sequence generator 730 may further include a plurality of second mask registers (not shown) in which a plurality of bit strings including a plurality of second masking information are stored. Can be.

여기서, 상기 복수의 제2 마스킹 정보에는 상기 선정된 시간 지연 정보를 기초로 순차적으로 시간 지연된 복수의 시간 지연 정보가 각각 포함될 수 있다.Here, the plurality of second masking information may each include a plurality of time delay information sequentially delayed based on the selected time delay information.

이때, 본 발명의 일실시예에 따르면, 제2 연산부(734)는 상기 제2 마스킹 정보가 포함된 비트열 및 상기 복수의 제2 마스킹 정보가 포함된 복수의 비트열들 각각과 상기 제4 PN 시퀀스를 논리 연산하여 복수개의 상기 제2 PN 시퀀스를 동시에 생성할 수 있다.In this case, according to an embodiment of the present invention, the second operation unit 734 may include each of the bit string including the second masking information and the plurality of bit strings including the plurality of second masking information and the fourth PN. The plurality of second PN sequences may be simultaneously generated by performing a logical operation on the sequence.

이상, 도 7을 참조하여 본 발명의 일실시예에 따른 골드 코드 연산 장치(710)에 대해 설명하였다. 여기서, 골드 코드 연산 장치(710)에 포함된 제1 시퀀스 생성부(720) 및 제2 시퀀스 생성부(730)의 동작은 도 2 내지 도 6을 이용하여 설명한 골드 코드 연산 장치(210)에 포함된 제2 시퀀스 생성부(230)의 동작과 대응될 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.The gold code operation apparatus 710 according to the embodiment of the present invention has been described above with reference to FIG. 7. Here, operations of the first sequence generator 720 and the second sequence generator 730 included in the gold code calculator 710 are included in the gold code calculator 210 described with reference to FIGS. 2 to 6. Since the operation may correspond to the operation of the second sequence generator 230, a detailed description thereof will be omitted.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.As described above, the present invention has been described by way of limited embodiments and drawings, but the present invention is not limited to the above embodiments, and those skilled in the art to which the present invention pertains various modifications and variations from such descriptions. This is possible.

그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined not only by the claims below but also by the equivalents of the claims.

도 1은 일반적인 골드 코드 생성 장치의 일례를 도시한 도면이다.1 is a diagram illustrating an example of a general gold code generating apparatus.

도 2는 본 발명의 일실시예에 따른 골드 코드 생성 장치의 구조를 도시한 도면이다.2 is a diagram illustrating the structure of an apparatus for generating a gold code according to an embodiment of the present invention.

도 3은 본 발명의 일실시예에 따른 골드 코드 생성 장치를 도시한 도면이다.3 is a diagram illustrating a gold code generating apparatus according to an embodiment of the present invention.

도 4는 본 발명의 일실시예에 따른 제1 시퀀스 생성부의 동작을 도시한 개념도이다.4 is a conceptual diagram illustrating an operation of a first sequence generator according to an embodiment of the present invention.

도 5는 본 발명의 일실시예에 따른 제2 시퀀스 생성부의 동작을 도시한 개념도이다.5 is a conceptual diagram illustrating an operation of a second sequence generator according to an embodiment of the present invention.

도 6은 본 발명의 일실시예에 따른 골드 코드 생성 장치의 동작을 도시한 개념도이다.6 is a conceptual diagram illustrating an operation of an apparatus for generating a gold code according to an embodiment of the present invention.

도 7은 본 발명의 또 다른 일실시예에 따른 골드 코드 생성 장치의 구조를 도시한 도면이다.7 is a diagram showing the structure of a gold code generating apparatus according to another embodiment of the present invention.

Claims (10)

선정된(predetermined) 시간 지연 정보가 포함된 제1 초기 값을 기초로 제1 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하는 제1 시퀀스 생성부;A first sequence generator configured to generate a first pseudo-random noise (PN) sequence based on a first initial value including predetermined time delay information; 제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 마스킹(masking) 정보를 기초로 제2 PN 시퀀스를 생성하는 제2 시퀀스 생성부; 및A second sequence generator configured to generate a second PN sequence based on masking information including a second initial value and the predetermined time delay information; And 상기 제1 PN 시퀀스 및 상기 제2 PN 시퀀스를 논리 연산하여 골드 코드(gold code)를 생성하는 코드 생성부Code generation unit for generating a gold code by performing a logical operation on the first PN sequence and the second PN sequence 를 포함하는 것을 특징으로 하는 골드 코드 생성 장치.Gold code generating device comprising a. 제1항에 있어서,The method of claim 1, 상기 제1 시퀀스 생성부는The first sequence generator 상기 제1 초기 값이 저장된 제1 초기 레지스터(register); 및A first initial register storing the first initial value; And 상기 제1 초기 값을 기초로 상기 제1 PN 시퀀스를 출력하는 제1 시프트(shift) 레지스터A first shift register outputting the first PN sequence based on the first initial value 를 포함하는 것을 특징으로 하는 골드 코드 생성 장치.Gold code generating device comprising a. 제1항에 있어서,The method of claim 1, 상기 제2 시퀀스 생성부는The second sequence generator 상기 마스킹 정보가 포함된 비트(bit)열이 저장된 마스크(mask) 레지스터(register); A mask register in which a bit string including the masking information is stored; 상기 제2 초기 값이 저장된 제2 초기 레지스터; A second initial register storing the second initial value; 상기 제2 초기 값을 기초로 제3 PN 시퀀스를 출력하는 제2 시프트(shift) 레지스터; 및A second shift register outputting a third PN sequence based on the second initial value; And 상기 마스킹 정보가 포함된 비트열과 상기 제3 PN 시퀀스를 논리 연산하여 상기 제2 PN 시퀀스를 생성하는 연산부An operation unit generating the second PN sequence by performing a logical operation on the bit string including the masking information and the third PN sequence 를 포함하는 것을 특징으로 하는 골드 코드 생성 장치.Gold code generating device comprising a. 제2항에 있어서,The method of claim 2, 상기 제1 시프트 레지스터는The first shift register is 선정된 횟수의 피드백(feedback)을 동시에 수행하여, 상기 제1 시프트 레지스터를 구성하는 복수의 레지스터들에 저장된 값을 상기 선정된 횟수만큼 시프트된 레지스터에 저장하고, 상기 선정된 횟수와 동일한 개수의 상기 제1 PN 시퀀스를 동시에 출력하는 것을 특징으로 하는 골드 코드 생성 장치.Simultaneously performing a predetermined number of feedbacks to store the values stored in the plurality of registers constituting the first shift register in the registers shifted by the predetermined number of times, and the same number of times as the predetermined number of times; Gold code generating device characterized in that for simultaneously outputting the first PN sequence. 제3항에 있어서,The method of claim 3, 상기 제2 시퀀스 생성부는The second sequence generator 복수의 마스킹 정보 - 상기 복수의 마스킹 정보는 상기 선정된 시간 지연 정보를 기초로 순차적으로 시간 지연된 복수의 시간 지연 정보를 각각 포함함 - 가 포함된 복수의 비트열들이 각각 저장된 복수의 마스크 레지스터A plurality of mask registers each storing a plurality of bit strings each including a plurality of masking information, the plurality of masking information each comprising a plurality of time delay information sequentially delayed based on the selected time delay information 를 더 포함하고, More, 상기 연산부는 상기 마스킹 정보가 포함된 비트열 및 상기 복수의 마스킹 정보가 포함된 복수의 비트열들 각각과 상기 제3 PN 시퀀스를 논리 연산하여 복수개의 상기 제2 PN 시퀀스를 동시에 생성하는 것을 특징으로 하는 골드 코드 생성 장치.The operation unit generates a plurality of second PN sequences simultaneously by performing a logical operation on each of the bit string including the masking information and each of the plurality of bit strings including the plurality of masking information and the third PN sequence. Gold code generation device. 제1 초기 값 및 선정된(predetermined) 시간 지연 정보가 포함된 제1 마스킹(masking) 정보를 기초로 제1 의사 잡음(pseudo-random noise: PN) 시퀀스(sequence)를 생성하는 제1 시퀀스 생성부;A first sequence generator for generating a first pseudo-random noise (PN) sequence based on the first masking information including the first initial value and the predetermined time delay information. ; 제2 초기 값 및 상기 선정된 시간 지연 정보가 포함된 제2 마스킹 정보를 기초로 제2 PN 시퀀스를 생성하는 제2 시퀀스 생성부; 및A second sequence generator configured to generate a second PN sequence based on second masking information including a second initial value and the predetermined time delay information; And 상기 제1 PN 시퀀스 및 상기 제2 PN 시퀀스를 논리 연산하여 골드 코드(gold code)를 생성하는 코드 생성부Code generation unit for generating a gold code by performing a logical operation on the first PN sequence and the second PN sequence 를 포함하는 것을 특징으로 하는 골드 코드 생성 장치.Gold code generating device comprising a. 제6항에 있어서,The method of claim 6, 상기 제1 시퀀스 생성부는The first sequence generator 상기 제1 마스킹 정보가 포함된 비트(bit)열이 저장된 제1 마스크(mask) 레지스터(register);A first mask register configured to store a bit string including the first masking information; 상기 제1 초기 값이 저장된 제1 초기 레지스터; A first initial register storing the first initial value; 상기 제1 초기 값을 기초로 제3 PN 시퀀스를 출력하는 제1 시프트(shift) 레지스터; 및A first shift register outputting a third PN sequence based on the first initial value; And 상기 제1 마스킹 정보가 포함된 비트열과 상기 제3 PN 시퀀스를 논리 연산하여 상기 제1 PN 시퀀스를 생성하는 제1 연산부A first operation unit generating the first PN sequence by performing a logical operation on the bit string including the first masking information and the third PN sequence 를 포함하는 것을 특징으로 하는 골드 코드 생성 장치.Gold code generating device comprising a. 제6항에 있어서,The method of claim 6, 상기 제2 시퀀스 생성부는The second sequence generator 상기 제2 마스킹 정보가 포함된 비트(bit)열이 저장된 제2 마스크(mask) 레지스터(register); A second mask register storing a bit string including the second masking information; 상기 제2 초기 값이 저장된 제2 초기 레지스터; A second initial register storing the second initial value; 상기 제2 초기 값을 기초로 제4 PN 시퀀스를 출력하는 제2 시프트(shift) 레지스터; 및A second shift register outputting a fourth PN sequence based on the second initial value; And 상기 제2 마스킹 정보가 포함된 비트열과 상기 제4 PN 시퀀스를 논리 연산하여 상기 제2 PN 시퀀스를 생성하는 제2 연산부A second operation unit configured to generate the second PN sequence by performing a logical operation on the bit string including the second masking information and the fourth PN sequence 를 포함하는 것을 특징으로 하는 골드 코드 생성 장치.Gold code generating device comprising a. 제7항에 있어서,The method of claim 7, wherein 상기 제1 시퀀스 생성부는The first sequence generator 복수의 제1 마스킹 정보 - 상기 복수의 제1 마스킹 정보는 상기 선정된 시간 지연 정보를 기초로 순차적으로 시간 지연된 복수의 시간 지연 정보를 각각 포함함 - 가 포함된 복수의 비트열들이 각각 저장된 복수의 제1 마스크 레지스터A plurality of bit strings each including a plurality of first masking information, the plurality of first masking information each comprising a plurality of time delay information sequentially time-delayed based on the selected time delay information; First mask register 를 더 포함하고, More, 상기 제1 연산부는 상기 제1 마스킹 정보가 포함된 비트열 및 상기 복수의 제1 마스킹 정보가 포함된 복수의 비트열들 각각과 상기 제3 PN 시퀀스를 논리 연산하여 복수개의 상기 제1 PN 시퀀스를 동시에 생성하는 것을 특징으로 하는 골드 코드 생성 장치.The first operation unit performs a logical operation on each of the bit string including the first masking information and the plurality of bit strings including the plurality of first masking information and the third PN sequence to perform a plurality of the first PN sequences. Gold code generating device, characterized in that for generating at the same time. 제8항에 있어서,The method of claim 8, 상기 제2 시퀀스 생성부는The second sequence generator 복수의 제2 마스킹 정보 - 상기 복수의 제2 마스킹 정보는 상기 선정된 시간 지연 정보를 기초로 순차적으로 시간 지연된 복수의 시간 지연 정보를 각각 포함함 - 가 포함된 복수의 비트열들이 각각 저장된 복수의 제2 마스크 레지스터A plurality of bit strings each including a plurality of second masking information, each of the plurality of second masking information each comprising a plurality of time delay information sequentially time-delayed based on the predetermined time delay information; Second mask register 를 더 포함하고, More, 상기 제2 연산부는 상기 제2 마스킹 정보가 포함된 비트열 및 상기 복수의 제2 마스킹 정보가 포함된 복수의 비트열들 각각과 상기 제4 PN 시퀀스를 논리 연산하여 복수개의 상기 제2 PN 시퀀스를 동시에 생성하는 것을 특징으로 하는 골드 코드 생성 장치.The second operation unit may perform a logical operation on each of the bit string including the second masking information and the plurality of bit strings including the plurality of second masking information and the fourth PN sequence to perform a plurality of second PN sequences. Gold code generating device, characterized in that for generating at the same time.
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