KR100504465B1 - A Peuso Noise codes generator and the method thereof - Google Patents

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Abstract

본 발명은 통신 시스템에 관한 것으로, 특히 코드분할 다중접속 방식(Code Division Multiple Access ; 이하, CDMA 라 약칭함) 통신 시스템에서 사용되는 의사잡음(Pseudo Noise ; 이하, PN 이하 약칭함) 코드열을 발생시키는 PN 코드 발생 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a communication system, and in particular, generates a pseudo noise (hereinafter, abbreviated as PN) code string used in a code division multiple access (CDMA) communication system. It relates to a PN code generator for making.

이에 대해 본 발명에서는, 칩 속도(chip rate)와 같은 클럭(clock)을 이용하면서 "0" 비트 출력을 삽입시킴으로써, 2n 비트 길이를 갖는 PN 코드 발생 장치를 제공하며, 또한 한 클럭(1 clock) 이내에 한 PN 칩(1 PN chip) 만큼 전진(advance) 시키거나, 지연(retard) 시킬 수 있는 PN 코드 발생 장치를 제공한다.In contrast, the present invention provides a PN code generator having a length of 2 n bits by inserting a "0" bit output while using a clock such as a chip rate, and also providing one clock (1 clock). The present invention provides a PN code generating apparatus capable of advancing or retarding one PN chip within 1).

Description

의사잡음 코드 발생 장치 및 의사잡음 코드 발생방법{A Peuso Noise codes generator and the method thereof}Pseudo-Noise Code Generator and Pseudo-Noise Code Generation Method

본 발명은 통신 시스템에 관한 것으로, 특히 CDMA 통신 시스템에서 사용되는 PN 코드열을 발생시키는 PN 코드 발생 장치 및 이를 이용한 PN 코드 발생 방법에 관한 것이다.The present invention relates to a communication system, and more particularly, to a PN code generating apparatus for generating a PN code string used in a CDMA communication system and a PN code generating method using the same.

일반적으로 CDMA 통신 시스템에서 PN 코드 발생기는 사용자 식별, 시간 및 위상 동기, 그리고 복조 등에 없어서는 안될 중요한 요소이다.In general, in a CDMA communication system, the PN code generator is indispensable for user identification, time and phase synchronization, and demodulation.

현재 CDMA 통신 시스템의 국제 표준인 IS-95에서는, (242-1) 비트 길이의 긴 PN 코드 발생기(long PN code generator)와 215 비트 길이의 짧은 PN 코드 발생기(short PN code generator)를 권고하고 있다. 여기서 짧은 PN 코드 발생기는 동위상(In-phase ; 이하, I 라 약칭함) 채널 및 직교위상(Quadrature-phase ; 이하, Q 라 약칭함) 채널에 대해 각각 215 비트 길이의 짧은 PN 코드열을 발생시킨다.IS-95, the current international standard for CDMA communication systems, recommends a (2 42 -1) long PN code generator with a length of 2 42 -1 bits and a short PN code generator with a length of 2 15 bits. Doing. Here, the short PN code generator generates a short PN code string of 2 15 bits each for in-phase (abbreviated I) channels and quadrature-phase (abbreviated Q) channels. Generate.

그런데 일반적인 PN 코드 발생기는 (2n-1) 길이를 가진다. 따라서 상기한 IS-95 표준의 긴 PN 코드 발생기는 그 일반적인 PN 코드 발생기라 할 수 있다. 그러나 짧은 PN 코드 발생기는 그 일반적인 PN 코드 발생기에 "0" 비트 출력을 삽입하여 2n 비트 길이를 발생토록 변형된 것이다.However, a typical PN code generator has a length of (2 n -1). Thus, the long PN code generator of the IS-95 standard described above may be referred to as a general PN code generator. The short PN code generator, however, is modified to generate a 2 n bit length by inserting a "0" bit output into the typical PN code generator.

도 1은 종래 기술에 따른 PN 코드 발생 장치의 구성을 나타낸 블록도로써, 4단의 선형 시퀀스 쉬프트 레지스터(Linear Sequence Shift Register ; 이하, LSSR 이라 약칭함)(1,2,3,4)가 사용되는 경우를 나타낸 것이다.1 is a block diagram showing a configuration of a PN code generating apparatus according to the prior art, which is used by four stages of a linear sequence shift register (hereinafter, abbreviated as LSSR) (1, 2, 3, 4). The case is shown.

도 1의 장치 설명에 앞서, 시스템 클럭(system clock)으로는 PN 칩 속도(PN chip rate)의 N배 클럭이 사용된다. 즉 시스템 클럭은 "chip rate ×N"이다. 그 시스템 클럭에 따른 클럭 인에이블(clock enable)을 통해 도 1의 LSSR(1,2,3,4)에 인가되는 클럭 수가 조절되며, 그에 따라 도시된 PN 코드 발생 장치가 정상적으로 동작하고 또한 한 PN 칩(1 PN chip) 전진(advance)이나 한 PN 칩 지연(retard)이 수행된다. Prior to the device description of FIG. 1, an N times clock of the PN chip rate is used as the system clock. That is, the system clock is "chip rate x N". Through the clock enable according to the system clock (clock enable), the number of clocks applied to the LSSR (1, 2, 3, 4) of FIG. 1 is adjusted. As a result, the illustrated PN code generator is operated normally and one PN One PN chip advancement or one PN chip retard is performed.

도 1에서 생성다항식에 의한 배타적 논리합 게이트(EOR : Exclusive OR gate)(5)와 4단의 LSSR(1,2,3,4)로 구성된 PN 코드 발생 장치가 정상 동작의 경우, 클럭 인에이블(clock enable)을 N개의 시스템 클럭마다 한 개의 시스템 클럭 만큼씩 인에이블 시킨다. 이에 따라 결국 한 PN 칩(1 PN chip) 시간동안에 1개의 시스템 클럭이 LSSR(1,2,3,4)에 인가된다. 결국 도시된 PN 코드 발생 장치가 자신의 PN 칩 속도보다 N배 빠른 시스템 클럭을 사용할 경우에는, 자신의 PN 칩 속도보다 N배 빠르게 동작한다.In FIG. 1, when a PN code generating device including an exclusive OR gate (EOR) 5 and four stages of LSSRs (1, 2, 3, and 4) according to a generation polynomial is normally operated, a clock enable ( clock enable) enables one system clock for every N system clocks. As a result, one system clock is applied to the LSSRs (1, 2, 3, and 4) during one PN chip time. After all, when the illustrated PN code generator uses a system clock that is N times faster than its PN chip speed, it operates N times faster than its own PN chip speed.

그러나 PN 코드 발생 장치의 정상 동작에 의해 PN 코드열을 발생시킨 후, 이 발생된 PN 코드열은 코드 포착(Code Acquisition)이나 코드 추적(Code Tracking)에 사용되기 위해 고의적으로 한 PN 칩만큼 지연(retard)되거나 한 PN 칩만큼 전진(advance)된다. However, after generating the PN code sequence by the normal operation of the PN code generator, the generated PN code sequence is intentionally delayed by one PN chip to be used for code acquisition or code tracking. retarded or advanced by one PN chip.

다음 한 PN 칩 지연(retard)은 LSSR(1,2,3,4)의 상태가 한 PN 칩 시간동안 반복되는 것으로써, 클럭 인에이블을 조절하여 한 PN 칩 시간, 즉 N개의 시스템 클럭 동안 0개의 시스템 클럭이 LSSR(1,2,3,4)에 인가된다.The next one PN chip retard is that the state of LSSR (1,2,3,4) is repeated for one PN chip time, adjusting the clock enable to zero for one PN chip time, or N system clocks. Clocks are applied to the LSSRs (1, 2, 3, 4).

다음 한 PN 칩 전진(advance)은 LSSR(1,2,3,4)의 상태가 정상적인 다음 상태를 건너뛰어 그 다음 상태로 천이하는 것으로써, 클럭 인에이블을 조절하여 한 PN 칩 시간, 즉 N개의 시스템 클럭 동안 2개의 시스템 클럭이 LSSR(1,2,3,4)에 인가된다. 따라서 이러한 기존의 PN 코드 발생 기법은 한 PN 칩 전진을 위해 PN 칩 속도보다 2배 이상의 시스템 클럭을 사용해야 한다는 문제가 있다. The next one PN chip advance is the transition of the LSSR (1,2,3,4) state to the next state by skipping the normal next state. During the two system clocks, two system clocks are applied to the LSSRs (1, 2, 3, 4). Therefore, this conventional PN code generation method has a problem that a system clock needs to be twice as fast as the PN chip speed to advance one PN chip.

본 발명의 목적은 상기한 점들을 감안하여 안출한 것으로, 특히 칩 속도(chip rate)와 같은 클럭(clock)을 이용하면서 "0" 비트 출력을 삽입시킴으로써, 2n 비트 길이를 갖는 PN 코드 발생 장치를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention has been made in view of the above points, and a PN code generator having a length of 2 n bits by inserting a "0" bit output while using a clock such as a chip rate, in particular. To provide.

본 발명의 또다른 목적은 한 클럭(1 clock) 이내에 한 PN 칩(1 PN chip) 만큼 전진(advance) 시키거나, 지연(retard) 시킬 수 있는 PN 코드 발생 장치를 제공하는데 있다.Another object of the present invention is to provide a PN code generating apparatus capable of advancing or retarding one PN chip within one clock.

상기한 목적을 달성하기 위한 본 발명에 따른 PN 코드 발생 장치의 특징은, n비트 길이 쉬프트 레지스터들의 정상적인 다음 상태를 구하기 위한 제1회로와, 한 PN 칩(1 PN chip) 전진을 위한 상기 쉬프트 레지스터들의 다음 상태를 구하기 위한 제2회로와, 한 PN 칩(1 PN chip) 지연을 위한 상기 쉬프트 레지스터들의 다음 상태를 구하기 위한 제3회로와, 상기 각 쉬프트 레지스터들의 입력단에 위치하는 다수의 먹스(MUX)를 포함하여 구성된다. A feature of the PN code generating apparatus according to the present invention for achieving the above object is a first circuit for obtaining a normal next state of n-bit length shift registers, and the shift register for advancing one PN chip. A second circuit for obtaining the next state of the field, a third circuit for obtaining the next state of the shift registers for one PN chip delay, and a plurality of MUXs located at an input of each of the shift registers. It is configured to include).

또한, 상기 PN 코드 발생 장치에는, 상기 쉬프트 레지스터의 현재 로드상태와 다음 로드상태를 비교하기 위한 복수 개의 비교기와, 상기 쉬프트 레지스터의 현재 로드상태와 다음 로드상태를 비교한 출력과, 상기 한 PN 칩(1 PN chip) 전진(advance) 명령 및 한 PN 칩 지연(retard) 명령으로부터 상기 각 쉬프트 레지스터의 로드명령을 출력하기 위한 회로와, 상기 한 PN 칩 전진되거나, 한 PN 칩 지연된 입력으로부터 상기 먹스(MUX)를 제어하는 디코더가 더 구비된다. In addition, the PN code generating apparatus includes a plurality of comparators for comparing the current load state and the next load state of the shift register, an output comparing the current load state and the next load state of the shift register, and the one PN chip. (1 PN chip) circuitry for outputting a load instruction of each shift register from an advance command and one PN chip retard instruction, and the one PN chip advanced or one PN chip delayed input from the input. A decoder for controlling MUX) is further provided.

이하, 본 발명에 따른 PN 코드 발생 장치에 대한 바람직한 일 실시 예를 첨부된 도면을 참조하여 설명한다.Hereinafter, a preferred embodiment of a PN code generating apparatus according to the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명에 따른 PN 코드 발생 장치의 전체 구성을 나타낸 블록도로써, 4단의 LSSR(20,21,22,23)가 사용되는 경우를 나타낸 것이다.FIG. 2 is a block diagram showing the overall configuration of a PN code generating apparatus according to the present invention, and shows a case where four stages of LSSRs 20, 21, 22, and 23 are used.

도 2를 참조하면, 본 발명의 PN 코드 발생 장치는 생성다항식에 의한 배타적 논리합 게이트(EOR)(미도시)와, 4개의 먹스(MUX)(10,11,12,13)와, 상기 먹스(MUX)(10,11,12,13)의 출력을 임시 저장하는 4단의 LSSR(20,21,22,23)로 구성된다.Referring to FIG. 2, the PN code generator of the present invention includes an exclusive-OR gate (EOR) (not shown), four MUXs 10, 11, 12, and 13, and the mux ( MUX) consists of four stages of LSSR (20, 21, 22, 23) for temporarily storing the output of (10, 11, 12, 13).

상기 구성에 따라 PN 코드열을 발생시키기 위한 동작은 다음과 같다.The operation for generating the PN code string according to the above configuration is as follows.

그 동작 설명에 앞서서 본 발명에서 사용되는 n차 생성다항식 g(X)가 다음 식 1이라 하고, 그 생성다항식의 벡터 표현이 식 2라 한다.Prior to the description of the operation, the n-th generation polynomial g (X) used in the present invention is referred to as Equation 1 below, and the vector representation of the generated polynomial is referred to as Equation 2.

g(X) = gnXn + gn-1Xn-1 + ‥‥ + g1X1 + 1g (X) = g n X n + g n-1 X n-1 + ‥‥ + g 1 X 1 + 1

상기한 식 1 및 식 2에서 gi(i는 정수)는 다음 식 3과 같다.In Formula 1 and Formula 2, g i (i is an integer) is represented by the following Formula 3.

이후 각 LSSR(20,21,22,23)의 현재 상태를 이라 할 때, 그 상태를 다음 식 4와 같은 벡터 형태로 나타낼 수 있다.Then, the current state of each LSSR (20, 21, 22, 23) In this case, the state can be expressed in a vector form as in Equation 4.

상기한 식 4에서 ri,m(i는 정수)는 다음 식 5와 같다.In Formula 4, r i, m (i is an integer) is represented by the following Formula 5.

이후 각 LSSR(20,21,22,23)의 정상적인 다음 상태를 이라 할 때, 다음 상태 은 다음 식 6에 보인 바와 같이 LSSR(20,21,22,23)의 현재 상태 LSSR(20,21,22,23)의 최상위비트(MSB : Most Significant Bit)인 rn.m, 그리고 식 2의 생성다항식에 의해 구해진다.After that, the normal next state of each LSSR (20, 21, 22, 23) When we say, next state Is the current state of LSSR (20,21,22,23) as shown in It is obtained by r nm which is the most significant bit (MSB: LSB) of LSSR (20, 21, 22, 23), and the generation polynomial of Equation 2.

상기한 식 6에서 ri,m+1(i는 정수)는 다음 식 7과 같다.In Formula 6, r i, m + 1 (i is an integer) is represented by the following Formula 7.

다음 한 PN 칩 전진(advance)을 위한 LSSR(20,21,22,23)의 다음 상태는, 정상 동작의 LSSR(20,21,22,23)의 다다음 상태 이며, 이는 다음 식 8과 같이 LSSR(20,21,22,23)의 현재 상태 과 식 2에 나타낸 n차 생성다항식 로 나타낼 수 있다.Next state of LSSR (20,21,22,23) for next PN chip advancement is next state of LSSR (20,21,22,23) of normal operation This is the current state of LSSR (20, 21, 22, 23) as Nth-generated polynomial shown in Equation 2 It can be represented by.

상기한 식 8에서 ri,m+2(i는 정수)는 다음 식 9와 같다.In Formula 8, r i, m + 2 (i is an integer) is represented by the following Formula 9.

상기한 식 8의 ri,m+2(i는 정수)을 식 9와 같이 나타낼 수 있는 이유를 다음 식 10 및 식 11에 나타내었다.The reason why r i, m + 2 (i is an integer) of Equation 8 can be expressed as in Equation 9 is shown in Equations 10 and 11 below.

다음 한 PN 칩 지연(retard)을 위한 LSSR(20,21,22,23)의 다음 상태는, 정상 동작의 LSSR(20,21,22,23)의 현재 상태 이다.The next state of LSSR (20, 21, 22, 23) for the next PN chip retard is the current state of LSSR (20, 21, 22, 23) in normal operation. to be.

특히 n비트 쉬프트 레지스터로 구성된 PN 코드 발생 장치의 경우에, 그 특성상 연속하여 "0" 비트가 출력되는 최대 길이는 (n-1)이다. 그런데 알려진 바에 의하면 "0" 비트 출력의 삽입은 (n-1) 길이의 "0" 비트 출력 뒤에 덧붙이도록 되어 있다. 이를 현재 n비트 쉬프트 레지스터의 로드상태(load state)인 에서 고려했을 때, 그 로드상태가 "0....00010"인 상태를 한번 더 반복시키는 것과 동일한 결과가 된다. 여기서 n비트 쉬프트 레지스터의 로드상태에서 오른쪽이 최상위비트(MSB)라 한다.In particular, in the case of a PN code generating device composed of n-bit shift registers, the maximum length of successively outputting "0" bits is (n-1). By the way, the insertion of the "0" bit output is known to be added after the "0" bit output of length (n-1). Considering this in the load state of the current n-bit shift register, the result is the same as repeating the state in which the load state is "0 .... 00010" once more. In this case, the rightmost bit (MSB) is referred to as the n-bit shift register loaded.

다음 표 1은 생성다항식이 다음 식 12일 때의 PN 코드 발생 예를 나타낸 것으로, 본 발명에서 제안된 도 2의 PN 코드 발생 장치의 상태를 나타낸 것이다.Table 1 shows an example of PN code generation when the generated polynomial is Equation 12, and shows the state of the PN code generator of FIG. 2 proposed in the present invention.

입력input 현재Now 다음next 출력Print AA RR 레지스터 로드상태(PN_State)Register Load State (PN_State) C0C0 C1C1 D0D0 레지스터 로드상태(PN_State)Register Load State (PN_State) COCO C1C1 D0D0 MCMC 00 00 ........ 00 00 10001000 1One 00 00 01000100 00 1One 00 1One 00 00 01000100 00 1One 00 00100010 00 00 1One 1One 00 00 00100010 00 00 1One 00100010 00 00 00 00 00 00 00100010 00 00 00 00010001 00 00 00 1One 00 00 00010001 00 00 00 10011001 00 00 00 1One 00 00 ........ ........ ........ 1One 00 ........ ........ ........ 1One 00 10001000 1One 00 00 00100010 00 00 1One 22 1One 00 01000100 00 1One 00 00100010 00 00 00 1One 1One 00 00100010 00 00 1One 00010001 00 00 00 1One 1One 00 00100010 00 00 00 10011001 00 00 00 22 1One 00 00010001 00 00 00 11011101 00 00 00 22 1One 00 ........ ........ ........ 00 1One ........ ........ ........ 00 1One 10001000 1One 00 00 10001000 1One 00 00 00 00 1One 01000100 00 1One 00 01000100 00 1One 00 00 00 1One 00100010 00 00 1One 00100010 00 00 1One 00 00 1One 00100010 00 00 00 00100010 00 00 00 00 00 1One 00010001 00 00 00 00010001 00 00 00 00 00 1One ........ ........ ........

상기한 표 1에서 인덱스 'A'는 한 PN 칩(1 PN chip) 전진(advance) 명령을 나타내고, 인덱스 'R'은 한 PN 칩 지연(retard) 명령을 나타낸다. 또한 인덱스 'C0'와 'C1'은 도 3에 나타낸 비교기(30,40)의 각 출력을 나타내며, 인덱스 'MC'는 먹스 제어 입력(MUX Control input)을 나타낸다.In Table 1, the index 'A' represents one PN chip advance command, and the index 'R' represents one PN chip delay command. In addition, the indexes 'C0' and 'C1' represent the respective outputs of the comparators 30 and 40 shown in FIG. 3, and the index 'MC' represents the MUX Control input.

도 2에 도시된 본 발명에 따른 PN 코드 발생 장치는 생성다항식으로 다음의 식 12를 사용한 경우이다.The PN code generator according to the present invention shown in FIG. 2 is a case where the following Equation 12 is used as the generated polynomial.

g(X) = X4 + X3 + 1g (X) = X 4 + X 3 + 1

도 2의 PN 코드 발생 장치는 LSSR(20,21,22,23)의 정상적인 다음 상태를 구하기 위한 회로와, 한 PN 칩(1 PN chip) 전진을 위한 LSSR(20,21,22,23)의 다음 상태를 구하기 위한 회로와, 한 PN 칩(1 PN chip) 지연을 위한 LSSR(20,21,22,23)의 다음 상태를 구하기 위한 회로와, 각 LSSR(20,21,22,23)의 입력단에 위치하는 먹스(MUX)(10,11,12,13)로 이루어진다.The PN code generator of FIG. 2 is a circuit for obtaining a normal next state of the LSSRs (20, 21, 22, 23), and an LSSR (20, 21, 22, 23) for advancing one PN chip. A circuit for obtaining the next state, a circuit for finding the next state of the LSSR (20, 21, 22, 23) for delaying one PN chip, and a circuit for each LSSR (20, 21, 22, 23). It consists of MUX (10, 11, 12, 13) located at the input end.

추가로 본 발명에서는 도 3에 도시된 바와 같이, PN 코드 발생을 위해 현재 레지스터의 로드상태와 다음 로드상태를 비교하기 위한 비교기(30,40)가 사용되며, 도 3의 비교기의 각 출력과 표 1에 나타낸 인덱스들(A,R)로부터 LSSR(20,21,22,23)의 로드 명령을 출력하기 위한 도 4의 회로가 사용된다.In addition, in the present invention, as shown in FIG. 3, comparators 30 and 40 are used to compare the load state of the current register with the next load state for generating the PN code. The circuit of FIG. 4 is used to output the load command of LSSR 20, 21, 22, 23 from the indices A, R shown in FIG.

마지막으로 본 발명에서는 한 PN 칩 전진되거나, 한 PN 칩 지연된 입력으로부터 먹스(MUX)(10,11,12,13)를 제어하기 위한 도 5의 디코더(70)가 더 사용된다. Finally, in the present invention, the decoder 70 of FIG. 5 is further used to control the MUX 10, 11, 12, 13 from one PN chip advanced or one PN chip delayed input.

이에 따라 본 발명에서는 한 PN 칩 전진되거나 한 PN 칩 지연된 입력으로부터 먹스(MUX)(10,11,12,13)를 제어하기 때문에, PN 코드 발생의 정상 동작을 포함하여 한 PN 칩 전진 및 한 PN 칩 지연을 한 클럭(1 clock) 이내에 처리할 수 있다. 특히 I채널 및 Q채널에 대해 발생되는 짧은 PN 코드에 "0" 비트 출력 삽입을 구현할 수 있다.Accordingly, in the present invention, since the MUX 10, 11, 12, 13 is controlled from one PN chip advanced or one PN chip delayed input, one PN chip forward and one PN including the normal operation of PN code generation are controlled. The chip delay can be handled within one clock. In particular, "0" bit output insertion can be implemented in short PN codes generated for I and Q channels.

이상에서 설명한 바와 같이 본 발명에 따른 PN 코드 발생 장치를 사용함으로써, 다음과 같은 효과가 있다.As described above, the use of the PN code generator according to the present invention has the following effects.

본 발명의 PN 코드 발생 장치는, PN 칩 속도(chip rate) 보다 높은 시스템 클럭으로 PN 코드 발생을 운용하면서도, 한 클럭(1 clock) 이내에 한 PN 칩(1 PN chip) 만큼 전진(advance) 시키거나, 지연(retard)을 수행할 수 있으며, 특히 2N주기를 가지는 PN 코드 발생 장치에서도 한 클력 이내에 1PN 칩만큼 전진시키거나 지연을 수행할 수 있다. 따라서 CDMA 통신 시스템의 수신기가 PN 코드 포착에 이를 사용할 경우, 그에 따른 성능을 향상시킬 수 있다.The PN code generator of the present invention operates the PN code generation at a system clock higher than the PN chip rate, while advancing as much as one PN chip within one clock. In this case, a retard can be performed. In particular, even a PN code generator having a 2 N period can be advanced or delayed by 1 PN chip within a single force. Therefore, when the receiver of the CDMA communication system uses it for PN code acquisition, the performance can be improved accordingly.

또한, 그 수신기가 PN 코드 추적에 이를 사용할 경우, 그 코드 추적을 시스템 클럭으로 수행할 수 있기 때문에, 자원 공유를 통한 병렬 처리 및 수신기 각 핑거(finger)의 수용 용량을 확대시킬 수 있다.In addition, when the receiver uses it for PN code tracking, the code tracking can be performed as a system clock, so that the parallel processing through resource sharing and the capacity of each receiver finger can be expanded.

도 1은 종래 기술에 따른 PN 코드 발생 장치의 구성을 나타낸 블록도.1 is a block diagram showing the configuration of a PN code generator according to the prior art;

도 2는 본 발명에 따른 PN 코드 발생 장치의 전체 구성을 나타낸 블록도.2 is a block diagram showing the overall configuration of a PN code generating apparatus according to the present invention.

도 3은 본 발명에 따른 PN 코드 발생을 위해 현재 레지스터의 로드상태와 다음 로드상태를 비교하기 위한 비교기의 구성을 나타낸 도면.3 is a diagram illustrating a configuration of a comparator for comparing a load state of a current register with a next load state for generating a PN code according to the present invention.

도 4는 도 3의 비교기의 각 출력과 표 1에 나타낸 인덱스들로부터 레지스터로의 로드 명령을 출력하기 위한 장치 구성을 나타낸 도면. FIG. 4 shows a device configuration for outputting a load command to a register from each output of the comparator of FIG. 3 and the indices shown in Table 1. FIG.

도 5는 본 발명에 따른 PN 코드 발생을 위해 도 2에 나타낸 먹스(MUX)를 제어하기 위한 디코더를 나타낸 도면. 5 illustrates a decoder for controlling a mux shown in FIG. 2 for generating a PN code according to the present invention.

*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10∼13 : 먹스(MUX) 20∼23 : 선형 시퀀스 쉬프트 레지스터(LSSR)10-13: mux 20-23: linear sequence shift register (LSSR)

Claims (14)

2n 길이의 PN 코드를 생성하는 PN 코드 발생장치에 있어서,In the PN code generator for generating a PN code of 2 n length, 서로 직렬로 연결된 다수의 쉬프트 레지스터들을 포함하고 생성다항식에 의해 정의된 값을 출력하는 선형 시퀀스 쉬프트 레지스터(LSSR)와;A linear sequence shift register (LSSR) including a plurality of shift registers connected in series with each other and outputting a value defined by a generation polynomial; 상기 선형 시퀀스 쉬프트 레지스터의 현재 출력값에 대해 정상적인 다음 상태를 구하기 위한 제1회로와;A first circuit for obtaining a normal next state with respect to a current output value of the linear sequence shift register; 상기 선형 시퀀스 쉬프트 레지스터의 현재 출력값에 대해 한 PN 칩(1 PN chip) 전진(advance)을 위한 상기 선형 시퀀스 쉬프트 레지스터의 다음 상태를 구하기 위한 제2회로와;A second circuit for obtaining the next state of the linear sequence shift register for one PN chip advance with respect to the current output value of the linear sequence shift register; 상기 선형 시퀀스 쉬프트 레지스터의 현재 출력값에 대해 한 PN 칩(1 PN chip) 지연(retard)을 위한 상기 선형 시퀀스 쉬프트 레지스터의 다음 상태를 구하기 위한 제3회로와;A third circuit for obtaining a next state of the linear sequence shift register for one PN chip retard with respect to a current output value of the linear sequence shift register; 상기 각 쉬프트 레지스터의 입력단에 위치하는 다수의 먹스(MUX)와;A plurality of muxes positioned at an input of each shift register; 상기 선형 시퀀스 쉬프트 레지스터의 현재 출력상태와 상기 제2회로 및 제3회로로부터 제공된 신호를 조합하여, 시스템의 클럭 속도와 동일한 클럭 속도의 1 클럭(clock)동안 선형 시퀀스 쉬프트 레지스터의 정상적인 운용과 1 PN 칩 전진(advance)과 1 PN 칩 지연(retard) 및 "0" 출력 삽입을 수행하기 위한 제어신호를 상기 먹스에 제공하는 먹스제어회로를 포함하여 이루어지는 것을 특징으로 하는 PN 코드 발생 장치.Combining the current output state of the linear sequence shift register with the signals provided from the second and third circuits, the normal operation of the linear sequence shift register and one PN during one clock at the same clock rate as the system clock rate. And a mux control circuit for providing a control signal to the mux to perform chip advancement, 1 PN chip retard, and " 0 " output insertion. 제 1 항에 있어서, 상기 먹스 제어회로는,The method of claim 1, wherein the mux control circuit, "0" 출력 삽입을 위해, 상기 쉬프트 레지스터의 출력상태와 미리 설정된 값들을 각각 비교하는 제1, 제2 비교기와;First and second comparators for comparing an output state of the shift register with preset values for " 0 " output insertion; 상기 제1, 제2 비교기의 출력신호와 상기 제2회로 및 제3회로의 출력신호를 제공받아 쉬프트 레지스터의 로드 상태를 출력하는 D 플립플롭 회로와;A D flip-flop circuit receiving the output signals of the first and second comparators and the output signals of the second and third circuits and outputting a load state of the shift register; 상기 두 비교기의 출력신호와 상기 D 플립플롭 회로의 출력신호를 조합하여 먹스 제어를 위한 신호를 출력하는 디코더를 포함하여 이루어지는 것을 특징으로 하는 PN 코드 발생 장치.And a decoder for outputting a signal for mux control by combining the output signals of the two comparators and the output signals of the D flip-flop circuit. 제 2 항에 있어서, The method of claim 2, 상기 제 1 비교기는 두 입력단을 통해 상기 쉬프트 레지스터의 출력상태와 "00…01000"값을 각각 입력받아 두 값의 일치 여부 판단 결과를 출력하고,The first comparator receives an output state of the shift register and a value of “00… 01000” through two input terminals, respectively, and outputs a result of determining whether the two values match. 상기 제 2 비교기는 두 입력단을 통해 상기 쉬프트 레지스터의 출력상태와 "00…00100"값을 각각 입력받아 두 값의 일치 여부 판단 결과를 출력하는 것을 특징으로 하는 PN 코드 발생 장치.And the second comparator receives the output state of the shift register and the values "00 ... 00100" through two input terminals, respectively, and outputs a result of determining whether the two values match. 제 2 항에 있어서, 상기 D 플립플롭 회로는,The method of claim 2, wherein the D flip-flop circuit, 상기 두 비교기의 출력신호들을 입력받아 전진(advance) 또는 지연(retard)을 위한 신호에 따라 선택된 하나의 신호를 출력하는 먹스(MUX)와;A mux for receiving the output signals of the two comparators and outputting one signal selected according to a signal for advance or retard; 상기 먹스(MUX)의 출력신호를 입력받아 래치시키는 D 타입 플립플롭을 포함하여 이루어지는 것을 특징으로 하는 PN 코드 발생 장치.And a D-type flip-flop configured to receive and latch the output signal of the mux. 2n 길이의 PN 코드를 생성하기 PN 코드 발생장치에 있어서,Generating a PN code of length 2 n In a PN code generator, 서로 직렬로 연결된 다수의 쉬프트 레지스터들을 포함하고 생성다항식에 의해 정의된 값을 출력하는 선형 시퀀스 쉬프트 레지스터(LSSR)와;A linear sequence shift register (LSSR) including a plurality of shift registers connected in series with each other and outputting a value defined by a generation polynomial; 상기 쉬트프 레지스터들의 각 입력단에 구성되어 상기 선형 시퀀스 쉬프트 레지스터(LSSR)의 다음 상태값의 제어 요인으로 작용하는 다수의 먹스(MUX)와;A plurality of muxes configured at each input end of the shift registers to serve as a control factor of a next state value of the linear sequence shift register LSSR; 상기 선형 시퀀스 쉬프트 레지스터(LSSR)의 현재 출력상태에 따라, 상기 먹스를 통해 출력되는 값을 제어하여 시스템의 클럭 속도와 동일한 클럭 속도의 1 클럭(clock) 동안 정상적인 운용이나 1 PN 칩 전진(advance) 또는 1 PN 칩 지연(retard) 및 "0" 출력 삽입을 수행하기 위한 먹스제어회로를 포함하여 이루어지는 것을 특징으로 하는 PN 코드 발생장치.Depending on the current output state of the linear sequence shift register (LSSR), the value output through the mux is controlled to allow normal operation or 1 PN chip advancement during one clock at the same clock rate as the system clock rate. Or a mux control circuit for performing 1 PN chip retard and " 0 " output insertion. 제 5 항에 있어서, 상기 먹스제어회로는,The method of claim 5, wherein the mux control circuit, 상기 선형 시퀀스 쉬프트 레지스터(LSSR)의 정상적인 다음 상태를 구하기 위한 회로와;Circuitry for obtaining a normal next state of the linear sequence shift register (LSSR); 한 PN 칩(1 PN chip) 전진(advance)을 위한 상기 선형 시퀀스 쉬프트 레지스터(LSSR)의 다음 상태를 구하기 위한 회로와;Circuitry for obtaining a next state of said linear sequence shift register (LSSR) for one PN chip advancement; 한 PN 칩(1 PN chip) 지연(retard)을 위한 상기 선형 시퀀스 쉬프트 레지스터(LSSR)의 다음 상태를 구하기 위한 회로와;Circuitry for obtaining a next state of said linear sequence shift register (LSSR) for one PN chip retard; 상기 쉬프트 레지스터의 출력상태와 미리 설정된 값들을 각각 비교하는 제1, 제2 비교기와;First and second comparators for comparing output states of the shift register with preset values; 상기 제1, 제2 비교기의 출력신호와 한 PN 칩 전진(advance) 제어신호와, 한 PN 칩 지연(retard)을 위한 상기 선형 시퀀스 쉬프트 레지스터(LSSR)의 다음 상태값을 제공받아 쉬프트 레지스터의 로드 상태를 출력하는 D 플립플롭 회로와;Load the shift register by receiving the output signal of the first and second comparators, a PN chip advance control signal, and a next state value of the linear sequence shift register (LSSR) for one PN chip delay. A D flip-flop circuit for outputting a state; 상기 두 비교기의 출력신호와 상기 D 플립플롭 회로의 출력신호를 조합하여 먹스 제어를 위한 신호를 출력하는 디코더를 포함하여 이루어지는 것을 특징으로 하는 PN 코드 발생 장치.And a decoder for outputting a signal for mux control by combining the output signals of the two comparators and the output signals of the D flip-flop circuit. 제 6 항에 있어서, The method of claim 6, 상기 제 1 비교기는 두 입력단을 통해 상기 쉬프트 레지스터의 출력상태와 "00…01000"값을 각각 입력받아 두 값의 일치 여부 판단 결과를 출력하고,The first comparator receives an output state of the shift register and a value of “00… 01000” through two input terminals, respectively, and outputs a result of determining whether the two values match. 상기 제 2 비교기는 두 입력단을 통해 상기 쉬프트 레지스터의 출력상태와 "00…00100"값을 각각 입력받아 두 값의 일치 여부 판단 결과를 출력하는 것을 특징으로 하는 PN 코드 발생 장치.And the second comparator receives the output state of the shift register and the values "00 ... 00100" through two input terminals, respectively, and outputs a result of determining whether the two values match. 제 6 항에 있어서, 상기 D 플립플롭 회로는,The method of claim 6, wherein the D flip-flop circuit, 상기 두 비교기의 출력신호들을 입력받아 전진(advance) 또는 지연(retard)을 위한 신호에 따라 선택된 하나의 신호를 출력하는 먹스(MUX)와;A mux for receiving the output signals of the two comparators and outputting one signal selected according to a signal for advance or retard; 상기 먹스(MUX)의 출력신호를 입력받아 래치시키는 D 타입 플립플롭을 포함하여 이루어지는 것을 특징으로 하는 PN 코드 발생 장치.And a D-type flip-flop configured to receive and latch the output signal of the mux. 시스템 클럭속도를 사용하여, PN 코드의 출력을 1PN 칩 전진(advance), 지연(retard)하도록 PN 코드 출력을 발생하도록 구성된 적어도 하나의 쉬프트 레지스터를 포함하는 PN 코드 발생수단과;PN code generating means including at least one shift register configured to generate a PN code output to use a system clock speed to advance, retard the output of the PN code by 1 PN chip; 상기 PN 코드 발생수단의 출력을 정상, 1PN 칩 전진(advance), 지연(retard), 1 PN 칩 추가 중 하나가 동작하도록 선택하고, 상기 PN 코드 발생수단의 현재 상태를 고려하여, 상기 1 PN 칩 추가를 수행하도록 하는 제어회로를 포함하여 이루어지는 것을 특징으로 하는 PN 코드 발생 장치.The output of the PN code generating means is selected such that one of normal, 1PN chip advance, retard, and 1 PN chip addition is operated, and considering the current state of the PN code generating means, And a control circuit for performing the addition. 제 9 항에 있어서, 상기 PN 코드 발생수단의 상기 쉬프트 레지스터는,10. The shift register of claim 9, wherein the shift register of the PN code generating means is 수식을 이용하여 상기 PN 코드의 출력을 1 PN 칩 전진(advance)하도록 연결 구성되고,Connected to advance the output of the PN code by 1 PN chip using an equation, 수식을 이용하여 상기 PN 코드의 출력을 1 PN 칩 지연(retard)하도록 연결 구성된 것을 특징으로 하는 PN 코드 발생 장치.And a PN code generator configured to retard the output of the PN code by one PN chip using a formula. 제 9 항에 있어서, 상기 제어회로는,The method of claim 9, wherein the control circuit, 상기 PN 코드 발생수단의 현재상태와 소정의 상태값을 비교하는 비교수단과;Comparison means for comparing a current state of the PN code generating means with a predetermined state value; 상기 비교수단의 출력값과 1 PN 칩 전진(advance) 동작신호와 1 PN 칩 지연(retard) 동작신호를 입력받아 각 신호들을 조합하는 먹스 수단을 포함하여 이루어지는 것을 특징으로 하는 PN 코드 발생장치.And a mux means for receiving the output value of the comparing means, the 1 PN chip advance operation signal and the 1 PN chip delay operation signal, and combining the respective signals. 서로 직렬로 연결된 다수의 쉬프트 레지스터들을 포함하고 생성다항식에 의해 정의된 값을 출력하는 선형 시퀀스 쉬프트 레지스터(LSSR)의 현재 출력 상태를 구하는 제 1 과정과;Obtaining a current output state of a linear sequence shift register (LSSR) including a plurality of shift registers connected in series with each other and outputting a value defined by a generation polynomial; 상기 선형 시퀀스 쉬프트 레지스터(LSSR)의 정상적인 다음 상태값과, 한 PN 칩(1 PN chip) 전진(advance)을 위한 상기 선형 시퀀스 쉬프트 레지스터(LSSR)의 다음 상태값과, 한 PN 칩(1 PN chip) 지연(retard)을 위한 상기 선형 시퀀스 쉬프트 레지스터(LSSR)의 다음 상태값을 구하는 제 2 과정과;Normal next state value of the linear sequence shift register (LSSR), next state value of the linear sequence shift register (LSSR) for advancing one PN chip, and one PN chip Obtaining a next state value of the linear sequence shift register (LSSR) for a retard; 상기 제 1 과정에 따른 선형 시퀀스 쉬프트 레지스터(LSSR)의 현재 출력 값을 바탕으로 상기 제 2 과정에 따른 값들의 조합에 의해 생성된 제어신호를 하나의 클럭이내에 상기 선형 시퀀스 쉬프트 레지스터의 각 쉬프트 레지스터의 입력단에 제공하는 제 3 과정을 포함하여 이루어지는 PN 코드 발생방법.On the basis of the current output value of the linear sequence shift register (LSSR) according to the first process, the control signal generated by the combination of the values according to the second process is within one clock of each shift register of the linear sequence shift register. PN code generation method comprising the third step of providing to the input terminal. 제 12 항에 있어서, 상기 제 3 과정은,The method of claim 12, wherein the third process, "0"비트 삽입을 위해 선형 시퀀스 쉬프트 레지스터(LSSR)의 현재 출력 값과 소정의 상태값의 일치여부를 비교하는 단계와;Comparing the current output value of the linear sequence shift register (LSSR) with a predetermined state value for insertion of a "0" bit; 상기 비교 결과값들과 한 PN 칩 전진(advance) 동작신호와 한 PN 칩 지연(retard) 동작신호를 입력받아 각 신호들을 조합하여 먹스를 제어하기 위한 신호를 생성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 PN 코드 발생방법.And receiving the comparison result values, one PN chip advance operation signal, and one PN chip retard operation signal, and combining the signals to generate a signal for controlling mux. PN code generation method. 제 13 항에 있어서, 상기 비교 단계는,The method of claim 13, wherein the comparing step, 선형 시퀀스 쉬프트 레지스터(LSSR)의 현재 출력 값과 "00…01000"값의 일치여부와, 선형 시퀀스 쉬프트 레지스터(LSSR)의 현재 출력 값과 "00…00100"값의 일치여부를 판단하여 그 결과를 각각 "0" 혹은 "1"의 값으로 출력하는 것을 특징으로 하는 PN 코드 발생방법.Determine whether the current output value of the linear sequence shift register (LSSR) and the value "00… 01000" match the current output value of the linear sequence shift register (LSSR) and the value "00… 00100". PN code generation method characterized by outputting a value of "0" or "1", respectively.
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