KR101065795B1 - 싸이리스터를 이용한 전원용 서지보호기 - Google Patents

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Abstract

본 발명은 SCR와 같은 싸이리스터(thyristor) 소자를 이용하여 제한 전압을 낮게 유지하며 노이즈에 강하고 공통 모드와 차동 모드에서 우수한 서지(surge) 제한 기능을 수행하는 서지보호기에 관한 것이다. 본 발명에 따라 전압선, 중성선, 및 접지선으로 과도 전압의 입력을 방지하는 서지보호기는, 서로 반대 방향으로 연결된 제1 싸이리스터와 제2 싸이리스터를 이용하여 상기 전압선과 상기 접지선 사이의 과도 전압의 입력을 방지하기 위한 제1서지보호 회로; 및 서로 반대 방향으로 연결된 제3 싸이리스터와 제4 싸이리스터를 이용하여 상기 중성선과 상기 접지선 사이의 과도 전압의 입력을 방지하기 위한 제2서지보호 회로를 포함한다.
서지 보호기, 싸이리스터(thyristor), 바리스터(varistor), 공통모드, 차동모드

Description

싸이리스터를 이용한 전원용 서지보호기{Surge Protective Device using Thyristor}
본 발명은 서지보호기에 관한 것으로서, SCR(silicon controlled rectifier)와 같은 싸이리스터(thyristor) 소자를 이용하여 제한 전압을 낮게 유지하며 노이즈에 강하고 공통 모드와 차동 모드에서 우수한 서지(surge) 제한 기능을 수행하는 서지보호기에 관한 것이다.
서지보호기는 KS C IEC 61643 규격에 정의되고 있으며, 서지억제기(suppressor)라고도 하고, 서지보호기는 과도전압이나 노이즈를 감쇠시키는 장치로써 저압 (예를 들어, AC 1000V 이하)의 전력선이나 전화선, 데이터 네트워크, CCTV 회로, 케이블 TV 회로 및 전자장비에 연결된 전력선과 제어선 등에 나타나는 매우 짧은 순간의 위험한 과도전압을 감쇠시키도록 설계된 장치이다. 다시 말하여, 서지보호기는 파괴적인 과도전압이 자기가 보호하려는 설비(부하)에 도달하지 못하게 막아주기 위한 장치로서, 서지 전압을 ‘0’으로 내려주는 것은 아니며, 다만, 부하가 안전하게 견딜 수 있을 정도로 서지를 감쇠시키기 위한 장치이다.
서지보호기가 설치되어 있을 때 계통 전압이 서지보호기의 정격전압보다 높 으면 서지보호기가 계통전압을 억제하려 들면서 내부가 과열되어 금방 고장나게 된다. 반대로 계통 전압이 서지보호기의 정격전압보다 많이 낮으면, 계통에 있는 장비가 서지보호기의 서지 억제 효과를 기대할 수 없게 된다. 또한, 서지보호기는 양단에 걸리는 전압이 설정된 제한 전압 이하일 때에는 커다란 임피던스로 작용하여 전류를 거의 흐르지 못하게 하지만, 그 값을 초과하는 전압이 걸리면 임피던스가 급격하게 작아지면서 많은 전류를 흘려 전압이 일정한도 이하를 유지하게 해준다. 적용 계통 전압이 같을 경우에 이와 같은 제한전압이 낮은 서지보호기가 좋은 제품이다.
그러나, MOV(Metal Oxide Varistor)만을 사용하는 기존의 서지보호기는 적용되는 계통전압 이상의 정격전압을 가져야 하므로, IEC 61643-1 규격에서 전압 임펄스 시험에 사용되는 펄스파, 즉, 파두장(wave front length) 1.2μs이고 파미장(wave tail length) 50μs인 펄스파 인가 시에 제한 전압이 2-3kV로서 높게 나타나는 경향이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위한 것으로서, 본 발명의 목적은, SCR와 같은 싸이리스터 소자를 이용하여 제한 전압을 낮게 유지하고자 하며, 또한 SCR의 오동작시에는 부하를 단락시킬수 있으므로 노이즈에 대한 부동작 특성이 강하고 공통 모드와 차동 모드에서 우수한 서지(surge) 제한 기능을 수행할 수 있는 서지보호기를 제공하는 데 있다.
먼저, 본 발명의 특징을 요약하면, 상기의 목적을 달성하기 위한 본 발명의 일면에 따른 전압선, 중성선, 및 접지선으로 과도 전압의 입력을 방지하는 서지보호기는, 서로 반대 방향으로 연결된 제1 싸이리스터와 제2 싸이리스터를 이용하여 상기 전압선과 상기 접지선 사이에서 서로 반대 방향으로의 과도 전압의 입력을 방지하기 위한 제1서지보호 회로; 및 서로 반대 방향으로 연결된 제3 싸이리스터와 제4 싸이리스터를 이용하여 상기 중성선과 상기 접지선 사이에서 서로 반대 방향으로의 과도 전압의 입력을 방지하기 위한 제2서지보호 회로를 포함한다.
상기 제1서지보호 회로는, 상기 전압선과 상기 제1 싸이리스터의 게이트 단자 사이에 직렬 연결된 제1 커패시터와 제1 저항; 상기 제1 싸이리스터의 캐소드 전극과 상기 제2 싸이리스터의 애노드 전극이 연결된 제1 접점과 상기 제1 싸이리스터의 게이트 단자 사이에 병렬 연결된 제2 커패시터와 제1 인덕터; 상기 제1 접점과 상기 제2 싸이리스터의 게이트 단자 사이에 직렬 연결된 제3 커패시터와 제2 저항; 상기 전압선과 상기 제2 싸이리스터의 게이트 단자 사이에 병렬 연결된 제4 커패시터와 제2 인덕터; 및 상기 제1 접점과 상기 접지선 사이에 연결된 제3 저항을 포함하고, 상기 제2서지보호 회로는, 상기 중성선과 상기 제3 싸이리스터의 게이트 단자 사이에 직렬 연결된 제5 커패시터와 제4 저항; 상기 제3 싸이리스터의 캐소드 전극과 상기 제4 싸이리스터의 애노드 전극이 연결된 제2 접점과 상기 제3 싸이리스터의 게이트 단자 사이에 병렬 연결된 제6 커패시터와 제3 인덕터; 상기 제2 접점과 상기 제4 싸이리스터의 게이트 단자 사이에 직렬 연결된 제7 커패시터 와 제5 저항; 상기 중성선과 상기 제4 싸이리스터의 게이트 단자 사이에 병렬 연결된 제8 커패시터와 제4 인덕터; 및 상기 제2 접점과 상기 접지선 사이에 연결된 제6 저항을 포함한다.
상기 제1 싸이리스터, 상기 제2 싸이리스터, 상기 제3 싸이리스터, 및 상기 제4 싸이리스터는 SCR이다.
상기 전압선 또는 상기 중성선으로의 계통 전압은 저압(예를 들어, AC 1000V이하)이며 국내에서는 일반적으로 단상 220Vrms 또는 3상 380Vrms 이다.
상기 제1서지보호 회로 및 상기 제2서지보호 회로는, 파두장 5ns, 파미장 50ns 인 EFT (Electrical Fast Transient) 파형에 대해 4kV 의 펄스파 인가시에도 비활성화된다.
상기 제1서지보호 회로 및 상기 제2서지보호 회로의 제한 전압은 파두장 1.2μs, 파미장 50μs 의 표준 뇌임펄스 전압파형에 대해 20kV의 전압인가시에도 1kV 이내로 억제한다.
전압선 인입부에 제1 인덕터의 일측 단자를 연결하고 상기 제1서지보호 회로의 상기 전압선에 상기 제1 인덕터의 타측 단자를 연결하며, 중성선 인입부에 제2 인덕터의 일측 단자를 연결하고 상기 제2서지보호 회로의 상기 중성선에 상기 제2 인덕터의 타측 단자를 연결할 수 있다.
상기 전압선 인입부와 상기 중성선 인입부 사이에 연결된 제1 MOV; 상기 전압선 인입부와 상기 접지선 사이에 연결된 제2 MOV; 및 상기 중성선 인입부와 상기 접지선 사이에 연결된 제3 MOV를 더 포함할 수 있다.
본 발명에 따른 서지보호기에 따르면, SCR와 같은 싸이리스터 소자를 이용하여 제한 전압을 낮게 유지할 수 있으며, SCR의 노이즈에 의한 오동작 특성을 개선하고 공통 모드와 차동 모드에서 우수한 서지(surge) 제한 기능을 수행할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 서지 보호기(10)에 대한 회로를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 서지 보호기(10)는 바리스터들(MOV1, MOV2, MOV3), 인덕터들(LCM1, LCM2), 제1서지보호 회로(11) 및 제2 서지보호 회로(12)를 포함한다. MOV는 metal-oxide-varistor이다.
본 발명의 일실시예에 따른 서지 보호기(10)의 중요 구성 요소는 제1서지보호 회로(11) 및 제2 서지보호 회로(12)이지만, 전압선 인입부(L)에 인덕터(LCM1)의 일측 단자를 연결하고 제1서지보호 회로(11)의 전압선 단자(부하측 L)에 인덕터(LCM1)의 타측 단자를 연결할 수 있으며, 중성선 인입부(N)에 인덕터(LCM2)의 일측 단자를 연결하고 제2서지보호 회로(12)의 중성선 단자(부하측 N)에 인덕터(LCM2)의 타측 단자를 연결할 수 있다. 또한, 전압선 인입부(L)와 중성선 인입부(N) 사이에 제1 MOV(MOV1), 전압선 인입부(L)와 접지선(G) 사이에 제2 MOV(MOV2) 및 중성선 인입부(N)와 접지선(G) 사이에 제3 MOV(MOV3)를 연결하여 인입부들(L, N, G)을 통하여 입력되는 과도 전압으로부터 부하를 방지할 수도 있다. 경우에 따라서는 위와 같은 바리스터들(MOV1, MOV2, MOV3)이나 인덕터들(LCM1, LCM2)은 사용되지 않을 수도 있다.
위와 같은 바리스터들(MOV1, MOV2, MOV3)이나 인덕터들(LCM1, LCM2) 없이도 본 발명의 중요 요소인 제1서지보호 회로(11)와 제2서지보호 회로(12)를 이용하는 것만으로도 부하측으로의 과도 전압의 입력을 방지할 수도 있다. 전압선 인입부(L)와 접지선(G)사이에 제1서지보호 회로(11)를 연결하여 부하측 전압선 단자과 접지선으로 과도 전압의 입력을 방지할 수 있으며, 중성선 인입부(N)와 접지선(G)사이에 제2서지보호 회로(12)를 연결하여 부하측 중성선 단자와 접지선으로 과도 전압의 입력을 방지할 수 있다.
제1서지보호 회로(11)는 한쌍의 싸이리스터(S1, S2)를 이용하여 부하측 전압선 단자(L)와 접지선(G) 사이의 과도 전압의 입력을 방지할 수 있다. 또한, 제2서지보호 회로(12)는 한쌍의 싸이리스터(S3, S4)를 이용하여 부하측 중성선 단자(N)와 접지선(G) 사이의 과도 전압의 입력을 방지할 수 있다. 제1서지보호 회로(11)의 한쌍의 싸이리스터(S1, S2)는 서로 반대 극성으로 병렬 접속하여, 정극성 및 부극 성의 과도 전압 등이 부하측 전압선 단자(L)와 접지선(G)로 입력되더라도 부하를 충분히 보호할 수 있는 구조로 구성하였다. 또한, 제2서지보호 회로(12)의 한쌍의 싸이리스터(S3, S4)도 서로 반대 방향으로 연결되어, 정극성 및 부극성의 과도전압이 부하측 중성선 단자(N)와 접지선(G)로 입력되더라도 부하를 충분히 과도 전압으로부터 보호할 수 있도록 하였다.
여기서 싸이리스터들(S1, S2, S3, S4)은 SCR(silicon controlled rectifier)일 수 있고, 경우에 따라서는 트라이액(TRIAC)이나 다이액(DIAC) 등을 활용할 수도 있다.
제1서지보호 회로(11)는 제1 싸이리스터(S1), 제2 싸이리스터(S2), 제1 커패시터(C1), 제2 커패시터(C2), 제3 커패시터(C3), 제4 커패시터(C4), 제1 저항(R1), 제2 저항(R2), 제3 저항(R3), 제1 인덕터(L1), 및 제2 인덕터(L2)를 포함한다.
제2서지보호 회로(12)는 제1서지보호 회로(11)와 유사하며, 제3 싸이리스터(S3), 제4 싸이리스터(S4), 제5 커패시터(C5), 제6 커패시터(C6), 제7 커패시터(C7), 제8 커패시터(C8), 제4 저항(R4), 제5 저항(R5), 제6 저항(R6), 제3 인덕터(L3), 및 제4 인덕터(L4)를 포함한다.
제1서지보호 회로(11)에서, 제1 커패시터(C1)와 제1 저항(R1)은 부하측 전압선 단자(L)와 제1 싸이리스터(S1)의 게이트 단자 사이에 직렬 연결된다. 제2 커패시터(C2)와 제1 인덕터(L1)은 제1 싸이리스터(S1)의 캐소드 전극과 제2 싸이리스터(S2)의 애노드 전극이 연결된 제1 접점과 제1 싸이리스터(S1)의 게이트 단자 사이에 병렬 연결된다. 제3 커패시터(C3)와 제2 저항(R2)은 상기 제1 접점과 제2 싸 이리스터(S2)의 게이트 단자 사이에 직렬 연결된다. 제4 커패시터(C4)와 제2 인덕터(L2)는 부하측 전압선 단자(L)과 제2 싸이리스터(S2)의 게이트 단자 사이에 병렬 연결된다. 그리고, 제3 저항(R3)은 상기 제1 접점과 접지선(G) 사이에 연결된다.
제2서지보호 회로(12)에서, 제5 커패시터(C5)와 제4 저항(R4)은 부하측 중성선 단자(N)와 제3 싸이리스터(S3)의 게이트 단자 사이에 직렬 연결된다. 제6 커패시터(C6)와 제3 인덕터(L3)는 제3 싸이리스터(S3)의 캐소드 전극과 제4 싸이리스터(S4)의 애노드 전극이 연결된 제2 접점과 제3 싸이리스터(S3)의 게이트 단자 사이에 병렬 연결된다. 제7 커패시터(C7)와 제5 저항(R5)는 상기 제2 접점과 제4 싸이리스터(S4)의 게이트 단자 사이에 직렬 연결된다. 제8 커패시터(C8)와 제4 인덕터(L4)는 부하측 중성선 단자(N)와 제4 싸이리스터(S4)의 게이트 단자 사이에 병렬 연결된다. 그리고, 제6 저항(R6)은 상기 제2 접점과 접지선(G) 사이에 연결된다.
위와 같이, 제1 서지보호 회로(11)와 제2 서지보호 회로(12)는 부하측 전압선 단자(L), 중성선 단자(N)와 접지선 단자(G)에 공통 모드 또는 차동 모드 등 어떠한 과도 전압에도 대응하여 부하를 보호할 수 있도록 한다. 바리스터들(MOV1, MOV2, MOV3)이나 인덕터들(LCM1, LCM2)이 사용되는 경우에도, 인입 단자들(L, N, G)을 통하여 과도 전압이 입력 시에 바리스터들(MOV1, MOV2, MOV3)의 저항 감소로 과도 전압을 감쇠시킬 수 있으나 여전히 높은 잔류전압이 존재하며, 바리스터들(MOV1, MOV2, MOV3)이나 인덕터들(LCM1, LCM2)의 동작이 불충분한 경우에도 제1 서지보호 회로(11)와 제2 서지보호 회로(12)가 동작하여 전압선 인입부(L) 또는 중성선 인입 부(N)으로의 220Vrms 계통 전압이나 도 2와 같은 ETF(Electrical Fast Transient) 파형에는 제1 서지보호 회로(11)와 제2 서지보호 회로(12)가 비활성화되지만 소정의 과도 전압(도 4 참조)에는 활성화되어 부하를 보호할 수 있도록 동작 한다. 여기서 C1, R1은 SCR(S1)의 게이트전류를 1차적으로 제한하기 위한 것으로 C1은 계통의 누설전류 제한조건을 만족하도록 선정한다. SCR(S2)에 대하여 C3, R2 도 위와 같이 계통의 누설전류 제한조건을 만족하도록 선정한다.
예를 들어, 정상 상태에서 220Vrms 계통 전압이 인입부 L-G 또는 N-G 사이에 인가될 때에는, 제1 서지보호 회로(11)와 제2 서지보호 회로(12)는 비활성화된다. 제1 서지보호 회로(11)의 L1 및 C2를 [수학식 1]과 같은 조건을 만족하도록 설계함으로써, 인입부 L-G를 통하여 220Vrms 계통 전압이 입력될 때에는 싸이리스터 S1의 게이트에 인가될 트리거(trigger) 전류가 L1을 통해 바이패스되어 싸이리스터 S1이 비활성화된다. [수학식 1]에서 ZL1은 L1의 임피던스, ZC2은 C2의 임피던스, RGK는 싸이리스터의 게이트와 캐소드 간 내부 저항이다.
[수학식 1]
ZL1 << RGK << ZC2
또한, 마찬가지로, 인입부 L-G를 통하여 220Vrms 계통 전압이 반대의 상으로 입력될 때에는, 제1 서지보호 회로(11)의 L2 및 C4가 [수학식 1]과 유사한 방식으로 결정되도록 설계함으로써, 싸이리스터 S2의 게이트에 인가될 트리거(trigger) 전류가 L2를 통해 바이패스되어 싸이리스터 S2가 비활성화되도록 할 수 있다. 또 한, 인입부 N-G를 통하여 220Vrms 계통 전압이 입력될 때에는, 제2 서지보호 회로(12)의 L3 및 C6가 [수학식 1]과 유사한 방식으로 결정되도록 설계함으로써, 싸이리스터 S3의 게이트에 인가될 트리거(trigger) 전류가 L3를 통해 바이패스되어 싸이리스터 S3가 비활성화되도록 할 수 있으며, 인입부 N-G를 통하여 220Vrms 계통 전압이 반대의 상으로 입력될 때에는, 제2 서지보호 회로(12)의 L4 및 C8가 [수학식 1]과 유사한 방식으로 결정되도록 설계함으로써, 싸이리스터 S4의 게이트에 인가될 트리거(trigger) 전류가 L4를 통해 바이패스되어 싸이리스터 S4가 비활성화되도록 할 수 있다.
또한, 도 2와 같은 EFT(Electrical Fast Transient) 파형을 인입부 L-G, L-N, 또는 N-G 사이에 인가하는 경우에는, 제1 서지보호 회로(11)와 제2 서지보호 회로(12)는 역시 비활성화된다. 도 2의 펄스파(burst) 하나에 대한 자세한 파형을 나타내는 도 3과 같이, EFT 파형은 4kV(또는 그 이내)의 진폭과 5kHz 주기를 갖는 펄스파로서, 파두장 5ns (또는 그 이하) 및 파미장 50ns (또는 그 이하) 정도이다. 도 2와 같은 EFT 파형이 인입부 L-G를 통하여 입력될 때에는 제1 서지보호 회로(11)의 L1 및 C2를 [수학식 2]과 같은 조건을 만족하도록 설계함으로써, 싸이리스터 S1의 게이트에 인가될 트리거 전류가 C2를 통해 바이패스되어 싸이리스터 S1이 비활성화된다.
[수학식 2]
ZC2 << RGK << ZL1
또한, 마찬가지로, 인입부 L-G를 통하여 EFT 파형이 반대의 상으로 입력될 때에는, 제1 서지보호 회로(11)의 L2 및 C4가 [수학식 2]과 유사한 방식으로 결정되도록 설계함으로써, 싸이리스터 S2의 게이트에 인가될 트리거(trigger) 전류가 C4를 통해 바이패스되어 싸이리스터 S2가 비활성화되도록 할 수 있다. 또한, 인입부 N-G를 통하여 EFT 파형이 입력될 때에는, 제2 서지보호 회로(12)의 L3 및 C6가 [수학식 2]와 유사한 방식으로 결정되도록 설계함으로써, 싸이리스터 S3의 게이트에 인가될 트리거(trigger) 전류가 C6를 통해 바이패스되어 싸이리스터 S3가 비활성화되도록 할 수 있으며, 인입부 N-G를 통하여 EFT 파형이 반대의 상으로 입력될 때에는, 제2 서지보호 회로(12)의 L4 및 C8가 [수학식 2]와 유사한 방식으로 결정되도록 설계함으로써, 싸이리스터 S4의 게이트에 인가될 트리거(trigger) 전류가 C8를 통해 바이패스되어 싸이리스터 S4가 비활성화되도록 할 수 있다.
도 4는 서지 상태에 대한 전압 임펄스 시험에 사용되는 펄스파에 대한 파형이다.
도 4와 같이, IEC 61643-1의 서지 상태에 대한 전압 임펄스 시험에서는 파두장 1.2μs, 파미장 50μs의 펄스파가 사용된다. 파두장은 피크 전압(Vpk)의 0.3~0.9 사이의 시간(T1)의 1.67배에 해당하는 시간(Tf)으로서 1.2μs 정도이며, 파미장은 0.3Vpk의 접선이 시간축 절편으로부터 0.5Vpk에 이르는 시간(Th)으로서 50μs 정도이다.
이와 같은 서지 펄스에 대한 실험에서, 제1 서지보호 회로(11)와 제2 서지보호 회로(12)의 제한 전압은 20kV의 임펄스 인가시1kV 이내로 나타남을 확인하였다. 예를 들어, 1kV 이상의 진폭을 갖는 임펄스가 인입부 L-G 또는 N-G 사이에 인가될 때에는, 제1 서지보호 회로(11)와 제2 서지보호 회로(12)는 활성화되어 부하를 보호한다. 예를 들어, 제1 서지보호 회로(11)의 L1 및 C2를 [수학식 3]과 같은 조건을 만족하도록 설계함으로써, 인입부 L-G를 통하여 1kV 이상의 진폭을 갖는 도 3과 같은 임펄스 파형이 입력될 때에는 싸이리스터 S1의 게이트에 트리거링 전류가 인입됨으로써 싸이리스터 S1이 활성화되어 접지로 대부분의 전압과 전류를 통과시키고 부하로 흘러들어가는 과도 전압을 방지하게 된다. 이 때 R3는 SCR 도통시에 순간적으로 단락회로가 구성되므로 과도한 단락전류를 제한하여 SCR을 보호하는 역할을 한다.
[수학식 3]
RGK ≒ ZL1 << ZC2
또한, 마찬가지로, 인입부 L-G를 통하여 1kV 이상의 진폭을 갖는 도 3과 같은 임펄스 파형이 반대의 상으로 입력될 때에는, 제1 서지보호 회로(11)의 L2 및 C4가 [수학식 3]과 유사한 방식으로 결정되도록 설계함으로써, 싸이리스터 S2의 게이트에 트리거링 전류가 인입됨으로써 싸이리스터 S2이 활성화되어 접지로 대부분의 전압과 전류를 통과시키고 부하로 흘러들어가는 과도 전압을 방지하게 된다. 또한, 인입부 N-G를 통하여 1kV 이상의 진폭을 갖는 도 3과 같은 임펄스 파형이 입력될 때에는, 제2 서지보호 회로(12)의 L3 및 C6가 [수학식 3]과 유사한 방식으로 결정되도록 설계함으로써, 싸이리스터 S3의 게이트에 트리거링 전류가 인입됨으로써 싸이리스터 S3이 활성화되어 접지로 대부분의 전압과 전류를 통과시키고 부하로 흘러들어가는 과도 전압을 방지하게 되며, 인입부 N-G를 통하여 1kV 이상의 진폭을 갖는 도 3과 같은 임펄스 파형이 반대의 상으로 입력될 때에는, 제2 서지보호 회로(12)의 L4 및 C8가 [수학식 3]과 유사한 방식으로 결정되도록 설계함으로써, 싸이리스터 S4의 게이트에 트리거링 전류가 인입됨으로써 싸이리스터 S4이 활성화되어 접지로 대부분의 전압과 전류를 통과시키고 부하로 흘러들어가는 과도 전압을 방지하게 된다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 일실시예에 따른 서지 보호기에 대한 회로를 설명하기 위한 도면이다.
도 2는 EFT 파형을 나타낸다.
도 3은 도 2의 펄스파 하나에 대한 자세한 파형이다.
도 4는 서지 상태에 대한 전압 임펄스 시험에 사용되는 펄스파에 대한 파형이다.

Claims (7)

  1. 전압선, 중성선, 및 접지선으로 과도 전압의 입력을 방지하는 서지보호기에 있어서,
    서로 반대 방향으로 연결된 제1 싸이리스터와 제2 싸이리스터를 이용하여 상기 전압선과 상기 접지선 사이의 과도 전압의 입력을 방지하기 위한 제1서지보호 회로; 및
    서로 반대 방향으로 연결된 제3 싸이리스터와 제4 싸이리스터를 이용하여 상기 중성선과 상기 접지선 사이의 과도 전압의 입력을 방지하기 위한 제2서지보호 회로를 포함하고,
    상기 제1서지보호 회로 및 상기 제2서지보호 회로는, 파두장 5ns 및 파미장 50ns의 4kV 이내의 펄스파에 대하여 비활성화되는 것을 특징으로 하는 서지보호기.
  2. 전압선, 중성선, 및 접지선으로 과도 전압의 입력을 방지하는 서지보호기에 있어서,
    서로 반대 방향으로 연결된 제1 싸이리스터와 제2 싸이리스터를 이용하여 상기 전압선과 상기 접지선 사이의 과도 전압의 입력을 방지하기 위한 제1서지보호 회로; 및 서로 반대 방향으로 연결된 제3 싸이리스터와 제4 싸이리스터를 이용하여 상기 중성선과 상기 접지선 사이의 과도 전압의 입력을 방지하기 위한 제2서지보호 회로를 포함하고,
    상기 제1서지보호 회로는, 상기 전압선과 상기 제1 싸이리스터의 게이트 단자 사이에 직렬 연결된 제1 커패시터와 제1 저항; 상기 제1 싸이리스터의 캐소드 전극과 상기 제2 싸이리스터의 애노드 전극이 연결된 제1 접점과 상기 제1 싸이리스터의 게이트 단자 사이에 병렬 연결된 제2 커패시터와 제1 인덕터; 상기 제1 접점과 상기 제2 싸이리스터의 게이트 단자 사이에 직렬 연결된 제3 커패시터와 제2 저항; 상기 전압선과 상기 제2 싸이리스터의 게이트 단자 사이에 병렬 연결된 제4 커패시터와 제2 인덕터; 및 상기 제1 접점과 상기 접지선 사이에 연결된 제3 저항을 포함하고,
    상기 제2서지보호 회로는, 상기 중성선과 상기 제3 싸이리스터의 게이트 단자 사이에 직렬 연결된 제5 커패시터와 제4 저항; 상기 제3 싸이리스터의 캐소드 전극과 상기 제4 싸이리스터의 애노드 전극이 연결된 제2 접점과 상기 제3 싸이리스터의 게이트 단자 사이에 병렬 연결된 제6 커패시터와 제3 인덕터; 상기 제2 접점과 상기 제4 싸이리스터의 게이트 단자 사이에 직렬 연결된 제7 커패시터와 제5 저항; 상기 중성선과 상기 제4 싸이리스터의 게이트 단자 사이에 병렬 연결된 제8 커패시터와 제4 인덕터; 및 상기 제2 접점과 상기 접지선 사이에 연결된 제6 저항을 포함하는 것을 특징으로 하는 서지보호기.
  3. 전압선, 중성선, 및 접지선으로 과도 전압의 입력을 방지하는 서지보호기에 있어서,
    서로 반대 방향으로 연결된 제1 싸이리스터와 제2 싸이리스터를 이용하여 상기 전압선과 상기 접지선 사이의 과도 전압의 입력을 방지하기 위한 제1서지보호 회로; 및
    서로 반대 방향으로 연결된 제3 싸이리스터와 제4 싸이리스터를 이용하여 상기 중성선과 상기 접지선 사이의 과도 전압의 입력을 방지하기 위한 제2서지보호 회로를 포함하고,
    상기 제1서지보호 회로 및 상기 제2서지보호 회로의 제한 전압은 파두장 1.2μs 및 파미장 50μs 의 펄스파 20kV 인가시 1kV 이내인 것을 특징으로 하는 서지보호기.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 싸이리스터, 상기 제2 싸이리스터, 상기 제3 싸이리스터, 및 상기 제4 싸이리스터는 SCR인 것을 특징으로 하는 서지보호기.
  5. 삭제
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    전압선 인입부에 제1 인덕터의 일측 단자를 연결하고 상기 제1서지보호 회로의 상기 전압선에 상기 제1 인덕터의 타측 단자를 연결하며,
    중성선 인입부에 제2 인덕터의 일측 단자를 연결하고 상기 제2서지보호 회로의 상기 중성선에 상기 제2 인덕터의 타측 단자를 연결한 것을 특징으로 하는 서지보호기.
  7. 제6항에 있어서,
    상기 전압선 인입부와 상기 중성선 인입부 사이에 연결된 제1 MOV;
    상기 전압선 인입부와 상기 접지선 사이에 연결된 제2 MOV; 및
    상기 중성선 인입부와 상기 접지선 사이에 연결된 제3 MOV
    를 더 포함하는 것을 특징으로 하는 서지보호기.
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