KR101060637B1 - Manufacturing Method of Power Semiconductor Device - Google Patents

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Abstract

본 발명은 채널길이를 줄임으로써 채널 저항을 줄여 전력 반도체 소자의 전체 도통 손실을 줄이도록 한 전력 반도체 소자의 제조방법에 관한 것으로서, 본 발명의 전력 반도체 소자의 제조방법은,제 1 도전형 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상의 일정영역에 제 1 게이트 전극을 형성하는 단계; 상기 제 1 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 제 2 도전형 불순물 이온을 주입하여 상기 반도체 기판의 표면내에 제 2 도전형 웰 영역을 형성하는 단계; 상기 제 1 게이트 전극을 등방성 식각하여 상기 제 1 게이트 전극보다 두께와 폭이 줄어든 제 2 게이트 전극을 형성하는 단계; 상기 제 2 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 제 1 도전형 불순물 이온을 선택적으로 주입하여 상기 제 2 도전형 웰 영역이 형성된 반도체 기판의 표면내에 소오스 영역을 형성하고 채널 영역을 정의하는 단계; 및 상기 반도체 기판의 상면 및 배면에 각각 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하여 이루어지며, 상기 채널 영역의 길이는 줄어든 상기 제 1 게이트 전극의 두께와 폭만큼 짧아진다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a power semiconductor device in which the channel resistance is reduced by reducing the channel resistance, thereby reducing the total conduction loss of the power semiconductor device. Forming a gate insulating film on the substrate; Forming a first gate electrode in a predetermined region on the gate insulating film; Implanting second conductivity type impurity ions onto the entire surface of the semiconductor substrate using the first gate electrode as a mask to form a second conductivity type well region in the surface of the semiconductor substrate; Isotropically etching the first gate electrode to form a second gate electrode having a thickness and a width smaller than that of the first gate electrode; By using the second gate electrode as a mask, a first conductivity type impurity ion is selectively implanted into the entire surface of the semiconductor substrate to form a source region in the surface of the semiconductor substrate on which the second conductivity type well region is formed and define a channel region. Making; And forming a source electrode and a drain electrode on the top and bottom surfaces of the semiconductor substrate, respectively, and the length of the channel region is shortened by the thickness and width of the first gate electrode.

전력 반도체 소자, 게이트 전극, 절연막, 소오스 영역, 웰 영역, 드레인 전극 Power semiconductor device, gate electrode, insulating film, source region, well region, drain electrode

Description

전력 반도체 소자의 제조방법{method for manufacturing of power semiconductor device}Method for manufacturing of power semiconductor device

본 발명은 전력 반도체 소자의 제조방법에 관한 것으로, 특히 셀프 얼라인(self align) 공정을 적용하여 채널 저항을 작게 함으로써 도통 손실(conduction loss)을 개선하도록 한 전력 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a power semiconductor device, and more particularly, to a method for manufacturing a power semiconductor device by reducing a channel resistance by applying a self align process.

일반적으로 전력 반도체 소자는 스위칭 모드 파워 서플라이(switching mode power supply), 램프 발라스트(lamp ballast) 및 모터 구동 회로 등에 사용되고 있다. In general, power semiconductor devices are used in switching mode power supplies, lamp ballasts, and motor driving circuits.

최근 응용 기기의 대형화·대용량화 추세에 따라 높은 항복 전압(breakdown voltage), 높은 전류(high current) 및 고속 스위칭 특성을 갖는 전력 반도체 소자의 필요성이 대두되고 있다. Recently, with the trend toward larger and larger capacities of applications, there is a need for a power semiconductor device having high breakdown voltage, high current, and high speed switching characteristics.

즉, 오프 상태 또는 스위치가 오프되는 순간에 전력 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉, 높은 항복 전압 특성이 기본적으로 요구된다. That is, a characteristic that can withstand the reverse high voltage of the PN junction applied to both ends of the power semiconductor element in the off state or the moment of switching off, that is, a high breakdown voltage characteristic is basically required.

이와 같은 전력 반도체 소자는 특히, 매우 큰 전류를 흐르게 하면서도 도통 상태에서 전력손실을 적게 하기 위하여 낮은 온저항(on-resistance) 또는 낮은 포화전압(saturation voltage) 특성이 요구된다. In particular, such a power semiconductor device requires a low on-resistance or low saturation voltage to reduce power loss in a conductive state while allowing a very large current to flow.

도 1은 종래 기술에 의한 플래너형 게이트 구조를 갖는 전력 반도체 소자를 나타낸 단면도이다.1 is a cross-sectional view showing a power semiconductor device having a planar gate structure according to the prior art.

종래 기술에 의한 플래너형 게이트 구조를 갖는 전력 반도체 소자는 도 1에 도시한 바와 같이, 게이트 전극(30)과 소오스 전극(35)이 반도체 기판(10)의 동일 평면에 형성되며, 드레인 전극(40)이 상기 반도체 기판(10)의 배면에 형성된 구조를 갖는다.In the power semiconductor device having the planar gate structure according to the related art, as shown in FIG. 1, the gate electrode 30 and the source electrode 35 are formed on the same plane of the semiconductor substrate 10, and the drain electrode 40 is formed. ) Has a structure formed on the back surface of the semiconductor substrate 10.

여기서, 상기 반도체 기판(10)은 고농도의 n형 반도체 기판으로 상기 소오스 전극(35)과 그 양측의 게이트 전극(30)과 일부 오버랩되어 상기 반도체 기판(10)의 표면내에 p형으로 도전된 바디(body)영역(15)이 형성되어 있다.Here, the semiconductor substrate 10 is a high concentration n-type semiconductor substrate, which partially overlaps the source electrode 35 and the gate electrodes 30 on both sides thereof, and has a p-type body in the surface of the semiconductor substrate 10. (body) region 15 is formed.

그리고, 상기 게이트 전극(30)의 하부에 상기 반도체 기판(10)과 접하는 계면에는 게이트 절연막(20)이 형성되어 있다.In addition, a gate insulating film 20 is formed at an interface in contact with the semiconductor substrate 10 under the gate electrode 30.

또한, 상기 소오스 전극(35)의 가장자리의 하부의 상기 바디 영역(15)에는 n+형으로 도전된 소오스 영역(25)이 형성되어 있다.In addition, a source region 25 conductive with an n + type is formed in the body region 15 below the edge of the source electrode 35.

또한, 상기 반도체 기판(10)의 표면내에는 n형 드리프트(n-drift) 영역(11)이 형성되어 있다.In addition, an n-drift region 11 is formed in the surface of the semiconductor substrate 10.

상기와 같이 구성된 종래 기술에 의한 플래너 게이트 구조를 갖는 전력 반도체 소자는 도통 상태에서 도 1에 나타난 화살표 방향의 전류 흐름을 따라 저항 성 분(RD,RJ,RCH)을 갖는다.The power semiconductor device having the planar gate structure according to the related art configured as described above has resistive components R D , R J , and R CH along the current flow in the direction of the arrow shown in FIG. 1 in a conductive state.

즉, 상기 반도체 기판(10)의 표면내에 형성된 드리프트 영역(11)에 의한 드리프트 레이어 저항(RD), 인접한 액티브 P형 바디영역(15) 사이의 JFET(Junction field effect transistor) 작용에 의한 JFET 저항(RJ) 및 채널 저항(RCH)으로 구분된다. That is, the drift layer resistance R D by the drift region 11 formed in the surface of the semiconductor substrate 10 and the JFET resistance due to the action of the junction field effect transistor (JFET) between the adjacent active P-type body regions 15. (R J ) and channel resistance (R CH ).

한편, 전력 반도체 소자의 전압 정격이 높아질수록, 높은 비저항의 두꺼운 드리프트 영역(11)을 적용하여야 하므로 도통 시 전체 저항에서 드리프트 영역(11) 의한 드리프트 레이어 저항(RD)이 차지하는 비중이 높아진다. On the other hand, the higher the voltage rating of the power semiconductor device, the higher the specific resistance of the thick drift region 11 should be applied, so that the specific gravity of the drift layer resistance R D by the drift region 11 in the overall resistance during conduction becomes high.

이와는 반대로 전력 반도체 소자의 전압 정격이 낮아질수록, 전체 저항에서 드리프트 레이어 저항(RD)의 비중은 줄어들며 상대적으로 채널 저항(RCH)의 비중이 점점 커지게 된다. On the contrary, as the voltage rating of the power semiconductor device decreases, the specific gravity of the drift layer resistor R D decreases and the relative proportion of the channel resistance R CH increases.

따라서, 전체 저항에서 채널 저항(RCH)이 차지하는 부분이 큰 중전압(medium voltage) 또는 소전압(low voltage) 전력 반도체 소자에 있어 채널 저항(RCH)을 줄이는 것은 전력 반도체 소자의 전체 도통 손실을 줄일 수 있다.Thus, a large middle-voltage part occupied by the channel resistance (R CH) across the resistance (medium voltage) or a predetermined voltage (low voltage) power, reducing the channel resistance (R CH) in the semiconductor device overall conduction losses of the power semiconductor device Can be reduced.

그러나 이와 같은 종래 기술에 의한 전력 반도체 소자의 제조방법은 다음과 같은 제약 조건으로 인하여 전력 반도체 소자의 특성개선에 제한을 받게된다.However, the manufacturing method of the power semiconductor device according to the prior art is limited by the characteristics improvement of the power semiconductor device due to the following constraints.

즉, 바디 영역 및 소오스 영역을 형성하기 위해 동일한 게이트 전극을 마스크로 사용하므로 공정 및 소자의 특성에서 요구되는 일정한 접합 깊이를 갖는 바디 영역 및 소오스 영역의 경우 고정된 값의 채널 길이만을 갖게 되어 채널 길이의 제어를 통한 채널 저항을 개선할 수 없다. That is, since the same gate electrode is used as a mask to form the body region and the source region, in the case of the body region and the source region having a constant junction depth required for process and device characteristics, only the fixed channel length is obtained. Can not improve the channel resistance through the control of.

본 발명은 상기와 같은 종래의 문제를 해결하기 위한 것으로 채널길이를 줄임으로써 채널 저항을 줄여 전력 반도체 소자의 전체 도통 손실을 줄이도록 한 전력 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.Disclosure of Invention The present invention has been made in view of the above-described conventional problems, and an object thereof is to provide a method of manufacturing a power semiconductor device which reduces the channel resistance by reducing the channel length to reduce the total conduction loss of the power semiconductor device.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 전력 반도체 소자의 제조방법은 제 1 도전형 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상의 일정영역에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 제 2 도전형 불순물 이온을 주입하여 상기 반도체 기판의 표면내에 제 2 도전형 웰 영역을 형성하는 단계; 상기 게이트 전극을 선택적으로 식각하여 상기 게이트 전극의 두께 및 폭을 줄이는 단계; 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 제 1 도전형 불순물 이온을 선택적으로 주입하여 상기 제 2 도전형 웰 영역이 형성된 반도체 기판의 표면내에 소오스 영역을 형성하는 단계; 상기 반도체 기판의 상면 및 배면에 각각 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.Method of manufacturing a power semiconductor device according to the present invention for achieving the above object comprises the steps of forming a gate insulating film on the first conductivity type semiconductor substrate; Forming a gate electrode in a predetermined region on the gate insulating film; Implanting second conductivity type impurity ions onto the entire surface of the semiconductor substrate using the gate electrode as a mask to form a second conductivity type well region in the surface of the semiconductor substrate; Selectively etching the gate electrode to reduce the thickness and width of the gate electrode; Selectively implanting first conductivity type impurity ions into the entire surface of the semiconductor substrate using the gate electrode as a mask to form a source region in a surface of the semiconductor substrate on which the second conductivity type well region is formed; And forming a source electrode and a drain electrode on the top and bottom surfaces of the semiconductor substrate, respectively.

또한, 본 발명의 다른 실시예에 의한 전력 반도체 소자의 제조방법은 제 1 도전형 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상의 일정영역에 게이트 전극을 형성하는 단계; 상기 게이트 전극의 표면에 절연막을 형성하는 단계; 상기 절연막이 형성된 게이트 전극을 마스크로 전면에 제 2 도전형 불순물 이온을 주입하여 상기 반도체 기판의 표면내에 제 2 도전형 웰 영역을 형성하는 단계; 상기 절연막을 제거하는 단계; 상기 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 제 1 도전형 불순물 이온을 선택적으로 주입하여 상기 제 2 도전형 웰 영역이 형성된 반도체 기판의 표면내에 소오스 영역을 형성하는 단계; 상기 반도체 기판의 상면 및 배면에 각각 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In addition, a method of manufacturing a power semiconductor device according to another embodiment of the present invention comprises the steps of forming a gate insulating film on the first conductivity type semiconductor substrate; Forming a gate electrode in a predetermined region on the gate insulating film; Forming an insulating film on a surface of the gate electrode; Implanting second conductivity type impurity ions into the entire surface of the semiconductor substrate using the gate electrode having the insulating layer formed thereon as a mask to form a second conductivity type well region in the surface of the semiconductor substrate; Removing the insulating film; Selectively implanting first conductivity type impurity ions into the entire surface of the semiconductor substrate using the gate electrode as a mask to form a source region in a surface of the semiconductor substrate on which the second conductivity type well region is formed; And forming a source electrode and a drain electrode on the top and bottom surfaces of the semiconductor substrate, respectively.

본 발명에 의한 전력 반도체 소자의 제조방법은 다음과 같은 효과가 있다.The method for manufacturing a power semiconductor device according to the present invention has the following effects.

즉, 플래너 게이트 구조를 갖는 전력 반도체 소자에서 바디영역과 소오스 영역을 형성함에 있어 일정한 수준의 액티브 웰(바디영역)과 소오스 영역의 접합 깊이를 유지하면서 채널 길이를 줄일 수 있도록 소오스 영역 형성시 새로운 이온 주입 마스크를 적용하여 작은 채널 저항을 갖는 소자를 구현하여 전력 반도체 소자의 동작 시 도통 손실을 줄일 수 있다. That is, in forming a body region and a source region in a power semiconductor device having a planar gate structure, new ions are formed when forming a source region so that the channel length can be reduced while maintaining a junction depth between the active well (body region) and the source region. By applying an injection mask, a device having a small channel resistance can be implemented to reduce conduction loss during operation of the power semiconductor device.

이하, 첨부된 도면을 참고하여 본 발명에 의한 전력 반도체 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a power semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2f는 본 발명의 제 1 실시예에 의한 전력 반도체 소자의 제조방법을 나타낸 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a power semiconductor device according to a first embodiment of the present invention.

도 2a에 도시한 바와 같이, 안티몬(Sb) 또는 비소(arsenic, As) 기판을 사용한 반도체 기판(101)에 에피택셜 성장하여 반도체 기판(101)위에 인(phosphorus)이 도핑된 에피택셜층(102)을 형성한다.As shown in FIG. 2A, an epitaxial layer 102 doped with phosphorus on the semiconductor substrate 101 by epitaxially growing the semiconductor substrate 101 using an antimony (Sb) or an arsenic (As) substrate. ).

이어서, 상기 에피택셜층(102)이 형성된 반도체 기판(101)을 900~1200℃의 온도에서 열산화하여 상기 에피택셜층(102)상에 게이트 산화막(103)을 300~1500Å의 두께로 형성한다.Subsequently, the semiconductor substrate 101 on which the epitaxial layer 102 is formed is thermally oxidized at a temperature of 900 to 1200 ° C. to form a gate oxide film 103 on the epitaxial layer 102 to a thickness of 300 to 1500 Å. .

여기서, 상기 게이트 산화막(103)은 상기 반도체 기판(101)을 열산화하여 형성하는 것을 설명하고 있지만, 이에 한정하지 않고 산화막 등을 CVD 등으로 증착하여 형성할 수도 있다.Here, the gate oxide film 103 is formed by thermally oxidizing the semiconductor substrate 101. However, the gate oxide film 103 is not limited thereto and may be formed by depositing an oxide film or the like by CVD.

또한, 상기 게이트 산화막(103)의 두께는 소자의 문턱전압(threshold voltage) 및 게이트 절연 내압의 요구 수준에 따라 적절하게 형성할 수 있다.In addition, the thickness of the gate oxide layer 103 may be appropriately formed according to the required level of the threshold voltage and the gate insulation breakdown voltage of the device.

이어서, 상기 게이트 산화막(103)을 포함한 반도체 기판(101)의 전면에 폴리 실리콘막(104)을 4000~10000Å의 두께로 형성한다. Subsequently, a polysilicon film 104 is formed on the entire surface of the semiconductor substrate 101 including the gate oxide film 103 to a thickness of 4000 to 10000 GPa.

여기서, 상기 폴리 실리콘막(104)은 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법 등을 이용하여 증착한다. Here, the polysilicon film 104 is deposited using a low pressure chemical vapor deposition (LPCVD) or a plasma enhanced chemical vapor deposition (PECVD) method.

이어서, 상기 폴리 실리콘막(104)의 저항을 줄이기 위해 상기 폴리 실리콘막(104)의 전면에 500~700℃의 온도에서 POCl3(Phosphorus Oxychloride) 가스를 증착할 수 있다. Subsequently, in order to reduce the resistance of the polysilicon layer 104, POCl 3 (Phosphorus Oxychloride) gas may be deposited on the entire surface of the polysilicon layer 104 at a temperature of 500 ° C. to 700 ° C.

한편, 상기 POCl3 가스를 증착한 후 전면에 딥 에치(dep etch)를 실시한다. 이때 상기 딥 에치는 10:1 HF 3min/ H2O2 3min의 조건에서 실시한다. 여기서, 상기 딥 에치는 상기 폴리 실리콘막(104)의 표면에 POCl3 가스를 증착할 때 형성된 자연 산화막을 제거하기 위한 공정이다.Meanwhile, after depositing the POCl 3 gas, a deep etch is performed on the entire surface. At this time, the deep etch is carried out under the condition of 10: 1 HF 3min / H 2 O 2 3min. Here, the deep etch is a process for removing a native oxide film formed when the POCl 3 gas is deposited on the surface of the polysilicon film 104.

도 2b에 도시한 바와 같이, 상기 폴리 실리콘막(104)을 포토 및 식각공정을 통해 선택적으로 패터닝(patterning)하여 일정한 간격을 갖는 제 1 게이트 전극(105a)을 형성한다. As shown in FIG. 2B, the polysilicon film 104 is selectively patterned through a photo and etching process to form a first gate electrode 105a having a predetermined interval.

도 2c에서 도시한 바와 같이, 상기 제 1 게이트 전극(105a)을 마스크로 이용하여 상기 반도체 기판(101)의 전면에 1E13 ~ 1E14/㎠ 도즈(dose)의 P형 불순물 이온 중 보론(boron)을 50 ~ 150keV의 에너지로 이온 주입하여 반도체 기판(101)의 표면내에 p-웰 영역(106)을 형성한다.As shown in FIG. 2C, boron of P-type impurity ions of 1E13 to 1E14 / cm 2 dose is formed on the entire surface of the semiconductor substrate 101 using the first gate electrode 105a as a mask. Ion implantation with energy of 50 to 150 keV forms the p-well region 106 in the surface of the semiconductor substrate 101.

여기서, 상기 p-웰 영역(106)은 p형 불순물 이온을 주입한 후 1000 ~ 1200℃의 온도에서 1~3시간 정도의 확산 공정을 진행하여 형성한다.Here, the p-well region 106 is formed by implanting p-type impurity ions and performing a diffusion process for about 1 to 3 hours at a temperature of 1000 to 1200 ° C.

도 2d에 도시한 바와 같이, 상기 제 1 게이트 전극(도 2c의 105a)을 등방성 식각 공정을 진행하여 표면으로부터 2000 ~ 5000Å정도의 두께를 제거한다. 이때 제 1 게이트 전극(도 2c의 105a)를 등방성 식각하여 형성된 제 2 게이트 전극(105)은 제 1 게이트 전극(도 2c의 105a)에 비하여 수직 및 수평 방향으로 약 2000 ~ 5000Å 만큼 그 크기가 줄어들게 된다.As shown in FIG. 2D, the first gate electrode 105a of FIG. 2C is subjected to an isotropic etching process to remove a thickness of about 2000 to 5000 kPa from the surface. At this time, the second gate electrode 105 formed by isotropically etching the first gate electrode 105a of FIG. 2c may be reduced in size by about 2000 to 5000 kV in the vertical and horizontal directions compared to the first gate electrode 105a of FIG. 2c. do.

도 2e에 도시한 바와 같이, 상기 제 2 게이트 전극(105)을 포함한 반도체 기판(101)의 전면에 포토레지스트(107)를 도포한 후, 노광 및 현상공정을 통해 상기 포토레지스트(107)를 패터닝하고, 상기 패터닝된 포토레지스트(107) 및 제 2 게이트 전극(105)을 마스크로 이용하여 전면에 N형 불순물 이온을 주입하여 상기 p-웰 영역(106)이 형성된 반도체 기판(101)의 표면내에 소오스 영역(108)을 형성한다. As shown in FIG. 2E, after the photoresist 107 is coated on the entire surface of the semiconductor substrate 101 including the second gate electrode 105, the photoresist 107 is patterned through an exposure and development process. Then, using the patterned photoresist 107 and the second gate electrode 105 as a mask, N-type impurity ions are implanted into the entire surface to form the p-well region 106 in the surface of the semiconductor substrate 101. Source region 108 is formed.

이때 도 2d에서 상기 제 1 게이트 전극(도 2c의 105a)의 등방성 식각을 통해 두께 및 폭이 줄어든 결과로 채널 길이는, 종래와 비교하여 2000 ~ 5000Å정도 줄일 수 있다.At this time, as a result of the thickness and width being reduced through isotropic etching of the first gate electrode 105a of FIG.

도 2f에 도시한 바와 같이, 상기 포토레지스트(107)를 제거하고, 상기 반도체 기판(101)의 전면에 층간 절연막(도시되지 않음)을 형성한다.As shown in FIG. 2F, the photoresist 107 is removed, and an interlayer insulating film (not shown) is formed on the entire surface of the semiconductor substrate 101.

여기서, 상기 층간 절연막은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), 질화 실리콘(Si3N4) 또는 산화 실리콘(SiO2) 등의 무기 절연물질을 CVD 또는 PECVD 등을 이용하여 형성한다.The interlayer insulating layer may be formed of an inorganic insulating material such as boron phosphorus silicate glass (BPSG), phosphorus silicate glass (PSG), silicon nitride (Si 3 N 4 ) or silicon oxide (SiO 2 ) using CVD or PECVD. do.

이어서, 포토 및 식각 공정을 통해 상기 제 2 게이트 전극(105) 및 p-웰 영역(106) 및 소오스 영역(108)의 일부가 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하고, 상기 콘택홀을 포함한 상기 반도체 기판(101)의 전면에 소오스 및 배선용 금속막을 증착한 후 포토 및 식각 공정을 통해 금속막을 선택적으로 제거하여 반도체 기판(101)상에 소오스 전극(109) 및 상기 콘택홀을 통해 상기 제 2 게이트 전극(105) 및 p-웰 영역(106) 및 소오스 영역(108)에 전기적으로 연결되는 금속배선을 형성한다.Subsequently, the interlayer insulating layer is selectively removed to expose a portion of the second gate electrode 105, the p-well region 106, and the source region 108 through photo and etching processes to form a contact hole. After depositing a source and wiring metal film on the entire surface of the semiconductor substrate 101 including the contact hole, the source electrode 109 and the contact hole are formed on the semiconductor substrate 101 by selectively removing the metal film through a photo and etching process. A metal wiring is formed to be electrically connected to the second gate electrode 105, the p-well region 106, and the source region 108.

이어서, 상기 반도체 기판(101)의 배면을 소정두께만큼 연마하여 에피택셜층(102)을 포함하는 최종 두께를 200㎛ ~ 350㎛으로 한다. Subsequently, the back surface of the semiconductor substrate 101 is polished by a predetermined thickness so that the final thickness including the epitaxial layer 102 is 200 µm to 350 µm.

그리고 상기 반도체 기판(101)의 배면에 PH3 이온을 50keV에서 1E15/cm2의 조 건에서 주입한다.In addition, PH 3 ions are implanted into the back surface of the semiconductor substrate 101 at a condition of 1E15 / cm 2 at 50 keV.

이어서, 상기 반도체 기판(101)의 배면에 드레인 전극용 금속막을 증착한 후 드레인 전극(110)을 형성한다.Subsequently, the drain electrode 110 is formed after depositing the drain electrode metal film on the back surface of the semiconductor substrate 101.

도 3a 내지 도 3f는 본 발명의 제 2 실시예에 의한 전력 반도체 소자의 제조방법을 나타낸 공정단면도이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a power semiconductor device according to a second embodiment of the present invention.

도 3a에 도시한 바와 같이, 안티몬(Sb) 또는 비소(arsenic, As) 기판을 사용한 반도체 기판(201)에 에피택셜 성장하여 반도체 기판(201)위에 인(phosphorus)이 도핑된 에피택셜층(202)을 형성한다.As shown in FIG. 3A, an epitaxial layer 202 epitaxially grown on a semiconductor substrate 201 using an antimony (Sb) or an arsenic (As) substrate and doped with phosphorus on the semiconductor substrate 201. ).

이어서, 상기 에피택셜층(202)이 형성된 반도체 기판(201)을 900~1200℃의 온도에서 열산화하여 상기 에피택셜층(202)상에 게이트 산화막(203)을 300~1500Å의 두께로 형성한다.Subsequently, the semiconductor substrate 201 on which the epitaxial layer 202 is formed is thermally oxidized at a temperature of 900 to 1200 ° C. to form a gate oxide film 203 on the epitaxial layer 202 to a thickness of 300 to 1500 Å. .

여기서, 상기 게이트 산화막(203)은 상기 반도체 기판(201)을 열산화하여 형성하는 것을 설명하고 있지만, 이에 한정하지 않고 산화막 등을 CVD 등으로 증착하여 형성할 수도 있다.Here, although the gate oxide film 203 is formed by thermally oxidizing the semiconductor substrate 201, the gate oxide film 203 may be formed by depositing an oxide film or the like by CVD, without being limited thereto.

또한, 상기 게이트 산화막(203)의 두께는 소자의 문턱전압(threshold voltage) 및 게이트 절연 내압의 요구 수준에 따라 적절하게 형성할 수 있다.In addition, the thickness of the gate oxide layer 203 may be appropriately formed according to a required level of a threshold voltage and a gate insulation breakdown voltage of the device.

이어서, 상기 게이트 산화막(203)을 포함한 반도체 기판(201)의 전면에 폴리 실리콘막(204)을 4000~10000Å의 두께로 형성한다. Subsequently, a polysilicon film 204 is formed on the entire surface of the semiconductor substrate 201 including the gate oxide film 203 to a thickness of 4000 to 10000 GPa.

여기서, 상기 폴리 실리콘막(204)은 LPCVD(Low Pressure Chemical Vapor Deposition) 또는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방법 등을 이용하여 증착한다. Here, the polysilicon layer 204 is deposited using a low pressure chemical vapor deposition (LPCVD) or a plasma enhanced chemical vapor deposition (PECVD) method.

이어서, 상기 폴리 실리콘막(204)의 저항을 줄이기 위해 상기 폴리 실리콘막(104)의 전면에 500~700℃의 온도에서 POCl3(Phosphorus Oxychloride) 가스를 증착할 수 있다. Subsequently, in order to reduce the resistance of the polysilicon layer 204, POCl 3 (Phosphorus Oxychloride) gas may be deposited on the entire surface of the polysilicon layer 104 at a temperature of 500 ° C. to 700 ° C.

한편, 상기 POCl3 가스를 증착한 후 전면에 딥 에치(dep etch)를 실시한다. 이때 상기 딥 에치는 10:1 HF 3min/ H2O2 3min의 조건에서 실시한다. 여기서, 상기 딥 에치는 상기 폴리 실리콘막(204)의 표면에 POCl3 가스를 증착할 때 형성된 자연 산화막을 제거하기 위한 공정이다.Meanwhile, after depositing the POCl 3 gas, a deep etch is performed on the entire surface. At this time, the deep etch is carried out under the condition of 10: 1 HF 3min / H 2 O 2 3min. Here, the deep etch is a process for removing the native oxide film formed when the POCl 3 gas is deposited on the surface of the polysilicon film 204.

도 3b에 도시한 바와 같이, 상기 폴리 실리콘막(204)을 포토 및 식각공정을 통해 선택적으로 패터닝(patterning)하여 일정한 간격을 갖는 게이트 전극(205)을 형성한다. As shown in FIG. 3B, the polysilicon layer 204 is selectively patterned through a photo and etching process to form a gate electrode 205 having a predetermined interval.

도 3c에 도시한 바와 같이, 상기 게이트 전극(205)을 포함한 반도체 기판(201)에 열산화 또는 증착공정을 진행하여 절연막(206)을 형성한다.As illustrated in FIG. 3C, an insulating layer 206 is formed by performing a thermal oxidation or deposition process on the semiconductor substrate 201 including the gate electrode 205.

여기서, 본 발명의 제 2 실시예에서는 상기 반도체 기판(201)에 열산화 공정을 진행하여 상기 게이트 전극(205)의 표면에 절연막(206)을 형성하는 것을 설명하고 있지만, 이에 한정하지 않고 CVD 또는 PECVD법을 이용하여 절연막을 상기 반도체 기판(201)의 전면에 증착할 수도 있다.Here, in the second embodiment of the present invention, the insulating substrate 206 is formed on the surface of the gate electrode 205 by performing a thermal oxidation process on the semiconductor substrate 201. However, the present invention is not limited thereto. An insulating film may be deposited on the entire surface of the semiconductor substrate 201 using PECVD.

도 3d에서 도시한 바와 같이, 상기 절연막(206)을 마스크로 이용하여 상기 반도체 기판(201)의 전면에 1E13 ~ 1E14/㎠ 도즈(dose)의 P형 불순물 이온 중 보 론(boron)을 50 ~ 150 keV의 에너지로 이온 주입하여 상기 반도체 기판(201)의 표면내에 p-웰 영역(207)을 형성한다.As shown in FIG. 3D, boron among P-type impurity ions of 1E13 to 1E14 / cm 2 dose is formed on the entire surface of the semiconductor substrate 201 by using the insulating film 206 as a mask. Ion implantation with energy of 150 keV forms the p-well region 207 in the surface of the semiconductor substrate 201.

이어서, 상기 p-웰 영역(207)이 형성된 반도체 기판(201)에 1000 ~ 1200℃의 온도에서 1~3시간 정도의 확산 공정을 진행한다.Subsequently, a diffusion process of about 1 to 3 hours is performed on the semiconductor substrate 201 where the p-well region 207 is formed at a temperature of 1000 to 1200 ° C.

도 3e에 도시한 바와 같이, 상기 절연막(206)을 제거하고, 상기 게이트 전극(205)을 포함한 반도체 기판(201)의 전면에 포토레지스트(208)를 도포한 후, 노광 및 현상공정을 통해 상기 포토레지스트(208)를 패터닝하고, 상기 패터닝된 포토레지스트(208) 및 게이트 전극(205)을 마스크로 이용하여 전면에 N형 불순물 이온을 주입하여 상기 p-웰 영역(207)이 형성된 반도체 기판(201)의 표면내에 소오스 영역(209)을 형성한다. As shown in FIG. 3E, the insulating film 206 is removed, the photoresist 208 is applied to the entire surface of the semiconductor substrate 201 including the gate electrode 205, and then exposed and developed. A semiconductor substrate on which the p-well region 207 is formed by patterning the photoresist 208 and implanting N-type impurity ions into the entire surface using the patterned photoresist 208 and the gate electrode 205 as a mask. A source region 209 is formed in the surface of 201.

도 3f에 도시한 바와 같이, 상기 포토레지스트(208)를 제거하고, 상기 반도체 기판(201)의 전면에 층간 절연막(도시되지 않음)을 형성한다.As shown in FIG. 3F, the photoresist 208 is removed, and an interlayer insulating film (not shown) is formed on the entire surface of the semiconductor substrate 201.

여기서, 상기 층간 절연막은 BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), 질화 실리콘(Si3N4) 또는 산화 실리콘(SiO2) 등의 무기 절연물질을 CVD 또는 PECVD 등을 이용하여 형성한다.The interlayer insulating layer may be formed of an inorganic insulating material such as boron phosphorus silicate glass (BPSG), phosphorus silicate glass (PSG), silicon nitride (Si 3 N 4 ) or silicon oxide (SiO 2 ) using CVD or PECVD. do.

이어서, 포토 및 식각 공정을 통해 상기 게이트 전극(205) 및 p-웰 영역(207) 및 소오스 영역(209)의 일부가 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하고, 상기 콘택홀을 포함한 상기 반도체 기판(201)의 전면에 소오스 및 배선용 금속막을 증착한 후 포토 및 식각 공정을 통해 금속막을 선택 적으로 제거하여 반도체 기판(201)상에 소오스 전극(210) 및 상기 콘택홀을 통해 상기 게이트 전극(205) 및 p-웰 영역(207) 및 소오스 영역(209)에 전기적으로 연결되는 금속배선을 형성한다.Subsequently, the interlayer insulating layer is selectively removed to expose a portion of the gate electrode 205, the p-well region 207, and the source region 209 through photo and etching processes to form a contact hole, and the contact hole. After depositing a source and wiring metal film on the entire surface of the semiconductor substrate 201 including, selectively remove the metal film through a photo and etching process through the source electrode 210 and the contact hole on the semiconductor substrate 201 Metal wires electrically connected to the gate electrode 205, the p-well region 207, and the source region 209 are formed.

이어서, 상기 반도체 기판(201)의 배면을 소정두께만큼 연마하여 에피택셜층(202)을 포함하는 최종 두께를 200㎛ ~ 350㎛으로 한다. Subsequently, the back surface of the semiconductor substrate 201 is polished by a predetermined thickness so that the final thickness including the epitaxial layer 202 is set to 200 µm to 350 µm.

그리고 상기 반도체 기판(201)의 배면에 PH3 이온을 50keV에서 1E15/cm2의 조건에서 주입한다.In addition, PH 3 ions are implanted into the back surface of the semiconductor substrate 201 under a condition of 1E15 / cm 2 at 50 keV.

이어서, 상기 반도체 기판(201)의 배면에 드레인 전극용 금속막을 증착한 후 드레인 전극(211)을 형성한다.Subsequently, the drain electrode 211 is formed after depositing the drain electrode metal film on the back surface of the semiconductor substrate 201.

도 4a 및 도 4b는 종래와 본 발명에 의한 전력 반도체 소자의 구조를 비교한 도면이고, 도 5는 종래와 본 발명에 의한 전력 반도체 소자의 온저항 특성을 비교한 도면이다.4A and 4B are diagrams comparing the structure of a power semiconductor device according to the prior art and the present invention, and FIG. 5 is a diagram comparing the on-resistance characteristics of the power semiconductor device according to the prior art and the present invention.

즉, 도 4a 및 도 4b와 도 5는 종래와 본 발명에서 100V 급 N채널 전력 반도체 소자의 구조를 소자 공정 시뮬레이터인 Tsuprem4 를 이용하여 구현한 후 소자 특성 시뮬레이터인 Medici를 이용하여 시뮬레이션 진행한 결과를 나타낸 도면이다.That is, FIGS. 4A, 4B and 5 illustrate the results of the simulation of the structure of the 100V N-channel power semiconductor device using Tsuprem4, which is a device process simulator, in the prior art and the present invention. The figure shown.

도 4a 및 도 4b와 도 5에 도시한 바와 같이, 본 발명의 기술이 적용된 전력 반도체 소자의 채널 길이는 종래의 구조에 비하여 0.2㎛ 짧아지게 하였고, 이의 결과로 단위면적당 온 저항(Rsp, specific on resistance)이 종래 기술의 25mΩm·㎠에서 23.5mΩm·㎠로 약 6% 개선됨을 알 수 있다. As shown in FIGS. 4A, 4B, and 5, the channel length of the power semiconductor device to which the technology of the present invention is applied is shortened by 0.2 μm compared with the conventional structure, and as a result, the on resistance per unit area (Rsp, specific on) is reduced. It can be seen that the resistance) is improved by about 6% from 25 mΩm · cm 2 of the prior art to 23.5 m㎠m · cm 2.

따라서, 전력 반도체 소자가 요구하는 정격 전압이 허용하는 범위 내에서 채널 길이를 더욱 짧게 구현할 경우 본 발명에 의한 전력 반도체 소자의 온 저항 (on-resistance)이 종래보다 효과를 극대화할 수 있다.Therefore, when the channel length is shorter within the range that the rated voltage required by the power semiconductor device allows, the on-resistance of the power semiconductor device according to the present invention can maximize the effect of the conventional device.

도 6은 종래와 본 발명에 의한 전력 반도체 소자에서 채널 길이의 변화를 설명하기 위한 도면이다.6 is a view for explaining a change in the channel length in the power semiconductor device according to the prior art and the present invention.

본 발명은 채널 저항을 줄일 수 있도록 도 6에 도시한 바와 같이, 액티브 웰을 정의하기 위한 P형 불순물 주입시 사용되는 마스크(mask A)와 소오스 영역을 정의하기 위한 N형 불순물 주입시 사용되는 마스크(mask B)를 서로 다르게 하여, 종래의 공정에서와 같이 액티브 영역 및 소오스 영역 형성 시 동일한 게이트 전극을 마스크(또는 mask A)로 이용하여 형성하는 전력 반도체 소자에서 구현할 수 있는 채널 길이보다 더욱 짧은 채널 길이를 갖는 플래너형 게이트 구조의 전력 반도체 소자를 제조할 수 있다.As shown in FIG. 6, in order to reduce channel resistance, the present invention provides a mask (A) used for implanting P-type impurities to define active wells and a mask used for implanting N-type impurities to define source regions. A channel shorter than the channel length that can be realized in a power semiconductor device formed by using (mask B) different from each other and forming the same gate electrode as a mask (or mask A) when forming an active region and a source region as in a conventional process. A power semiconductor device having a planar gate structure having a length can be manufactured.

종래의 공정 기술 적용시 전력 반도체 소자의 채널 길이는 p-형 불순물과 N 형 불순물의 수평 방향의 확산거리의 차에 따라 결정되며, p형 웰의 접합깊이를 P_xj, N+ 소오스의 접합 깊이를 N+_xj 라 하면, a*P_xj - b*N+_xj로 표시할 수 있다. 이때 a와 b는 각각의 불순물의 수직 방향과 수평 방향의 확산 거리의 비로 이해할 수 있다.In the conventional process technology, the channel length of the power semiconductor device is determined by the difference in the horizontal diffusion distance between the p-type impurity and the N-type impurity, and the junction depth of the p-type well is defined as P_xj, N + If + _xj, it can be expressed as a * P_xj-b * N + _xj. At this time, a and b can be understood as the ratio of the diffusion distance in the vertical direction and the horizontal direction of each impurity.

본 발명에 의한 전력 반도체 소자의 채널 길이 y는 P - 형 웰의 접합깊이 (P_xj)와 N+ 소오스의 접합깊이를 종래의 공정과 동일한 수준으로 유지하였을 시, 종래의 공정에 비하여 mask A와 mask B의 수평 거리 차이인 x 만큼 줄일 수 있다. 즉, a*P_xj - x - b*N+_xj로 나타낼 수 있다. The channel length y of the power semiconductor device according to the present invention is mask A and mask B compared with the conventional process when the junction depth (P_xj) of the P − type well and the junction depth of the N + source are maintained at the same level as the conventional process. It can be reduced by x, which is the horizontal distance difference of. That is, it may be represented by a * P_xj-x-b * N + _xj.

한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.On the other hand, the present invention described above is not limited to the above-described embodiment and the accompanying drawings, it is possible that various substitutions, modifications and changes within the scope without departing from the technical spirit of the present invention It will be apparent to those of ordinary skill in Esau.

도 1은 종래 기술에 의한 플래너형 게이트 구조를 갖는 전력 반도체 소자를 나타낸 단면도1 is a cross-sectional view showing a power semiconductor device having a planar gate structure according to the prior art;

도 2a 내지 도 2f는 본 발명의 제 1 실시예에 의한 전력 반도체 소자의 제조방법을 나타낸 공정 단면도2A to 2F are cross-sectional views illustrating a method of manufacturing a power semiconductor device according to a first embodiment of the present invention.

도 3a 내지 도 3f는 본 발명의 제 2 실시예에 의한 전력 반도체 소자의 제조방법을 나타낸 공정단면도3A to 3F are cross-sectional views illustrating a method of manufacturing a power semiconductor device according to a second embodiment of the present invention.

도 4a 및 도 4b는 종래와 본 발명에 의한 전력 반도체 소자의 구조를 비교한 도면4A and 4B are diagrams comparing the structure of a power semiconductor device according to the prior art and the present invention.

도 5는 종래와 본 발명에 의한 전력 반도체 소자의 온저항 특성을 비교한 도면5 is a view comparing the on-resistance characteristics of the power semiconductor device according to the prior art and the present invention

도 6은 종래와 본 발명에 의한 전력 반도체 소자에서 채널 길이의 변화를 설명하기 위한 도면6 is a view for explaining a change in channel length in a power semiconductor device according to the prior art and the present invention;

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

101 : 반도체 기판 102 : 에피택셜층101 semiconductor substrate 102 epitaxial layer

103 : 게이트 산화막 105a : 제 1 게이트 전극
105 : 제 2 게이트 전극 106 : p-웰 영역
107 : 포토레지스트 108 : 소오스 영역
109 : 소오스 전극103: gate oxide film 105a: first gate electrode
105: second gate electrode 106: p-well region
107 photoresist 108 source region
109 source electrode

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110 : 드레인 전극 110: drain electrode

Claims (13)

제 1 도전형 반도체 기판상에 게이트 절연막을 형성하는 단계;Forming a gate insulating film on the first conductivity type semiconductor substrate; 상기 게이트 절연막상의 일정영역에 제 1 게이트 전극을 형성하는 단계; Forming a first gate electrode in a predetermined region on the gate insulating film; 상기 제 1 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 제 2 도전형 불순물 이온을 주입하여 상기 반도체 기판의 표면내에 제 2 도전형 웰 영역을 형성하는 단계; Implanting second conductivity type impurity ions onto the entire surface of the semiconductor substrate using the first gate electrode as a mask to form a second conductivity type well region in the surface of the semiconductor substrate; 상기 제 1 게이트 전극을 등방성 식각하여 상기 제 1 게이트 전극보다 두께와 폭이 줄어든 제 2 게이트 전극을 형성하는 단계;Isotropically etching the first gate electrode to form a second gate electrode having a thickness and a width smaller than that of the first gate electrode; 상기 제 2 게이트 전극을 마스크로 이용하여 상기 반도체 기판의 전면에 제 1 도전형 불순물 이온을 선택적으로 주입하여 상기 제 2 도전형 웰 영역이 형성된 반도체 기판의 표면내에 소오스 영역을 형성하고 채널 영역을 정의하는 단계; 및By using the second gate electrode as a mask, a first conductivity type impurity ion is selectively implanted into the entire surface of the semiconductor substrate to form a source region in the surface of the semiconductor substrate on which the second conductivity type well region is formed and define a channel region. Making; And 상기 반도체 기판의 상면 및 배면에 각각 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하여 이루어지며,And forming a source electrode and a drain electrode on the top and bottom surfaces of the semiconductor substrate, respectively. 상기 채널 영역의 길이는 줄어든 상기 제 1 게이트 전극의 두께와 폭만큼 짧아지는 것을 특징으로 하는 전력 반도체 소자의 제조방법.The length of the channel region is shortened by the thickness and width of the first gate electrode is reduced manufacturing method of a power semiconductor device. 제 1 항에 있어서, 상기 제 1 도전형 반도체 기판 상부에 에피택셜층을 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자의 제조방법.The method of claim 1, further comprising forming an epitaxial layer on the first conductive semiconductor substrate. 제 1 항에 있어서, 상기 제 1 게이트 전극을 형성하는 단계는,The method of claim 1, wherein the forming of the first gate electrode comprises: 상기 게이트 절연막을 포함한 반도체 기판의 전면에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막의 전면에 폴리 실리콘막의 저항을 줄이기 위하여 불순물의 농도를 높이는 단계와, 상기 폴리 실리콘막을 선택적으로 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자의 제조방법.Forming a polysilicon film on the entire surface of the semiconductor substrate including the gate insulating film, increasing a concentration of impurities to reduce the resistance of the polysilicon film on the front surface of the polysilicon film, and selectively removing the polysilicon film; Method for manufacturing a power semiconductor device, characterized in that made. 제 1 항에 있어서, 상기 반도체 기판의 배면을 소정의 두께로 가공 연마하는 단계와, 상기 반도체 기판의 배면에 제 1 도전형 불순물 또는 제 2 도전형 불순물 이온을 주입하거나, 제 1, 제 2 도전형 불순물 이온을 모두 주입하는 단계를 더 포함하는 것을 특징으로 하는 전력 반도체 소자의 제조 방법.2. The method of claim 1, further comprising: processing and polishing the back surface of the semiconductor substrate to a predetermined thickness, and implanting first conductivity type impurities or second conductivity type impurity ions into the back surface of the semiconductor substrate; And implanting all of the type impurity ions. 삭제delete 제 1 항에 있어서, 상기 소오스 영역을 형성하는 단계는,The method of claim 1, wherein the forming of the source region comprises: 상기 제 2 게이트 전극을 포함한 반도체 기판의 전면에 포토레지스트를 도포한 후 노광 및 현상공정으로 상기 포토레지스트를 패터닝하는 단계와, 상기 패터닝된 포토레지스트 및 제 2 게이트 전극을 마스크로 이용하여 노출된 반도체 기판에 제 1 도전형 불순물 이온을 주입하여 소오스 영역을 형성하는 단계로 이루어진 것을 특징으로 하는 전력 반도체 소자의 제조방법.Applying photoresist to the entire surface of the semiconductor substrate including the second gate electrode, patterning the photoresist through an exposure and development process, and exposing the semiconductor using the patterned photoresist and the second gate electrode as a mask; A method of manufacturing a power semiconductor device, comprising forming a source region by implanting first conductivity type impurity ions into a substrate. 제 1 항에 있어서, 상기 반도체 기판의 전면에 층간 절연막을 형성하고, 상기 제 2 게이트 전극과 제 2 도전형 웰 영역 및 소오스 영역의 일부가 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 콘택홀을 통해 소오스 영역 및 제 2 도전형 웰 영역과 제 2 게이트 전극에 전기적으로 연결되는 금속배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 전력 반도체 소자의 제조방법.The method of claim 1, wherein an interlayer insulating film is formed on the entire surface of the semiconductor substrate, and a contact hole is formed by selectively removing the interlayer insulating film to expose a portion of the second gate electrode, the second conductivity type well region, and the source region. And forming a metal wiring electrically connected to a source region, a second conductivity type well region, and a second gate electrode through the contact hole. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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