KR101058685B1 - Package Substrate and Manufacturing Method Thereof - Google Patents

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KR101058685B1
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Abstract

본 발명은 패키지 기판 및 이의 제조 방법을 제공한다. 상기 패키지 기판은 기판; 상기 기판을 관통하는 비아홀; 층간접속을 위해 상기 비아홀의 내벽을 따라 배치된 비아 배선; 및 상기 비아 배선과 접촉하며 상기 비아홀 내부의 일부 영역에만 배치되어 상기 비아홀을 밀봉하는 밀봉부;를 포함한다.The present invention provides a package substrate and a method of manufacturing the same. The package substrate is a substrate; A via hole penetrating the substrate; Via wiring disposed along an inner wall of the via hole for interlayer connection; And a sealing part in contact with the via line and disposed only in a partial region of the via hole to seal the via hole.

패키지 기판, 밀봉, 열팽창계수, 비아 배선, 크랙 Package Board, Sealed, Thermal Expansion Coefficient, Via Wiring, Cracks

Description

패키지 기판 및 이의 제조 방법{PACKAGE SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME}PACKAGE SUBSTRATE AND METHOD FOR MANUFACTURING THE SAME

본 발명은 패키지 기판에 관한 것으로, 구체적으로 비아홀의 내부벽에 박막 형태의 비아 배선과 상기 비아홀 내부 일부영역을 밀봉하는 밀봉부를 형성하는 패키지 기판 및 이의 제조 방법에 관한 것이다.The present invention relates to a package substrate, and more particularly, to a package substrate and a method of manufacturing the same, forming a via wiring in a thin film form on an inner wall of the via hole and a sealing part for sealing a portion of the via hole.

최근 전자제품이 소형화, 경량화되는 추세에 따라, 이에 구비되는 반도체 소자 부품 또한 소형화 및 박형화되는 추세에 있다. 이와 같은 기술 추세에 대응하기 위해서 반도체 소자를 패키지용 인쇄회로기판에 실장하는 반도체 패키지의 기술에 대한 관심이 높아지고 있다.Recently, as electronic products become smaller and lighter, semiconductor device components provided therein also tend to be smaller and thinner. In order to cope with such a technology trend, interest in the technology of a semiconductor package in which a semiconductor device is mounted on a printed circuit board for a package is increasing.

이와 같은 반도체 패키지는 기판, 상기 기판 상면에 실장된 반도체 칩, 상기 반도체 칩을 밀봉하는 몰딩부재, 상기 기판하면에 배치되어 상기 반도체 칩과 외부 소자를 서로 전기적으로 연결하기 위한 솔더볼을 포함한다. 여기서, 상기 기판 상면과 하면에 각각 상기 반도체 칩과 전기적으로 연결된 상부 회로패턴과 상기 솔더 볼과 전기적으로 연결된 하부 회로패턴이 구비된다. 이때, 상기 상부 회로패턴과 상기 하부 회로패턴은 상기 기판을 관통하는 비아에 의해 서로 전기적으로 접속된다.Such a semiconductor package includes a substrate, a semiconductor chip mounted on an upper surface of the substrate, a molding member for sealing the semiconductor chip, and a solder ball disposed on a lower surface of the substrate to electrically connect the semiconductor chip and an external device to each other. Here, an upper circuit pattern electrically connected to the semiconductor chip and a lower circuit pattern electrically connected to the solder ball are provided on the upper and lower surfaces of the substrate, respectively. In this case, the upper circuit pattern and the lower circuit pattern are electrically connected to each other by vias passing through the substrate.

상기 비아는 상기 기판을 관통하는 비아홀과 상기 비아홀에 충진된 금속으로 이루어진다. 여기서, 상기 금속은 도금에 의해 상기 비아홀에 충진될 수 있는데, 상기 금속을 보이드 없이 상기 비아홀에 충진시키기 위해, 상기 비아는 높은 종횡비(aspect ratio)를 가지며 일정한 사이즈를 갖는 원뿔형이나 원통형의 형태를 가져야 했다. The via is formed of a via hole penetrating the substrate and a metal filled in the via hole. Here, the metal may be filled in the via hole by plating, and in order to fill the via hole without the void, the via should have a high aspect ratio and have a conical or cylindrical shape having a constant size. did.

그러나, 상기 비아의 사이즈가 커질 경우, 상기 비아홀에 충진된 금속과 상기 기판간의 열팽창 계수의 차이로 인한 응력에 의해 상기 비아홀에 충진된 금속에 크랙이 발생할 수 있다. 상기 크랙으로 인해 누설 전류가 발생할 수 있어, 반도체 패키지의 전기적 특성을 저하시킬 수 있다. 또한, 상기 크랙으로 상기 반도체 패키지의 진공도가 저하될 수 있다. 이때, 상기 크랙으로 침투한 수분이나 이물질에 의해 상기 반도체 칩이 오염될 수 있다.However, when the size of the via increases, cracks may occur in the metal filled in the via hole due to stress due to a difference in thermal expansion coefficient between the metal filled in the via hole and the substrate. Leakage current may occur due to the crack, thereby reducing the electrical characteristics of the semiconductor package. In addition, the crack may decrease the degree of vacuum of the semiconductor package. At this time, the semiconductor chip may be contaminated by moisture or foreign matter penetrated into the crack.

따라서, 종래 패키지 기판은 층간 접속을 위해 비아를 형성해야 하는데, 상기 비아를 일정한 사이즈 이상으로 형성할 경우 고온에서 상기 비아에 충진된 금속이나 기판에 크랙이 형성되는 문제점이 있었다. 반면 상기 크랙 형성을 방지하기 위해 상기 비아의 사이즈를 줄일 경우 비아홀에 금속을 충진하는 도금공정에서 보이드가 발생하는 문제점이 있었다. 즉, 종래 패키지 기판에 구비된 상기 비아로 인해 반도체 패키지의 신뢰성을 저하되는 문제점이 있었다.Therefore, the conventional package substrate has to form vias for interlayer connection, and when the vias are formed to a predetermined size or more, cracks are formed in the metal or the substrate filled with the vias at a high temperature. On the other hand, when the size of the via is reduced in order to prevent the formation of cracks, there is a problem that voids occur in the plating process of filling the via holes with metal. That is, there is a problem in that the reliability of the semiconductor package is lowered due to the via provided in the conventional package substrate.

본 발명의 과제는 비아홀의 내부벽에 박막 형태의 비아 배선과 상기 비아홀 내부 일부영역을 밀봉하는 밀봉부를 형성하는 패키지 기판 및 이의 제조 방법을 제공함에 있다.SUMMARY An object of the present invention is to provide a package substrate and a method of manufacturing the same, which form a thin film-type via line and a sealing portion for sealing a portion of the via hole in an inner wall of the via hole.

상기 기술적 과제를 이루기 위하여 본 발명의 일 측면은 패키지 기판을 제공한다. 상기 패키지 기판은 기판; 상기 기판을 관통하는 비아홀; 층간접속을 위해 상기 비아홀의 내벽을 따라 배치된 비아 배선; 및 상기 비아 배선과 접촉하며 상기 비아홀 내부의 일부 영역에만 배치되어 상기 비아홀을 밀봉하는 밀봉부;를 포함할 수 있다.In order to achieve the above technical problem, an aspect of the present invention provides a package substrate. The package substrate is a substrate; A via hole penetrating the substrate; Via wiring disposed along an inner wall of the via hole for interlayer connection; And a sealing part in contact with the via line and disposed only in a portion of the inside of the via hole to seal the via hole.

여기서, 상기 비아홀의 폭은 양끝단부에서 각각 내측으로 갈수록 감소할 수 있다.In this case, the width of the via hole may decrease toward each inside at both ends.

또한, 상기 밀봉부는 가장 작은 폭을 갖는 상기 비아홀 내부에 배치될 수 있다.In addition, the seal may be disposed inside the via hole having the smallest width.

또한, 상기 비아홀의 폭은 일끝단부에서 타끝단부로 갈수록 감소할 수 있다.In addition, the width of the via hole may decrease from one end portion to the other end portion.

또한, 상기 밀봉부는 상기 타끝단부에 배치될 수 있다.In addition, the seal may be disposed on the other end.

또한, 상기 밀봉부는 상기 비아 배선과 일체로 이루어질 수 있다.In addition, the seal may be integrally formed with the via wiring.

또한, 상기 밀봉부는 상기 비아홀의 하단부에 충진된 솔더로 이루어질 수 있다.In addition, the sealing part may be made of solder filled in the lower end of the via hole.

또한, 상기 비아 배선과 전기적으로 연결된 패드와, 상기 패드와 외부소자를 서로 전기적으로 접촉시키는 솔더볼을 더 포함하며, 상기 솔더는 상기 솔더볼보다 높은 융점을 가질 수 있다.The semiconductor device may further include a pad electrically connected to the via line, and a solder ball electrically contacting the pad and an external device, wherein the solder may have a higher melting point than the solder ball.

또한, 상기 솔더는 상기 솔더는 SnPd, SnAg, SnAgCu, SnCu, SnBi, SnZn, SnAgCuZn 및 SnAu으로 이루어진 군에서 선택된 적어도 어느 하나로 이루어질 수 있다.The solder may be made of at least one selected from the group consisting of SnPd, SnAg, SnAgCu, SnCu, SnBi, SnZn, SnAgCuZn, and SnAu.

또한, 상기 비아 배선과 연결되며 상기 기판의 일측면에 배치된 회로층을 더 포함하며, 상기 비아 배선과 상기 회로층은 동일한 두께를 가질 수 있다.The circuit board may further include a circuit layer connected to the via line and disposed on one side of the substrate, wherein the via line and the circuit layer may have the same thickness.

또한, 상기 비아 배선과 연결되며 상기 기판의 일측면에 배치된 회로층을 더 포함하며, 상기 회로층은 상기 비아 배선보다 작은 두께를 가질 수 있다.The semiconductor device may further include a circuit layer connected to the via line and disposed on one side of the substrate, wherein the circuit layer may have a thickness smaller than that of the via line.

또한, 상기 기판은 상기 기판은 웨이퍼 기판, 유리기판, 금속기판, 알루미나 기판 및 세라믹 기판 중 어느 하나일 수 있다.In addition, the substrate may be any one of a wafer substrate, a glass substrate, a metal substrate, an alumina substrate, and a ceramic substrate.

또한, 상기 웨이퍼 기판은 Si, 유리, LTO(Low Thermal Oxide), GaAs, GaN 및 세라믹 중 어느 하나의 재질로 이루어질 수 있다.In addition, the wafer substrate may be made of any one material of Si, glass, low thermal oxide (LTO), GaAs, GaN, and ceramic.

상기 기술적 과제를 이루기 위하여 본 발명의 다른 일 측면은 패키지 기판의 제조 방법을 제공한다. 상기 제조 방법은 기판을 제공하는 단계; 상기 기판을 관통하는 비아홀을 형성하는 단계; 및 층간접속을 위해 상기 비아홀의 내벽을 따라 배 치된 비아 배선과, 상기 비아 배선과 접촉하며 상기 비아홀 내부의 일부 영역에 배치되어 상기 비아홀을 밀봉하는 밀봉부를 형성하는 단계;를 포함할 수 있다.Another aspect of the present invention to achieve the above technical problem provides a method for manufacturing a package substrate. The manufacturing method includes providing a substrate; Forming a via hole penetrating the substrate; And forming a via line disposed along an inner wall of the via hole for interlayer connection, and a sealing part contacting the via wire and disposed in a portion of the via hole to seal the via hole.

여기서, 상기 비아홀의 폭은 양끝단부에서 각각 내측으로 갈수록 감소할 수 있다.In this case, the width of the via hole may decrease toward each inside at both ends.

또한, 상기 밀봉부는 가장 작은 폭을 갖는 상기 비아홀 내부에 형성할 수 있다.In addition, the seal may be formed in the via hole having the smallest width.

또한, 상기 비아홀의 폭은 일끝단부에서 타끝단부로 갈수록 감소할 수 있다.In addition, the width of the via hole may decrease from one end portion to the other end portion.

또한, 상기 밀봉부는 상기 타끝단부에 배치될 수 있다.In addition, the seal may be disposed on the other end.

또한, 상기 비아 배선과 상기 밀봉부를 형성하는 단계는, 상기 비아홀이 형성된 기판에 시드층을 형성하는 단계; 상기 시드층상에 상기 비아홀의 내부에 배치되어 상기 비아홀을 밀봉하는 밀봉부를 갖는 도금층을 형성하는 단계; 및 상기 시드층 및 도금층을 식각하여 비아 배선을 형성하는 단계;를 포함할 수 있다.The forming of the via line and the sealing part may include forming a seed layer on the substrate on which the via hole is formed; Forming a plating layer on the seed layer, the plating layer having a sealing portion disposed inside the via hole to seal the via hole; And forming a via line by etching the seed layer and the plating layer.

또한, 상기 비아 배선을 형성하는 단계에서 상기 비아 배선과 연결된 회로층이 더 형성될 수 있다.In the forming of the via wiring, a circuit layer connected to the via wiring may be further formed.

또한, 상기 비아 배선을 형성하는 단계이후에, 상기 비아 배선을 덮는 레지스트 패턴을 형성하는 단계; 상기 레지스트 패턴이 형성되지않은 기판상에 부가 시드층을 형성하는 단계; 상기 부가 시드층상에 부가 도금층을 형성하는 단계; 상기 레지스트 패턴을 제거하는 단계; 상기 부가 시드층 및 상기 부가 도금층을 식각하여 상기 비아 배선과 연결된 회로층을 형성하는 단계;를 더 포함할 수 있다.In addition, after the forming of the via wiring, forming a resist pattern covering the via wiring; Forming an additional seed layer on the substrate on which the resist pattern is not formed; Forming an additional plating layer on the additional seed layer; Removing the resist pattern; And etching the additional seed layer and the additional plating layer to form a circuit layer connected to the via wiring.

또한, 상기 밀봉부는 솔더로 형성할 수 있다.In addition, the seal may be formed of solder.

또한, 상기 솔더보다 낮은 융점을 가지며, 상기 회로층의 패드와 상기 패드와 외부소자를 서로 전기적으로 접촉시키는 솔더볼을 더 형성할 수 있다.In addition, a solder ball having a lower melting point than the solder and further electrically contacting the pad of the circuit layer and the pad and the external device may be formed.

또한, 상기 밀봉부는 상기 비아홀의 상단부 또는 하단부에 배치될 수 있다.In addition, the seal may be disposed at an upper end or a lower end of the via hole.

또한, 상기 기판은 상기 기판은 웨이퍼 기판, 유리기판, 금속기판, 알루미나 기판 및 세라믹 기판 중 어느 하나일 수 있다.In addition, the substrate may be any one of a wafer substrate, a glass substrate, a metal substrate, an alumina substrate, and a ceramic substrate.

본 발명의 패키지 기판은 비아홀의 내부벽에 박막 형태의 비아 배선과 상기 비아홀 내부 일부영역을 밀봉하는 밀봉부를 형성함으로써, 비아홀에 완전히 충진하는 종래에 비해 비아와 기판간의 열팽창 계수 차이를 줄일 수 있으며, 이에 따라 열팽창 계수 차이로 인한 크랙 형성을 감소시킬 수 있어, 신뢰성을 확보할 수 있다.The package substrate of the present invention forms a thin film-type via wiring on the inner wall of the via hole and a sealing part for sealing a portion of the inner portion of the via hole, thereby reducing the difference in thermal expansion coefficient between the via and the substrate as compared with the conventional filling of the via hole. Accordingly, crack formation due to the difference in thermal expansion coefficient can be reduced, thereby ensuring reliability.

또한, 본 발명의 패키지 기판은 층간접속을 위해 박막 형태를 갖는 비아 배선으로 형성함에 따라, 비아홀에 충진되는 금속의 보이드 형성을 고려하지 않아도 되므로 비아홀의 형태, 즉 상기 비아홀의 종횡비(aspect ratio)나 사이즈를 고려하지 않아도 되므로, 용이한 공정을 통해 제조될 수 있을 뿐만 아니라, 공정 시간 및 공정 비용을 줄일 수 있다.In addition, since the package substrate of the present invention is formed by via wiring having a thin film form for interlayer connection, it is not necessary to consider the void formation of the metal filled in the via hole, so that the shape of the via hole, that is, the aspect ratio of the via hole, Since the size does not need to be considered, not only can be manufactured through an easy process, but also the process time and the process cost can be reduced.

또한, 본 발명의 패키지 기판은 비아 배선과 패드를 포함하는 회로층을 한번의 공정을 통해 동시에 제조할 수 있어, 공정을 단순화시키며 공정시간을 줄일 수 있다.In addition, the package substrate of the present invention can simultaneously manufacture the circuit layer including the via wiring and the pad through one process, thereby simplifying the process and reducing the process time.

또한, 본 발명의 패키지 기판은 층간접속을 위해 박막 형태를 갖는 비아 배선으로 형성함에 따라, 종래와 같이 비아홀에 완전히 충진하는 것보다 공정시간을 단축시킬 수 있다.In addition, since the package substrate of the present invention is formed of a via wiring having a thin film form for interlayer connection, a process time can be shortened rather than completely filling the via hole as in the prior art.

이하, 본 발명의 실시예들은 패키지 기판의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings of the package substrate. The following embodiments are provided as examples to ensure that the spirit of the present invention to those skilled in the art will fully convey. Accordingly, the present invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, the size and thickness of the device may be exaggerated for convenience. Like numbers refer to like elements throughout.

도 1은 본 발명의 제 1 실시예에 따른 패키지 기판의 단면도이다.1 is a cross-sectional view of a package substrate according to a first embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 패키지 기판은 기판(110), 비아홀(170), 비아 배선(120) 및 밀봉부(130)를 포함한다.Referring to FIG. 1, a package substrate according to an exemplary embodiment of the present invention includes a substrate 110, a via hole 170, a via wiring 120, and a sealing unit 130.

상기 기판(110)은 웨이퍼 기판, 유리기판, 금속기판, 알루미나 기판 및 세라믹 기판 중 어느 하나일 수 있다. 여기서, 상기 웨이퍼 기판으로 사용되는 재질의 예로서는 Si, 유리, LTO(Low Thermal Oxide), GaAs 및 GaN 등일 수 있다. 여기서, 상기 금속의 예로서는 Cu 및 Al등일 수 있다. 이때, 상기 기판(110)의 재질이 도전성이나 반도체성을 가질 경우, 예컨데 금속, Si, GaAs 및 GaN으로 이루어질 경우, 상기 기판(110)의 적어도 일면에 절연층이 더 구비되어 있을 수 있다.The substrate 110 may be any one of a wafer substrate, a glass substrate, a metal substrate, an alumina substrate, and a ceramic substrate. Here, examples of the material used as the wafer substrate may be Si, glass, low thermal oxide (LTO), GaAs, GaN, or the like. Here, examples of the metal may be Cu, Al, and the like. In this case, when the material of the substrate 110 is conductive or semiconducting, for example, made of metal, Si, GaAs, and GaN, an insulating layer may be further provided on at least one surface of the substrate 110.

상기 비아홀(170)은 층간접속을 위해 상기 기판(110)을 관통하도록 형성되어 있다. 이때, 상기 비아홀(170)의 폭은 양끝단부에서 각각 내측으로 갈수록 감소하는 구조를 가질 수 있다. 예컨대, 상기 비아홀(170) 단면의 형태는 모래시계의 형태를 가질 수 있다.The via hole 170 is formed to penetrate the substrate 110 for interlayer connection. In this case, the width of the via hole 170 may have a structure that decreases toward each inside at both ends. For example, the shape of the cross section of the via hole 170 may have the shape of an hourglass.

상기 비아 배선(120)은 상기 비아홀(170)의 내벽을 따라 배치된다. 이때, 상기 비아 배선(120)은 상기 내벽을 덮는 박막의 형태로 이루어져 있다. 이에 따라, 상기 비아홀(170)의 형태, 즉 상기 비아홀(170)의 종횡비(aspect ratio)나 사이즈를 고려하지 않아도 되므로 상기 패키지 기판은 용이한 공정을 통해 제조될 수 있을 뿐만 아니라, 공정 시간 및 공정 비용을 줄일 수 있다. 또한, 상기 비아 배선(120)을 박막 형태로 형성함으로써, 공정시간을 단축시킬 수 있다.The via line 120 is disposed along an inner wall of the via hole 170. In this case, the via wiring 120 is formed in the form of a thin film covering the inner wall. Accordingly, since the shape of the via hole 170, that is, the aspect ratio or the size of the via hole 170 does not have to be taken into consideration, the package substrate may be manufactured through an easy process, process time and process. Reduce costs In addition, by forming the via wiring 120 in a thin film form, the process time can be shortened.

상기 비아 배선(120)은 시드패턴(121)과 상기 시드패턴(121)상에 형성된 도금패턴(122)으로 이루어질 수 있다. 상기 시드패턴(121)으로 사용되는 재질의 예로서는 Ti, TiW, Cr/Ni, Ni/V 및 Cu/Au등일 수 있다. 상기 도금패턴(122)으로 사용되는 재질의 예로서는 Cu, Ag, Zn, Ni, Au 및 Sn등일 수 있다.The via line 120 may be formed of a seed pattern 121 and a plating pattern 122 formed on the seed pattern 121. Examples of the material used as the seed pattern 121 may be Ti, TiW, Cr / Ni, Ni / V and Cu / Au. Examples of the material used as the plating pattern 122 may be Cu, Ag, Zn, Ni, Au, Sn and the like.

상기 기판(110) 양면에 각각 배치된 회로층(140)을 서로 전기적으로 연결한다. 이때, 상기 회로층(140)은 상기 패키지 기판에 실장되는 반도체 칩과 전기적으로 연결되기 위한 본딩부(150)를 포함할 수 있다. 또한, 상기 회로층(140)은 상기 기판(110)하부에 배치된 패드(160)를 포함할 수 있다. 여기서, 도면에는 도시되지 않았으나, 상기 패드(160)상에 외부회로부와 전기적으로 접속하기 위한 솔더볼이 배치되어 있을 수 있다. 이에 따라, 상기 비아 배선(120)에 의해서, 상기 외부회로 부와 상기 반도체 칩은 서로 전기적으로 연결될 수 있다.The circuit layers 140 disposed on both surfaces of the substrate 110 are electrically connected to each other. In this case, the circuit layer 140 may include a bonding unit 150 to be electrically connected to the semiconductor chip mounted on the package substrate. In addition, the circuit layer 140 may include a pad 160 disposed under the substrate 110. Although not shown in the drawing, a solder ball for electrically connecting to an external circuit unit may be disposed on the pad 160. Accordingly, the external circuit portion and the semiconductor chip may be electrically connected to each other by the via wiring 120.

또한, 상기 비아 배선(120)과 상기 회로층(140)은 동일한 재질로 이루어질 수 있다. 예컨대, 상기 비아 배선(120)은 상기 시드패턴(121)과 상기 시드패턴(121)상에 배치된 도금패턴(122)으로 이루어질 수 있다. 또한, 상기 비아 배선(120)과 상기 회로층(140)은 동일한 두께를 가질 수 있다. 이는, 상기 비아 배선(120)과 상기 회로층(140)은 동일한 도금공정과 동일한 패터닝 공정을 통해 제조될 수 있기 때문이다. In addition, the via wiring 120 and the circuit layer 140 may be made of the same material. For example, the via line 120 may be formed of the seed pattern 121 and the plating pattern 122 disposed on the seed pattern 121. In addition, the via wiring 120 and the circuit layer 140 may have the same thickness. This is because the via wiring 120 and the circuit layer 140 may be manufactured through the same plating process and the same patterning process.

한편, 상기 패키지 기판상에 반도체 칩을 실장한 후 밀봉하여 반도체 패키지를 제조할 경우, 상기 반도체 칩이 외부 환경, 예컨대 이물질이나 수분에 의해 오염되는 것을 방지하기 위해 상기 반도체 패키지의 내부는 진공상태를 유지하도록 한다. 그러나, 상기 비아 배선(120)이 상기 비아홀의 내벽에만 형성되어 상기 비아 배선의 두께만큼 상기 비아홀(170)의 직경이 줄어들기 하지만 여전히 상기 기판(110)을 관통하게 되므로, 상기 반도체 패키지의 내부의 진공 상태를 유지할 수 없게 된다.On the other hand, when manufacturing a semiconductor package by mounting and sealing the semiconductor chip on the package substrate, in order to prevent the semiconductor chip from being contaminated by an external environment, such as foreign matter or moisture, the inside of the semiconductor package is vacuum Keep it. However, since the via wire 120 is formed only on the inner wall of the via hole, the diameter of the via hole 170 is reduced by the thickness of the via wire, but still penetrates through the substrate 110. It will not be possible to maintain a vacuum.

이를 해결하기 위해, 상기 관통된 비아홀(170) 내부의 일부영역을 메우는 밀봉부(130)를 구비한다. 여기서, 상기 밀봉부(130)가 상기 비아홀(170) 내부에 완전히 충진될 경우, 상기 밀봉부(130)와 상기 기판(110)간의 열팽창 계수 차이로 기인된 응력에 의해 상기 밀봉부(130)에 크랙이 형성될 수 있다. 이에 따라, 상기 밀봉부(130)를 상기 비아홀(170)내부의 일부영역에만 배치시켜, 상기 밀봉부(130)가 고온환경에서 상기 밀봉부(130)가 형성되지 않은 상기 비아홀(170) 공간으로 열팽창 될 수 있으므로, 상기 밀봉부(130)에 인가되는 응력을 최소화할 수 있어, 결국 상기 밀봉부(130)에 크랙이 형성되는 것을 감소시킬 수 있다.In order to solve this problem, the sealing part 130 filling a partial region inside the through via hole 170 is provided. Here, when the seal 130 is completely filled in the via hole 170, the seal 130 may be formed by the stress caused by the difference in the coefficient of thermal expansion between the seal 130 and the substrate 110. Cracks may form. Accordingly, the seal 130 is disposed only in a portion of the inside of the via hole 170 so that the seal 130 is spaced in the via hole 170 where the seal 130 is not formed in a high temperature environment. Since it can be thermally expanded, it is possible to minimize the stress applied to the sealing portion 130, it is possible to reduce the formation of cracks in the sealing portion 130 in the end.

상기 밀봉부(130)는 상기 비아 배선(120)과 일체로 이루어질 수 있다. 이는, 상기 비아홀 폭이 균일하지 않고 어느 한 영역에서 감소되는 구조를 가지기 때문에, 상기 밀봉부(130)는 상기 비아홀(170) 내부벽에 상기 비아 배선(120)을 형성하기 위한 도금공정에서 가장 작은 폭을 갖는 상기 비아홀(170) 내부에서 상기 도금액이 서로 뭉치게 되어 자연적으로 형성되기 때문이다. 즉, 상기 비아 배선(120)과 상기 밀봉부(130)를 동시에 형성하기 때문이다. 이에 따라, 상기 비아 배선(120)과 상기 밀봉부(130)를 동시에 형성할 수 있어, 공정시간을 단축시킬 수 있다. 또한, 상기 밀봉부(130)는 상기 비아홀의 일부영역에만 배치시킴으로써, 상기 밀봉부(130)의 크랙 발생을 줄일 수 있어 상기 패키지 기판을 이용하여 제조된 반도체 패키지의 신뢰성을 확보할 수 있다.The seal 130 may be integrally formed with the via wire 120. Since the via hole width is not uniform and has a structure that is reduced in one region, the sealing portion 130 has the smallest width in the plating process for forming the via wiring 120 on the inner wall of the via hole 170. This is because the plating liquids are agglomerated with each other in the via hole 170 having a natural shape. That is, the via wiring 120 and the sealing unit 130 are formed at the same time. Accordingly, the via wiring 120 and the sealing portion 130 may be formed at the same time, thereby reducing the process time. In addition, the seal 130 may be disposed only in a partial region of the via hole, thereby reducing the occurrence of cracks in the seal 130, thereby ensuring reliability of the semiconductor package manufactured using the package substrate.

본 발명의 실시예에서, 상기 비아홀은 모래시계 형태를 갖는 것으로 설명 및 도시하였으나, 이에 한정되는 것은 아니다.In the embodiment of the present invention, the via hole has been described and illustrated as having an hourglass shape, but is not limited thereto.

이하, 도 2는 본 발명의 제 1 실시예에 따른 패키지 기판에 구비된 비아홀의 변형예를 보여주는 단면도이다. 2 is a cross-sectional view illustrating a modified example of the via hole provided in the package substrate according to the first embodiment of the present invention.

도 2를 참조하면, 상기 비아홀(170)의 폭은 일끝단부에서 타끝단부로 갈수록 감소하는 형태를 가질 수 있다. 예컨대, 상기 비아홀(170) 단면의 형태는 삼각형 형상을 가질 수 있다. 이때, 상기 밀봉부(130)는 상기 비아홀(170)의 가장 작은 폭을 갖는, 상기 타끝단부에 형성될 수 있다.Referring to FIG. 2, the width of the via hole 170 may have a shape that decreases from one end portion to the other end portion. For example, the cross-section of the via hole 170 may have a triangular shape. In this case, the seal 130 may be formed at the other end portion having the smallest width of the via hole 170.

여기서, 상기 비아홀(170) 단면의 형태는 삼각형 형상을 가지는 것으로 도시하였으나, 이와 달리 역삼각형 형상을 가질수 도 있다.Here, although the shape of the cross section of the via hole 170 is illustrated as having a triangular shape, it may alternatively have an inverted triangular shape.

따라서, 상기 비아홀의 적어도 일부 영역은 상기 비아홀의 다른 영역에 비해 작은 폭을 가지도록 형성하여, 상기 밀봉부(130)는 상기 비아 배선(120)을 형성할 때 상기 비아홀(170)의 일부영역만을 자연적으로 메우도록 형성될 수 있다. 이로써, 상기 밀봉부(130)와 상기 비아 배선(120)은 동일한 공정에서 제조될 수 있다.Therefore, at least a portion of the via hole is formed to have a smaller width than other regions of the via hole, so that the sealing portion 130 only forms a portion of the via hole 170 when forming the via line 120. It can be formed to naturally fill. As a result, the sealing unit 130 and the via wiring 120 may be manufactured in the same process.

이하, 도 3을 참조하여 본 발명의 제 2 실시예에 따른 패키지 기판을 설명한다. 여기서, 본 발명의 제 2 실시예에 따른 패키지 기판은 패드를 제외하고 앞서 설명한 제 1 실시예와 동일한 구성을 가진다. 따라서, 상기 제 1 실시예와 반복되는 설명은 설명의 편의상 생략하기로 하며, 동일한 구성에 대해서는 동일한 참조번호를 부여하기로 한다.Hereinafter, a package substrate according to a second exemplary embodiment of the present invention will be described with reference to FIG. 3. Here, the package substrate according to the second embodiment of the present invention has the same configuration as the first embodiment described above except for the pad. Therefore, repeated description with respect to the first embodiment will be omitted for convenience of description, and the same reference numerals will be given to the same configuration.

도 3은 본 발명의 제 2 실시예에 따른 패키지 기판의 단면도이다.3 is a cross-sectional view of a package substrate according to a second embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 패키지 기판은 기판(110), 상기 기판(110)을 관통하는 비아홀(170), 층간접속을 위해 상기 비아홀(170)의 내벽을 따라 배치된 비아 배선(220), 및 상기 비아 배선(220)과 접촉하며 상기 비아홀(170) 내부의 일부 영역에만 배치되어 상기 비아홀(170)을 밀봉하는 밀봉부(230)를 포함한다.Referring to FIG. 3, a package substrate according to an embodiment of the present invention may include a substrate 110, a via hole 170 penetrating through the substrate 110, and a via disposed along an inner wall of the via hole 170 for interlayer connection. The wiring 220 may include a sealing portion 230 in contact with the via wiring 220 and disposed only in a portion of the via hole 170 to seal the via hole 170.

상기 기판(110)의 양면에는 각각 상기 비아 배선(220)에 의해 서로 전기적으로 연결된 회로층(240)이 구비될 수 있다. 상기 회로층(240)은 반도체 칩의 실장을 위한 본딩부(250)와 외부회로부와 전기적으로 연결되는 패드부(260)가 포함될 수 있다. 이때, 도면에는 도시되지 않았으나, 상기 패드부(250)상에 상기 외부회로부와 접속되기 위한 솔더볼을 더 구비할 수 있다. 이에 따라, 상기 비아 배선(220)은 상기 기판(110)의 양면에 각각 배치되는 상기 외부회로부와 상기 반도체칩을 서로 전기적으로 연결시키는 역할을 할 수 있다.Both surfaces of the substrate 110 may be provided with circuit layers 240 electrically connected to each other by the via wires 220. The circuit layer 240 may include a bonding part 250 for mounting a semiconductor chip and a pad part 260 electrically connected to an external circuit part. In this case, although not shown, a solder ball may be further provided on the pad part 250 to be connected to the external circuit part. Accordingly, the via wiring 220 may serve to electrically connect the external circuit unit and the semiconductor chip disposed on both surfaces of the substrate 110, respectively.

여기서, 상기 비아홀(170)은 양끝단부에 중앙부로 갈수록 점차적으로 감소되는 폭을 구비할 수 있다. Here, the via hole 170 may have a width that gradually decreases toward both ends.

상기 밀봉부(230)는 상기 비아 배선(220)을 형성하는 도금공정에서 형성된다. 여기서, 상기 밀봉부(230)는 상기 비아홀(170)의 내벽을 따라 구비된 비아 배선(220)이 가장 작은 폭을 갖는 비아홀(170)의 내부영역에서 서로 합쳐짐에 따라 형성될 수 있다. 여기서, 상기 비아 배선(220)의 두께를 줄일 경우, 상기 가장 작은 폭을 갖는 비아홀(170)의 내부영역에서 상기 비아 배선(220)이 서로 합쳐지지 않을 수 있어, 상기 밀봉부(130)가 형성되지 않을 수 있다. 반면, 상기 비아 배선(220)의 두께를 증가시킬 경우, 상기 가장 작은 폭을 갖는 비아홀(170)의 내부영역에서 상기 비아 배선(220)이 서로 합쳐지게 되어 상기 밀봉부(230)가 형성될 수 있다. 그러나, 상기 비아 배선(220)을 형성하는 도금공정 및 패터닝공정에서 함께 형성되는 상기 회로층(240)의 두께도 증가하게 된다. 이때, 상기 회로층(240)의 두께가 증가할 경우, 상기 회로층(240)과 상기 회로층(240) 하부에 배치된 기판간의 열팽창 계수 차이로 인해 상기 회로층(240)에 크랙이 발생할 수 있다. 이로 인해, 전기적 특성이 저하되고, 결국 신뢰성이 저하될 수 있다.The sealing part 230 is formed in a plating process of forming the via wiring 220. Here, the sealing part 230 may be formed as the via wires 220 provided along the inner wall of the via hole 170 merge with each other in an inner region of the via hole 170 having the smallest width. Here, when the thickness of the via wiring 220 is reduced, the via wiring 220 may not merge with each other in the inner region of the via hole 170 having the smallest width, so that the sealing portion 130 is formed. It may not be. On the other hand, when the thickness of the via wiring 220 is increased, the via wiring 220 may be joined to each other in the inner region of the via hole 170 having the smallest width, thereby forming the sealing part 230. have. However, the thickness of the circuit layer 240 formed together in the plating process and the patterning process of forming the via wiring 220 also increases. In this case, when the thickness of the circuit layer 240 increases, cracks may occur in the circuit layer 240 due to a difference in thermal expansion coefficient between the circuit layer 240 and a substrate disposed under the circuit layer 240. have. For this reason, electrical characteristics may fall, and eventually reliability may fall.

이에 따라, 상기 비아 배선(220)과 상기 회로층(240)은 서로 다른 두께를 가지도록 형성될 수 있다. 이때, 상기 비아 배선(220)은 상기 회로층(240)보다 두꺼운 두께를 가질 수 있다.Accordingly, the via wiring 220 and the circuit layer 240 may be formed to have different thicknesses. In this case, the via wiring 220 may have a thickness thicker than that of the circuit layer 240.

여기서, 상기 비아 배선(220)은 시드패턴(221)과 상기 시드패턴(221)상에 배치된 도금패턴(222)으로 형성될 수 있다. 여기서, 상기 시드패턴(221)으로 사용되는 재질의 예로서는 Ti, TiW, Cr/Ni, Ni/V 및 Cu/Au등일 수 있다. 또한, 상기 도금 패턴(222)으로 사용되는 재질의 예로서는 Cu, Ag, Zn, Ni, Au 및 Sn등일 수 있다.The via line 220 may be formed of a seed pattern 221 and a plating pattern 222 disposed on the seed pattern 221. Here, examples of the material used as the seed pattern 221 may be Ti, TiW, Cr / Ni, Ni / V and Cu / Au. In addition, examples of the material used as the plating pattern 222 may be Cu, Ag, Zn, Ni, Au, Sn, and the like.

또한, 상기 회로층(240)은 상기 부가 시드패턴(241)과 상기 부가 시드패턴(241)상에 배치된 부가 도금패턴(242)으로 형성될 수 있다. 여기서, 상기 부가 시드패턴(241)으로 사용되는 재질의 예로서는 Ti, TiW, Cr 및 Ta/Cu/Au등일 수 있다. 또한, 상기 부가 도금패턴(242)으로 사용되는 재질의 예로서는 Cu, Ag, Zn, Ni, Au 및 Sn등일 수 있다.In addition, the circuit layer 240 may be formed of the additional seed pattern 241 and the additional plating pattern 242 disposed on the additional seed pattern 241. Here, examples of the material used as the additional seed pattern 241 may be Ti, TiW, Cr, Ta / Cu / Au, or the like. In addition, examples of the material used as the additional plating pattern 242 may be Cu, Ag, Zn, Ni, Au, Sn, and the like.

따라서, 본 발명의 실시예에서 상기 비아 배선(220)과 상기 회로층(240)을 서로 다른 두께로 형성함으로써, 상기 회로층(240)에 크랙이 형성되는 것을 방지할 수 있다.Therefore, in the exemplary embodiment of the present invention, the via wiring 220 and the circuit layer 240 may be formed to have different thicknesses to prevent cracks from being formed in the circuit layer 240.

이하, 도 4를 참조하여, 본 발명의 제 3 실시예에 따른 패키지 기판을 설명하기로 한다. 여기서, 본 발명의 제 3 실시예에 따른 패키지 기판은 밀봉부를 제외하고 앞서 설명한 제 1 실시예와 동일한 구성을 가진다. 따라서, 상기 제 1 실시예와 반복되는 설명은 설명의 편의상 생략하기로 하며, 동일한 구성에 대해서는 동일 한 참조번호를 부여하기로 한다.Hereinafter, a package substrate according to a third embodiment of the present invention will be described with reference to FIG. 4. Here, the package substrate according to the third embodiment of the present invention has the same configuration as the first embodiment described above except for the sealing portion. Therefore, repeated description with respect to the first embodiment will be omitted for convenience of description, and the same reference numerals will be given to the same configuration.

도 4는 본 발명의 제 3 실시예에 따른 패키지 기판의 단면도이다.4 is a cross-sectional view of a package substrate according to a third embodiment of the present invention.

도 4를 참조하면, 본 발명의 실시예에 따른 패키지 기판은 기판(110), 상기 기판(110)을 관통하는 비아홀(170), 층간접속을 위해 상기 비아홀(170)의 내벽을 따라 배치된 비아 배선(120), 및 상기 비아 배선(120)과 접촉하며 상기 비아홀(170) 내부의 일부 영역에만 배치되어 상기 비아홀(170)을 밀봉하는 밀봉부(330)를 포함한다.Referring to FIG. 4, a package substrate according to an embodiment of the present invention may include a substrate 110, a via hole 170 penetrating through the substrate 110, and a via disposed along an inner wall of the via hole 170 for interlayer connection. The wiring 120 may include a sealing part 330 in contact with the via wiring 120 and disposed only in a portion of the via hole 170 to seal the via hole 170.

상기 비아홀(170)에 상기 비아 배선(120)은 박막 형태로 형성되어 상기 기판(110)을 여전히 관통한다. 이때, 상기 밀봉부(330)는 상기 관통된 비아홀(170)을 밀봉함으로써, 상기 패키지 기판을 이용하여 형성된 반도체 패키지 내부를 진공상태로 유지시킬 수 있다.The via line 120 in the via hole 170 is formed in a thin film form and still penetrates through the substrate 110. In this case, the sealing part 330 may seal the through via hole 170 to maintain the inside of the semiconductor package formed using the package substrate in a vacuum state.

여기서, 상기 밀봉부(330)는 상기 비아홀(170)의 하단부 또는 상단부에 충진된 솔더로 형성되어 있을 수 있다. 이때, 상기 밀봉부(330)는 상기 비아홀 내부에 완전히 채워질 경우보다 하단부에만 또는 상단부에만 형성할 경우에 상기 밀봉부(330)와 상기 기판(110)간의 열팽창 계수 차이를 줄일 수 있다. 이로써, 상기 열팽창 계수 차이로 기인된 응력에 의해 상기 밀봉부(330)에 크랙이 형성되는 것을 방지할 수 있다.Here, the sealing part 330 may be formed of solder filled in the lower end or the upper end of the via hole 170. In this case, the sealing part 330 may reduce the difference in coefficient of thermal expansion between the sealing part 330 and the substrate 110 when the sealing part 330 is formed only at the lower end or only at the upper end of the via hole. As a result, cracks may be prevented from forming in the sealing part 330 due to the stress caused by the difference in coefficient of thermal expansion.

도면에는 도시되지 않았으나, 상기 비아 배선(120)과 전기적으로 연결된 패드(160)상에 솔더볼이 구비될 수 있다. 이때, 상기 패드(160)와 외부회로부를 서로 전기적으로 접속시키기 위해, 상기 솔더볼을 리플로우하는 공정을 거친다. 이때, 상기 리플로우 공정에서 제공된 열에 의해 상기 밀봉부(330)가 팽창하여 상기 비아홀(170) 내부를 완전히 채워질 수도 있다. 이에 따라, 상기 솔더볼은 상기 밀봉부(330)를 형성하는 솔더보다 낮은 융점을 가진 재질로 이루어질 수 있다. 즉, 상기 밀봉부(330)는 상기 솔더볼보다 높은 융점을 가진 재질로 형성하여, 상기 리플로우 공정에서 영향을 받지 않도록 한다. 여기서, 상기 밀봉부(330)로 사용되는 솔더 재질의 예로서는 Sn계 솔더일 수 있다. 이때, 상기 Sn계 솔더의 예로서는 SnPd, SnAg, SnAgCu, SnCu, SnBi, SnZn, SnAgCuZn 및 SnAu 등 일 수 있다. 또는, 상기 밀봉부(330)는 전도성 에폭시계 수지로 형성할 수도 있다.Although not shown in the drawing, solder balls may be provided on the pads 160 electrically connected to the via lines 120. At this time, in order to electrically connect the pad 160 and the external circuit to each other, the solder ball is reflowed. In this case, the sealing part 330 may be expanded by the heat provided in the reflow process to completely fill the via hole 170. Accordingly, the solder ball may be made of a material having a lower melting point than the solder forming the sealing part 330. That is, the sealing part 330 is formed of a material having a higher melting point than the solder ball, so that the sealing part 330 is not affected in the reflow process. Here, an example of the solder material used as the sealing part 330 may be Sn-based solder. In this case, examples of the Sn-based solder may be SnPd, SnAg, SnAgCu, SnCu, SnBi, SnZn, SnAgCuZn and SnAu. Alternatively, the sealing part 330 may be formed of a conductive epoxy resin.

따라서, 상기 비아홀(170)의 폭이 일정하거나, 상기 비아홀(170)의 폭이 너무 커서 상기 비아 배선(120)을 형성할 때 상기 관통부를 메워질 수 없을 경우, 본 발명의 실시예에서와 같이, 별도의 솔더를 이용하여 상기 밀봉부(330)를 형성할 수도 있다. Therefore, when the width of the via hole 170 is constant or the width of the via hole 170 is too large to fill the through part when forming the via wiring 120, as in the embodiment of the present invention. In addition, the sealing part 330 may be formed using a separate solder.

또한, 상기 밀봉부(330)는 솔더볼보다 높은 융점을 갖는 재질로 형성하여, 리플로우 공정에서의 영향을 최소화할 수 있다.In addition, the sealing part 330 is formed of a material having a higher melting point than the solder ball, thereby minimizing the influence in the reflow process.

이하, 도 5 내지 도 15를 참조하여, 패키지 기판의 제조 방법을 상세히 설명하도록 한다.Hereinafter, a method of manufacturing a package substrate will be described in detail with reference to FIGS. 5 to 15.

도 5 내지 도 7은 본 발명의 제 4 실시예에 따른 패키지 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.5 to 7 are cross-sectional views illustrating a method of manufacturing a package substrate according to a fourth embodiment of the present invention.

도 5를 참조하면, 본 발명의 실시예에 따른 패키지를 제조하기 위해, 먼저 기판(110)을 제공한다.Referring to FIG. 5, in order to manufacture a package according to an embodiment of the present invention, a substrate 110 is first provided.

상기 기판(110)은 웨이퍼 기판, 유리기판, 금속기판, 알루미나 기판 및 세라믹 기판 중 어느 하나일 수 있다. 여기서, 상기 웨이퍼 기판을 사용되는 재질의 예로서는 Si, 유리, LTO(Low Thermal Oxide), GaAs 및 GaN 등일 수 있다. 여기서, 상기 금속의 예로서는 Cu 및 Al등일 수 있다. 이때, 상기 기판(110)의 재질이 금속이나 Si, GaAs 및 GaN 일 경우, 상기 기판의 적어도 일면에 절연층을 더 형성할 수 있다.The substrate 110 may be any one of a wafer substrate, a glass substrate, a metal substrate, an alumina substrate, and a ceramic substrate. Here, examples of the material using the wafer substrate may be Si, glass, low thermal oxide (LTO), GaAs, GaN and the like. Here, examples of the metal may be Cu, Al, and the like. In this case, when the material of the substrate 110 is metal, Si, GaAs, or GaN, an insulating layer may be further formed on at least one surface of the substrate.

상기 기판(110)을 관통하는 비아홀(170)을 형성한다. 상기 비아홀(170)의 폭은 양끝단부에서 각각 내측으로 갈수록 감소하는 구조로 형성한다. 예컨대, 상기 비아홀(170) 단면의 형태는 모래시계의 형태를 가질 수 있다. A via hole 170 penetrating the substrate 110 is formed. The width of the via hole 170 is formed in a structure that decreases toward each inside at both ends. For example, the shape of the cross section of the via hole 170 may have the shape of an hourglass.

상기 비아홀(170)을 형성하는 방법의 예로서는 습식 에칭법, 건식 에칭법, 샌딩법, 레이저 드릴법 및 기계적 드릴법등일 수 있다. Examples of the method for forming the via hole 170 may be a wet etching method, a dry etching method, a sanding method, a laser drill method and a mechanical drill method.

상기 비아홀(170)의 일부는 상기 기판(110)의 상부나 하부에서 먼저 형성하고, 이후 상기 비아홀(170)의 일부와 만나는 나머지 부분은 상기 기판(110)의 하부나 상부에서 형성할 수 있다. A portion of the via hole 170 may be formed at an upper portion or a lower portion of the substrate 110, and then a remaining portion that meets a portion of the via hole 170 may be formed at the lower portion or the upper portion of the substrate 110.

그러나, 본 발명의 실시예에서 상기 비아홀(170) 형성은 이에 한정되는 것은 아니며, 상기 기판(110)의 상부와 하부에서 동시에 진행하여 상기 비아홀(170)을 형성할 수도 있다.However, in the embodiment of the present invention, the via hole 170 is not limited thereto, and the via hole 170 may be simultaneously formed at the top and the bottom of the substrate 110.

또한, 본 발명의 실시예에서 상기 비아홀(170)은 모래시계형태로 형성하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 상기 비아홀(170)의 폭은 일끝 단부에서 타끝단부로 갈수록 감소하는 구조, 예컨대 상기 비아홀(170)은 삼각형 단면 형상을 가지도록 형성할 수도 있다.In addition, in the embodiment of the present invention, the via hole 170 is described as being formed in the form of an hourglass, but is not limited thereto. The width of the via hole 170 decreases from one end to the other end, for example. The via hole 170 may be formed to have a triangular cross-sectional shape.

도 6을 참조하면, 상기 비아홀(170)을 형성한 후, 상기 기판(110)의 상하부에 각각 시드층(101)을 형성한다. 상기 시드층(101)은 상기 비아홀(170)의 내벽에도 형성되어, 상기 기판(110)의 상하부에 각각 형성된 시드층(101)은 서로 전기적으로 연결될 수 있다. 상기 시드층(101)을 형성하는 재질은 도전금속의 전기도금을 가능하게 하는 재질로 이루어질 수 있다. 예컨대, 상기 시드층(101)은 Ti, TiW, Cr/Ni, Ni/V 및 Cu/Au 중 어느 하나로 형성할 수 있다. 여기서, 상기 시드층(101)은 증착법 또는 도금법을 통해 형성할 수 있다.Referring to FIG. 6, after the via holes 170 are formed, the seed layers 101 are formed on upper and lower portions of the substrate 110, respectively. The seed layer 101 may be formed on the inner wall of the via hole 170, and the seed layers 101 formed on upper and lower portions of the substrate 110 may be electrically connected to each other. The material for forming the seed layer 101 may be made of a material that enables electroplating of a conductive metal. For example, the seed layer 101 may be formed of any one of Ti, TiW, Cr / Ni, Ni / V, and Cu / Au. Here, the seed layer 101 may be formed through a deposition method or a plating method.

이후, 상기 시드층(101)상에 도금층(102)을 형성한다. 상기 도금층(102)은 상기 시드층(101)을 이용한 전기도금법에 의해 형성할 수 있다. 이때, 상기 비아홀(170) 내부벽을 따라 도금층(102)이 형성될 때, 상기 비아홀(170) 내부 중 가장 작은 폭을 갖는 영역에서 상기 도금층(102)이 합쳐짐에 따라 상기 비아홀(170)의 일부영역을 메우는 밀봉부(130)가 자연적으로 형성될 수 있다. 즉, 상기 도금층(102)을 형성하는 과정에서 상기 비아홀(170) 내부의 일부영역을 메우는 밀봉부(130)가 형성될 수 있다. Thereafter, a plating layer 102 is formed on the seed layer 101. The plating layer 102 may be formed by an electroplating method using the seed layer 101. In this case, when the plating layer 102 is formed along the inner wall of the via hole 170, a portion of the via hole 170 is formed as the plating layer 102 is combined in a region having the smallest width among the inside of the via hole 170. The seal 130 filling the region may be naturally formed. That is, in the process of forming the plating layer 102, a sealing unit 130 may be formed to fill a portion of the inside of the via hole 170.

도 7을 참조하면, 상기 도금층(102)과 밀봉부(130)를 형성한 후, 상기 시드층(101) 및 도금층(102)을 식각하여 상기 비아홀(170)의 내부에 배치된 비아 배선(120)을 형성할 수 있다. 이때, 상기 비아 배선(120)이 형성된 상기 비아홀(170) 내부의 일부영역, 즉 가장 작은 폭을 갖는 영역에 상기 밀봉부(130)가 배치되어 있 다. Referring to FIG. 7, after the plating layer 102 and the sealing unit 130 are formed, the seed layer 101 and the plating layer 102 are etched to form via wires 120 disposed in the via hole 170. ) Can be formed. In this case, the sealing part 130 is disposed in a portion of the inside of the via hole 170 in which the via line 120 is formed, that is, the area having the smallest width.

이에 더하여, 상기 비아 배선(120)을 형성하는 공정에서 상기 비아 배선(120)과 전기적으로 연결되며 외부 회로부와 접속되기 위한 패드(160) 및 반도체칩의 실장을 위한 본딩부(150)를 포함하는 회로층(140)이 더 형성될 수 있다. 이에 따라, 상기 비아 배선(120)은 상기 회로층(140)과 동일한 재질로 이루어지며, 동일한 두께를 가질 수 있다.In addition, in the process of forming the via wiring 120, a pad 160 electrically connected to the via wiring 120 and connected to an external circuit part and a bonding part 150 for mounting a semiconductor chip may be included. The circuit layer 140 may be further formed. Accordingly, the via wiring 120 may be made of the same material as the circuit layer 140 and may have the same thickness.

따라서, 본 발명의 실시예에서 층간접속을 위하여 비아홀(170) 내벽에 박막 형태의 비아 배선(120)을 형성하며, 상기 비아 배선(120)이 형성된 비아홀(170) 내부의 일부영역만을 메우는 밀봉부(130)를 형성함에 따라, 비아홀(170)에 밀봉부(130)를 완전히 충진하는 종래에 비해 밀봉부(130)와 기판(110)간의 열팽창 계수 차이를 줄일 수 있으며, 이에 따라 열팽창 계수 차이로 인한 크랙 형성을 감소시킬 수 있어, 신뢰성을 확보할 수 있다.Therefore, in the exemplary embodiment of the present invention, the via wiring 120 having a thin film form is formed on the inner wall of the via hole 170 for interlayer connection, and the sealing portion filling only a partial region inside the via hole 170 in which the via wiring 120 is formed. By forming the 130, the difference in the coefficient of thermal expansion between the seal 130 and the substrate 110 can be reduced, compared to the conventional method of completely filling the seal 130 with the via hole 170. The crack formation due to can be reduced, thereby ensuring the reliability.

또한, 상기 비아 배선(120)을 박막형태로 형성함에 따라, 종래와 같이 상기 비아홀(170)을 완전히 충진되도록 형성하는 경우보다 도금 공정 시간을 줄일 수 있다.In addition, as the via wire 120 is formed in a thin film form, the plating process time may be shorter than in the case where the via hole 170 is completely filled as in the related art.

또한, 상기 밀봉부(130)와 비아 배선(120)을 동시에 형성함으로써, 공정을 단순화시킬 수 있다.In addition, by simultaneously forming the sealing unit 130 and the via wiring 120, the process can be simplified.

도 8 내지 도 12는 본 발명의 제 5 실시예에 따른 패키지 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다. 여기서, 본 발명의 제 5 실시예에 따른 패 키지 기판은 회로층의 형성방법을 제외하고 앞서 설명한 제 4 실시예와 동일한 구성을 가진다. 따라서, 상기 제 4 실시예와 반복되는 설명은 설명의 편의상 생략하기로 하며, 동일한 구성에 대해서는 동일한 참조번호를 부여하기로 한다.8 to 12 are cross-sectional views illustrating a method of manufacturing a package substrate according to a fifth embodiment of the present invention. Here, the package substrate according to the fifth embodiment of the present invention has the same configuration as the fourth embodiment described above except for the method of forming the circuit layer. Therefore, repeated description with respect to the fourth embodiment will be omitted for convenience of description, and the same reference numerals will be given to the same configuration.

도 8을 참조하면, 본 발명의 실시예에 따른 패키지 기판을 제조하기 위해, 기판(110)을 관통하는 비아홀(170)을 형성한다.Referring to FIG. 8, a via hole 170 penetrating through the substrate 110 is formed to manufacture a package substrate according to an exemplary embodiment of the present invention.

이후, 상기 비아홀(170)의 내벽을 포함하는 상기 기판(110)의 상하부에 각각 시드층(201)과 도금층(202)을 형성한다. 여기서, 상기 시드층(201) 및 상기 도금층(202)은 상기 비아홀(170)의 내벽에도 형성되어 상기 기판(110)의 상하부에 형성된 상기 시드층(201)과 도금층(202)은 서로 전기적으로 연결된다. 이때, 상기 비아홀(170) 내부 영역 중 가장 작은 폭을 갖는 영역에서 상기 도금층(202)이 합쳐짐에 따라 자연스럽게 상기 비아홀(170)의 일부영역을 메우는 밀봉부(230)가 형성된다.Thereafter, seed layers 201 and plating layers 202 are formed on upper and lower portions of the substrate 110 including inner walls of the via holes 170, respectively. Here, the seed layer 201 and the plating layer 202 are also formed on the inner wall of the via hole 170 so that the seed layer 201 and the plating layer 202 formed on the upper and lower portions of the substrate 110 are electrically connected to each other. do. In this case, as the plating layer 202 is combined in a region having the smallest width among the inner regions of the via hole 170, a sealing part 230 filling the partial region of the via hole 170 is naturally formed.

여기서, 상기 시드층(201)으로 사용되는 재질의 예로서는 Ti, TiW, Cr/Ni, Ni/V 및 Cu/Au등일 수 있다. 또한, 상기 도금층(202)으로 사용되는 재질의 예로서는 Cu, Ag, Zn, Ni, Au 및 Sn등일 수 있다.Here, examples of the material used as the seed layer 201 may be Ti, TiW, Cr / Ni, Ni / V and Cu / Au. In addition, examples of the material used as the plating layer 202 may be Cu, Ag, Zn, Ni, Au, Sn, and the like.

도 9를 참조하면, 상기 밀봉부(230)를 포함하는 상기 시드층(201) 및 시드층(201)상에 레지스트 패턴(400)을 형성한다. 상기 레지스트 패턴(400)은 레지스트층을 형성한 후, 노광 및 현상 공정을 통해 형성할 수 있다. 또는, 상기 레지스트 패턴(400)은 프린팅방법에 의해 형성할 수도 있다.Referring to FIG. 9, a resist pattern 400 is formed on the seed layer 201 and the seed layer 201 including the sealing part 230. The resist pattern 400 may be formed through an exposure and development process after forming a resist layer. Alternatively, the resist pattern 400 may be formed by a printing method.

상기 레지스트 패턴(400)을 식각마스크로 사용하여 상기 시드층(201)과 도금층(202)을 식각하여 비아 배선(220)을 형성한다. 이때, 상기 밀봉부(230)가 상기 비아홀(170) 내부의 일부영역을 메우고 있다.The seed layer 201 and the plating layer 202 are etched using the resist pattern 400 as an etch mask to form a via line 220. In this case, the sealing part 230 fills a partial region inside the via hole 170.

여기서, 상기 비아 배선(220)을 형성하는 공정에서 회로층(240)이 함께 형성될 경우, 상기 비아 배선(220)은 상기 회로층(240)과 동일한 두께를 가지게 된다. 그러나, 상기 비아 배선(220)을 형성하는 공정에서 상기 비아홀(170)을 메울수 있는 두께로 형성되므로, 상기 비아홀(170)의 사이즈가 커질수록 상기 비아 배선(220)의 두께가 증가할 수 있다. 이때, 상기 비아 배선(220)의 두께와 함께 상기 회로층(240)의 두께가 증가되어, 상기 회로층(240)과 상기 기판(110)간의 열팽창 계수 차이로 인한 응력으로 상기 회로층(240)에 크랙이 발생할 수 있다. 이를 개선하기 위해, 상기 비아 배선(220)과 별도로 회로층(240)을 형성한다.Here, when the circuit layer 240 is formed together in the process of forming the via wiring 220, the via wiring 220 has the same thickness as the circuit layer 240. However, since the via hole 170 is formed to have a thickness to fill the via hole 170 in the process of forming the via wire 220, as the size of the via hole 170 increases, the thickness of the via wire 220 may increase. . In this case, the thickness of the circuit layer 240 increases along with the thickness of the via wiring 220, so that the circuit layer 240 may be stressed due to a difference in thermal expansion coefficient between the circuit layer 240 and the substrate 110. Cracking may occur. To improve this, the circuit layer 240 is formed separately from the via wiring 220.

구체적으로, 도 10을 참조하면, 상기 레지스트 패턴(400)을 포함하는 기판(110)상에 부가 시드층(203)을 형성한다. 상기 부가 시드층(203)은 상기 레지스트 패턴(400)을 제외한 상기 기판(110)상에 형성될 수 있다. 이때, 상기 부가 시드층(203)은 마스크를 이용한 증착 공정에 의해 제조될 수 있다. 여기서, 상기 부가 시드층(203)으로 사용되는 재질의 예로서는 Ti, TiW, Cr 및 Ta/Cu/Au등일 수 있다.Specifically, referring to FIG. 10, an additional seed layer 203 is formed on the substrate 110 including the resist pattern 400. The additional seed layer 203 may be formed on the substrate 110 except for the resist pattern 400. In this case, the additional seed layer 203 may be manufactured by a deposition process using a mask. Here, examples of the material used as the additional seed layer 203 may be Ti, TiW, Cr, Ta / Cu / Au, or the like.

상기 부가 시드층(203)을 이용한 도금법을 이용하여 상기 부가 시드층(203)상에 부가 도금층(204)을 형성한다. 여기서, 상기 부가 도금층(204)으로 사용되는 재질의 예로서는 Cu, Ag, Zn, Ni, Au 및 Sn등일 수 있다.The additional plating layer 204 is formed on the additional seed layer 203 using a plating method using the additional seed layer 203. Here, examples of the material used as the additional plating layer 204 may be Cu, Ag, Zn, Ni, Au, Sn, and the like.

도 11을 참조하면, 상기 부가 시드층(203)과 부가 도금층(204)을 형성한 후, 상기 레지스트 패턴(400)을 제거한다.Referring to FIG. 11, after forming the additional seed layer 203 and the additional plating layer 204, the resist pattern 400 is removed.

도 12를 참조하면, 상기 부가 시드층(203)과 상기 부가 도금층(204)을 식각 하여, 상기 비아 배선(220)과 전기적으로 연결된 회로층(240)을 형성할 수 있다. Referring to FIG. 12, the additional seed layer 203 and the additional plating layer 204 may be etched to form a circuit layer 240 electrically connected to the via wiring 220.

상기 비아 배선(220)과 상기 회로층(240)을 다른 공정을 통해 형성됨에 따라, 상기 비아 배선(220)과 상기 회로층(240)은 서로 다른 두께로 형성될 수 있다. As the via line 220 and the circuit layer 240 are formed through different processes, the via line 220 and the circuit layer 240 may have different thicknesses.

따라서, 본 발명의 실시예에서 상기 비아 배선(220)과 상기 회로층(240)을 다른 공정에서 각각 형성함에 따라, 상기 비아 배선(220)의 두께가 증가할지라도 상기 회로층(240)의 두께는 작게 형성할 수 있어, 상기 회로층(240)에 크랙이 형성되는 것을 방지할 수 있다.Therefore, in the embodiment of the present invention, as the via wiring 220 and the circuit layer 240 are formed in different processes, the thickness of the circuit layer 240 may be increased even if the via wiring 220 is increased. Can be formed small, and can prevent cracks from being formed in the circuit layer 240.

도 13 내지 도 15는 본 발명의 제 6 실시예에 따른 패키지 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다. 여기서, 본 발명의 제 6 실시예에 따른 패키지 기판의 제조 방법은 밀봉부를 제외하고 앞서 설명한 제 5 실시예와 동일한 구성을 가진다. 따라서, 상기 제 5 실시예와 반복되는 설명은 설명의 편의상 생략하기로 하며, 동일한 구성에 대해서는 동일한 참조번호를 부여하기로 한다.13 to 15 are cross-sectional views illustrating a method of manufacturing a package substrate according to a sixth embodiment of the present invention. Here, the manufacturing method of the package substrate according to the sixth embodiment of the present invention has the same configuration as the fifth embodiment described above except for the sealing portion. Therefore, repeated description with respect to the fifth embodiment will be omitted for convenience of description, and the same reference numerals will be given to the same configuration.

도 13을 참조하면, 본 발명의 실시예에 따른 패키지 기판을 제조하기 위해, 기판(110)을 관통하는 비아홀(170)을 형성한다. 상기 비아홀(170)의 폭은 일정하거나 영역별로 다를 수도 있다.Referring to FIG. 13, a via hole 170 penetrating through the substrate 110 is formed to manufacture a package substrate according to an exemplary embodiment of the present invention. The width of the via hole 170 may be constant or may vary by region.

이후, 상기 비아홀(170)의 내벽을 포함하는 상기 기판(110)의 상하면에 시드층(101)과 도금층(102)을 순차적으로 형성한다.Thereafter, the seed layer 101 and the plating layer 102 are sequentially formed on upper and lower surfaces of the substrate 110 including the inner wall of the via hole 170.

도 14를 참조하면, 상기 시드층(101)과 상기 도금층(102)을 식각하여 층간 접속을 위한 비아 배선(120)을 형성한다. 이때, 상기 비아 배선(120)과 전기적으로 연결된 회로층(140)을 더 형성할 수 있다.Referring to FIG. 14, the seed layer 101 and the plating layer 102 are etched to form a via line 120 for interlayer connection. In this case, a circuit layer 140 electrically connected to the via wiring 120 may be further formed.

도 15를 참조하면, 상기 비아 배선(120)이 상기 비아홀(170)의 내벽에 박막 형태로 형성되므로 상기 기판(110)을 여전히 관통할 수 있다. 이때, 상기 관통된 비아홀(170)을 메우기 위한 밀봉부(330)를 형성한다. 여기서, 상기 밀봉부(330)와 상기 기판(110)간의 열팽창 계수 차이로 인해 발생하는 응력을 줄이기 위해, 상기 밀봉부(330)는 상기 비아홀(170)을 완전히 충진시키지 않고, 상기 비아홀(170)의 하단부 또는 상단부를 메우도록 형성할 수 있다. Referring to FIG. 15, since the via wire 120 is formed in a thin film on the inner wall of the via hole 170, the via wire 120 may still penetrate the substrate 110. In this case, a sealing part 330 is formed to fill the through via hole 170. Here, in order to reduce the stress caused by the difference in thermal expansion coefficient between the sealing portion 330 and the substrate 110, the sealing portion 330 does not completely fill the via hole 170, the via hole 170 It may be formed to fill the lower end or the upper end of the.

상기 밀봉부(330)는 솔더로 형성할 수 있다. 이때, 상기 솔더가 패드(160)와 외부회로부를 서로 접속하기 위한 솔더볼의 리플로우 공정 환경에서 제공된 열에 의해 팽창하여 상기 비아홀(170)을 채울수 있다. 이로써, 상기 솔더는 상기 리플로우 공정에 영향을 받지 않는 재질로 이루어질 수 있다. 즉, 상기 솔더는 상기 솔더볼보다 높은 융점을 갖는 재질로 이루어질 수 있다. 예컨대, 상기 솔더 재질은 Sn계일 수 있다. 이때, 상기 Sn계 솔더의 예로서는 SnPd, SnAg, SnAgCu, SnCu, SnBi, SnZn, SnAgCuZn 및 SnAu등 일 수 있다. 또는, 상기 밀봉부(330)는 전도성 에폭시계 수지로 형성할 수도 있다. The sealing part 330 may be formed of solder. In this case, the solder may be expanded by the heat provided in the reflow process environment of the solder ball for connecting the pad 160 and the external circuit unit to fill the via hole 170. As a result, the solder may be made of a material that is not affected by the reflow process. That is, the solder may be made of a material having a higher melting point than the solder ball. For example, the solder material may be Sn-based. At this time, examples of the Sn-based solder may be SnPd, SnAg, SnAgCu, SnCu, SnBi, SnZn, SnAgCuZn and SnAu. Alternatively, the sealing part 330 may be formed of a conductive epoxy resin.

상기 밀봉부(330)를 형성하는 방법의 예로서는 웨이브 솔더링, 침전법, 스크린 프린팅법등일 수 있다.Examples of the method of forming the sealing part 330 may be wave soldering, precipitation, screen printing, or the like.

따라서, 본 발명의 실시예에서 상기 밀봉부(330)를 상기 비아 배선(120)과 별도로 형성하여, 상기 비아홀(170)의 크기나 형태에 영향을 받지 않으며 형성할 수 있다.Therefore, in the exemplary embodiment of the present invention, the sealing part 330 may be formed separately from the via line 120, and may be formed without being affected by the size or shape of the via hole 170.

도 1은 본 발명의 제 1 실시예에 따른 패키지 기판의 단면도이다.1 is a cross-sectional view of a package substrate according to a first embodiment of the present invention.

도 2는 본 발명의 제 1 실시예에 따른 패키지 기판에 구비된 비아홀의 변형예를 보여주는 단면도이다. 2 is a cross-sectional view illustrating a modified example of the via hole provided in the package substrate according to the first embodiment of the present invention.

도 3은 본 발명의 제 2 실시예에 따른 패키지 기판의 단면도이다.3 is a cross-sectional view of a package substrate according to a second embodiment of the present invention.

도 4는 본 발명의 제 3 실시예에 따른 패키지 기판의 단면도이다.4 is a cross-sectional view of a package substrate according to a third embodiment of the present invention.

도 5 내지 도 7은 본 발명의 제 4 실시예에 따른 패키지 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.5 to 7 are cross-sectional views illustrating a method of manufacturing a package substrate according to a fourth embodiment of the present invention.

도 8 내지 도 12는 본 발명의 제 5 실시예에 따른 패키지 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다. 8 to 12 are cross-sectional views illustrating a method of manufacturing a package substrate according to a fifth embodiment of the present invention.

도 13 내지 도 15는 본 발명의 제 6 실시예에 따른 패키지 기판의 제조 방법을 설명하기 위해 도시한 단면도들이다.13 to 15 are cross-sectional views illustrating a method of manufacturing a package substrate according to a sixth embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

110 : 기판 120, 220 : 비아배선 110: substrate 120, 220: via wiring

130, 230, 330 : 밀봉부 140 : 회로층130, 230, 330: seal 140: circuit layer

150 : 본딩부 160 : 패드150: bonding unit 160: pad

170 : 비아홀 170: via hole

Claims (25)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 기판;Board; 상기 기판을 관통하는 비아홀;A via hole penetrating the substrate; 층간접속을 위해 상기 비아홀의 내벽을 따라 배치된 비아 배선; 및Via wiring disposed along an inner wall of the via hole for interlayer connection; And 상기 비아 배선과 접촉하며 상기 비아홀 내부의 일부 영역에만 배치되어 상기 비아홀을 밀봉하는 밀봉부;A sealing part in contact with the via wiring and disposed only in a portion of the via hole to seal the via hole; 를 포함하며,Including; 상기 밀봉부는 상기 비아홀의 하단부에 충진된 솔더로 이루어진 패키지 기판.The sealing part is a package substrate made of solder filled in the lower end of the via hole. 제 7 항에 있어서,The method of claim 7, wherein 상기 비아 배선과 전기적으로 연결된 패드; 및A pad electrically connected to the via wiring; And 상기 패드와 외부소자를 서로 전기적으로 접촉시키는 솔더볼;A solder ball electrically contacting the pad and an external device; 을 더 포함하며,More, 상기 솔더는 상기 솔더볼보다 높은 융점을 갖는 패키지 기판.The solder has a higher melting point than the solder ball. 제 7 항에 있어서,The method of claim 7, wherein 상기 솔더는 SnPd, SnAg, SnAgCu, SnCu, SnBi, SnZn, SnAgCuZn 및 SnAu으로 이루어진 군에서 선택된 적어도 어느 하나로 이루어진 패키지 기판.The solder is at least one package substrate selected from the group consisting of SnPd, SnAg, SnAgCu, SnCu, SnBi, SnZn, SnAgCuZn and SnAu. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 기판을 제공하는 단계;Providing a substrate; 상기 기판을 관통하는 비아홀을 형성하는 단계; 및Forming a via hole penetrating the substrate; And 층간접속을 위해 상기 비아홀의 내벽을 따라 배치된 비아 배선과, 상기 비아 배선과 접촉하며 상기 비아홀 내부의 일부 영역에 배치되어 상기 비아홀을 밀봉하는 밀봉부를 형성하는 단계;Forming a via line disposed along an inner wall of the via hole for interlayer connection, and a sealing part in contact with the via wire and disposed in a portion of the via hole to seal the via hole; 를 포함하며,Including; 상기 밀봉부는 솔더로 형성하는 패키지 기판의 제조 방법.The sealing part is a manufacturing method of the package substrate formed by soldering. 제 22 항에 있어서,The method of claim 22, 상기 비아 배선과 전기적으로 연결된 패드; 및A pad electrically connected to the via wiring; And 상기 패드와 외부소자를 서로 전기적으로 접촉시키는 솔더볼;A solder ball electrically contacting the pad and an external device; 을 더 형성하며, 이때, 상기 솔더볼은 상기 솔더의 융점보다 낮은 물질로 형성되는 것인 패키지 기판의 제조 방법.Forming a further, wherein the solder ball is formed of a material lower than the melting point of the solder. 제 22 항에 있어서,The method of claim 22, 상기 밀봉부는 상기 비아홀의 상단부 또는 하단부에 배치되는 패키지 기판의 제조 방법.The sealing part is a manufacturing method of the package substrate disposed on the upper end or the lower end of the via hole. 삭제delete
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220165650A1 (en) * 2019-03-07 2022-05-26 Absolics Inc. Packaging substrate and semiconductor apparatus comprising same
JP7228697B2 (en) 2019-03-12 2023-02-24 アブソリックス インコーポレイテッド Packaging substrate and semiconductor device including the same
CN113272951B (en) 2019-03-12 2024-04-16 爱玻索立克公司 Package substrate and semiconductor device including the same
WO2020185020A1 (en) 2019-03-12 2020-09-17 에스케이씨 주식회사 Loading cassette for substrate including glass and substrate loading method to which same is applied
KR102537004B1 (en) * 2019-03-12 2023-05-26 앱솔릭스 인코포레이티드 Packaging substrate and its manufacturing method
KR102314986B1 (en) * 2019-03-29 2021-10-19 에스케이씨 주식회사 Packaging glass substrate for semiconductor, packaging substrate for semiconductor and semiconductor device
KR20220089715A (en) 2019-08-23 2022-06-28 앱솔릭스 인코포레이티드 Packaging substrate and semiconductor device comprising of the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100498974B1 (en) 2002-12-30 2005-07-01 삼성전기주식회사 Package prevented from the EMC flowing into via hole during the PCB fabricating process and the manufacturing method thereof
JP2008053430A (en) * 2006-08-24 2008-03-06 Fujikura Ltd Semiconductor device and manufacturing method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100498974B1 (en) 2002-12-30 2005-07-01 삼성전기주식회사 Package prevented from the EMC flowing into via hole during the PCB fabricating process and the manufacturing method thereof
JP2008053430A (en) * 2006-08-24 2008-03-06 Fujikura Ltd Semiconductor device and manufacturing method thereof

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