JP2004055660A

JP2004055660A - Wiring board and semiconductor device

Info

Publication number: JP2004055660A
Application number: JP2002208363A
Authority: JP
Inventors: Takashi Ozawa; 小澤　隆史
Original assignee: Shinko Electric Industries Co Ltd
Current assignee: Shinko Electric Industries Co Ltd
Priority date: 2002-07-17
Filing date: 2002-07-17
Publication date: 2004-02-19

Abstract

<P>PROBLEM TO BE SOLVED: To provide a wiring board, provided with a connection pad that is constituted to not to cause troubles, even if a solder resist film is omitted, and to secure a gap of a desired space between the pad and a semiconductor chip, even if the bump of the chip is reduced in height. <P>SOLUTION: This wiring board has a substrate 10, provided with metal wiring 12, an insulating layer 14 having a via hole above a prescribed part of the wiring 12, and the connection pad 16 which is formed in the via hole 14a and on the insulating layer 14, in a state where the pad 16 is electrically connected to the wiring 12 via the via hole 14a and is provided with an extension 18 extended in one direction from the via hole 14a, in a state where a recessed section 16a is formed on the via hole 14a. The extension 18 of the pad 16 is constituted of a positional deviation allowable section 18a, adjoining the via hole 14a and related to the junction of a bump and a joining section 18b, to which the bump is joined. <P>COPYRIGHT: (C)2004,JPO

Description

【０００１】
【発明の属する技術分野】
本発明は、配線基板及び半導体装置に係り、より詳しくは、半導体チップがフリップチップ接合される配線基板及びこの配線基板に半導体チップがフリップチップ接合された半導体装置に関する。
【０００２】
【従来の技術】
近年、マルチメディア機器を実現するためのキーテクノロジーであるＬＳＩ技術はデータ伝送の高速化、大容量化に向かって着実に開発が進んでいる。これに伴って、ＬＳＩと電子機器とのインターフェイスとなる実装技術の高密度化が進められている。
【０００３】
従来、高密度表面実装に対応する配線基板としてビルドアップ配線基板などの多層配線基板がある。さらに信号伝達の高速化などのためにこれらの配線基板の接続パッドに半導体チップ（ベアチップ）の金属バンプがフリップチップ接合されたものがある。
【０００４】
図４（ａ）は従来の配線基板の接続パッドに半導体チップがフリップチップ接合された様子を示す部分断面図、図４（ｂ）は、従来の配線基板の接続パッドの様子を平面からみた部分平面図である。
【０００５】
図４（ａ）及び（ｂ）に示すように、従来の配線基板１００では、多層ベース基板１０２が所定のＣｕ配線１０４を備えており、このＣｕ配線１０４の一部を被覆する絶縁性樹脂層１０６が形成されている。Ｃｕ配線１０４の所定部上の絶縁性樹脂層１０６にはビア１０６ａが開口されていて、そのビア１０６ａを介してＣｕ配線１０４に接続されるＣｕなどからなる接続パッド１０８が形成されている。接続パッド１０８はビア１０６ａ上に凹部１０８ｂが形成された状態で絶縁性樹脂層１０６上に延在している。
【０００６】
また、接続パッド１０８及び絶縁性樹脂層１０６上には膜厚が２０〜３０μｍ程度のソルダレジスト膜１１０がその上面が平坦になった状態で形成されている。そして、接続パッド１０８のうちの凹部１０８ｂを避けた平坦部上のソルダレジスト１１０に開口部１１０ａが形成されていて、半導体チップの金属バンプと接合される接続パッド１０８の接合部１０８ａが画定されている。
【０００７】
一方、同じく図４（ａ）に示すように、配線基板１００にフリップチップ接合される半導体チップ１０１では、半導体基板１１２上に所定のトランジスタや多層配線（不図示）などが形成され、この多層配線の配線パッド１１３に高さが１００μｍ程度のはんだバンプ１１６がバリア導電膜１１４を介して接続されている。そして、配線基板１００の接続パッド１０８の接合部１０８ａにはんだペーストなどを介して半導体チップ１０１のはんだバンプ１１６がはんだ付けされてフリップチップ接合されている。
【０００８】
半導体チップ１０１が配線基板１００に接合されるとき、はんだバンプ１１６から溶融したはんだは、ソルダレジスト１１０によって開口部１１０ａから外部への流出が阻止されて開口部１１０ａ内に留まる。このため、はんだバンプ１１６は、所望の高さを保持した状態でその先端側が配線基板１００のソルダレジスト１１０の開口部１１０ａ中に埋め込まれるようにして接続パッド１０８に接合される。
【０００９】
その結果、半導体チップ１０１と配線基板１００との間のギャップＧは、接続パッド１０８の厚みを考慮しない場合、はんだバンプ１１６の高さからソルダレジスト１１０の厚みを差し引いた寸法で概ね決定されることになる。例えば、はんだバンプ１１６の高さが１００μｍ程度、ソルダレジスト１１０の厚みが３０μｍ程度の場合、ギャップＧは７０μｍ程度になる。その後、所望間隔のギャップＧが確保された状態の半導体チップ１０１と配線基板１００との間にアンダーフィル樹脂１１８が充填される。
【００１０】
このように、従来、接続パッド１０８の接合部１０８ａに開口部１１０ａを有するソルダレジスト膜１１０を形成した状態（ソルダーマスクデファイン（ＳＭＤ））で、配線基板１００の接続パッド１０８と半導体チップ１０１のはんだバンプ１１６とをフリップチップ接合していた。
【００１１】
【発明が解決しようとする課題】
一般に、半導体チップと配線基板との間にアンダーフィル樹脂を低コストで信頼性よく充填するという観点からは、半導体チップと配線基板との間のギャップは広い方がよい。すなわち、半導体チップ１０１と配線基板１００との間のギャップＧが所望間隔より狭くなると、アンダーフィル樹脂１１８が上手く充填されずにボイドなどが発生しやすくなるため、所望間隔のギャップＧを確保する必要がある。
【００１２】
従来の配線基板１００では、上記したように、はんだバンプ１１６の溶融時のはんだの流出を防御する目的でソルダレジスト膜１１０が形成されているので、半導体チップ１０１のはんだバンプ１１６の先端側がソルダレジスト膜１１０の開口部１１０ａ内に埋め込まれて接合される。
【００１３】
つまり、半導体チップ１０１と配線基板１００との間のギャップＧは、はんだバンプ１１６の高さで決定されるのではなく、はんだバンプ１１６の高さからソルダレジスト膜１１０の膜みを差し引いた寸法で決定される。従って、所望間隔のギャップＧを確保するためには、はんだバンプ１１６の高さをソルダレジスト膜１１０の厚み分だけ高く設定しておく必要がある。
【００１４】
ＣＰＵなどの半導体チップではＩ／Ｏ数の増大に伴ってバンプの狭ピッチ化が進められており、特にピッチが２００μｍ程度以下の狭ピッチになるとバンプのアスペクト比（高さ／径）が大きくなってしまう。増してやソルダレジスト１１０を使用する場合、配線基板１００と半導体チップ１０１との間の所望間隔のギャップＧを確保するためには、はんだバンプ１１６の高さをソルダレジスト膜１１０の厚み分を加えて設定する必要がある。
【００１５】
従って、はんだバンプ１１６の形成に係るレジスト膜のパターニングやめっき工程などに大きな負担がかかってしまい、はんだバンプ１１６を低コスト、高歩留りで形成することが困難になるという問題がある。
【００１６】
また、上記した問題を回避するために、図４（ａ）のソルダレジスト膜１１０を省略すると以下のような問題がある。図５は図４のソルダレジスト膜を省略した場合の問題点を示す部分断面図である。図５に示すように、図４のソルダレジスト膜１１０を省すると、フリップチップ接合する際のはんだバンプ１１６の溶融時に、Ｃｕなどからなる接続パッド１０８ははんだぬれ性がよいため、多量のはんだがはんだバンプ１１６ａから比較的大きな面積を有する接続パッド１０８の全体面に広がって流出することになる。その結果、接続パッド１０８に接合されて得られるはんだバンプ１１６ａは、その高さが接合前の高さより著しく低いものとなってしまう。
【００１７】
なお、従来技術に係る接続パッド１０８では、ソルダレジスト膜１１０の開口部１１０ａを形成する際に位置ずれによってビア１０６ａに開口部１１０ａが形成されないように、ビア１０６ａと開口部１１０ａとの間に例えば３０μｍ以上のマージン領域（図４（ｂ）のＥ）が設けられている。またソルダレジスト膜１１０の開口部１１０ａが接続パッド１０８の接続部１０８ａから外れないようにするために接続部１０８ａ回りの面積が必要以上に大きく設定されている。このような理由によって従来技術の接続パッド１０８はその面積が比較的大きく設定されるため、ソルダレジスト膜１１０を省略すると上記した問題が顕在化してくる。
【００１８】
このように、はんだバンプ１１６を備えた半導体チップ１０１の場合、ソルダレジスト膜１１０を省略すると、半導体チップ１０１と配線基板１００との間のギャップが所望間隔より著しく狭くなり、これによりアンダーフィル樹脂１１８を充填する際に不具合が発生しやすいという問題がある。
【００１９】
本発明は以上の問題点を鑑みて創作されたものであり、配線基板において、半導体チップのバンプが接合される際に半導体チップとの間のギャップを広げるためにソルダレジスト膜を省略しても何ら不具合が発生しないと共に、半導体チップのバンプの高さ（アスペクト比）を低くしても半導体チップとの間に所望間隔のギャップを確保できるようにした接続パッドを備えた配線基板及びそれに半導体チップが実装された半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上記課題を解決するため、本発明は配線基板に係り、ソルダレジスト膜がない状態で半導体チップのバンプとフリップチップ接合される接続パッドを備えた配線基板であって、所定の金属配線を備えた基板と、前記基板及び金属配線の上に形成され、前記金属配線の所定部上にビアを有する絶縁層と、前記ビア内及び前記絶縁層上に前記ビアを介して前記金属配線に電気的に接続されて形成されると共に、前記ビア上に凹部が形成された状態で前記ビアから一方向に延在する延在部を備えた前記接続パッドとを有し、前記延在部は、前記ビアに隣接し、前記バンプの接合に係る位置ずれ許容部と、前記位置ずれ許容部に隣接し、前記バンプが接合される接合部とにより構成されていることを特徴とする。
【００２１】
本願発明者は、従来の配線基板のソルダレジスト膜を省略すると上記したような問題があることを鑑みて鋭意検討した結果、何ら不具合が発生することなくソルダレジスト膜を省略できる接続パッドの構造を見出した。
【００２２】
本発明の配線基板によれば、配線基板の金属配線にビアを介して接続された接続パッドを有している。この接続パッドはビア上に凹部が形成された状態でビアから所定の一方向に延在する延在部を備えている。この延在部はバンプ位置ずれ許容部と半導体チップのバンプが接合される接合部とにより構成されている。バンプ位置ずれ許容部は、配線基板の接続パッドの接合部に半導体チップのバンプが接合される際に、バンプが位置ずれによってビア上の接続パッドの凹部に配置されないようにするために該凹部とバンプの接続部との間に設けられた微小なマージン領域である。
【００２３】
本発明の配線基板ではソルダレジスト膜を使用しないため、従来技術と違って、ソルダレジスト膜の開口部を形成する際の位置ずれを許容するための比較的大きな面積のマージン領域を接続パッドに設ける必要がない。しかも接続パッドの接合部の面積を必要以上に大きくする必要もない。
【００２４】
このため、本発明の配線基板の接続パッドでは、ビアを含んで形成されたビアパッド部から一方向に延在するバンプ位置ずれ許容部（延在方向の幅が例えば５μｍ程度）とバンプ接合部（延在方向の幅が例えば２０μｍ以上）とを最小限設けることで接続パッドとして機能させることができる。従って、接続パッド１６の面積を従来技術に比べて著しく小さくすることができる。
【００２５】
このような配線基板の接続パッドの接続部に半導体チップの金属バンプがフリップチップ接合された半導体装置では、金属バンプがはんだバンプの場合、接合時に溶融したはんだバンプからはんだぬれ性のよい接続パッドに流出するはんだ量を少なく抑えることができる。このため、接合後のはんだバンプの高さが接合前に比べて著しく低くなるような不具合は起こらない。
【００２６】
しかも、ソルダレジスト膜を省略できるようにしたので、配線基板と半導体チップの間のギャップは、半導体チップの金属バンプの高さと配線基板の接続パッドの厚みとの合計で決定されることになる。
【００２７】
従って、半導体チップの金属バンプの高さを従来技術より低くしても、配線基板の接続パッドの厚みを調整することにより所望間隔のギャップを容易に確保することができるようになる。これにより、配線基板と半導体チップとの間にアンダーフィル樹脂を充填する際にボイドなどが発生する不具合が起こる恐れがなくなる。
【００２８】
また、ビア上の接続パッドの凹部とバンプ接続部の間にバンプ位置ずれ許容部を設けたので、ソルダレジスト膜を省略しても半導体チップの金属バンプが該凹部側にずれるとしても凹部に金属バンプが嵌って半導体チップが傾いて実装される恐れがなくなる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００３０】
（第１の実施の形態）
図１（ａ）は本発明の第１実施形態に係る配線基板を示す部分断面図、図１（ｂ）は同じく配線基板の接続パッドの様子を示す部分平面図である。なお、図１（ａ）は図１（ｂ）のＩ−Ｉに沿った断面図に相当する。
【００３１】
図１（ａ）及び（ｂ）に示すように、本発明の第１実施形態に係る配線基板１では、ベース基板１０（基板）が所定のＣｕ配線１２（金属配線）を備えていて、ベース基板１０及びＣｕ配線１２上にはＣｕ配線１２の所定部上にビア１４ａを有する絶縁性樹脂層１４（絶縁層）が形成されている。この絶縁性樹脂層１４上にはビア１４ａを介してＣｕ配線１２に接続された接続パッド１６が形成されている。この接続パッド１６はエリアアレイ型の半導体チップのバンプに対応するように配列されている。ビア１４ａは接続パッド１６によって完全に埋め込まれておらず、ビア１４ａ上の接続パッド１６には凹部１６ａが形成されている。
【００３２】
また、接続パッド１６は、例えば、Ｃｕ膜、又は下から順にＣｕ膜／Ｎｉ膜／Ａｕ膜の積層膜からなり、その厚みは１０〜７０μｍ、好ましくは３０μｍ以上である。接続パッド１６の厚みは後で説明するように半導体チップのバンプが配線基板１の接続パッド１６に接合された後の半導体チップ−配線基板間のギャップに影響する重要なファクターとなる。なお、本実施形態では、ビア１４ａ（又は接続パッド１６）のピッチが２００μｍ程度以下、ビア１４ａの径が５０μｍ程度のものを例示して説明する。
【００３３】
本願発明者は、従来のソルダレジスト膜を省略すると前述したような問題があることを鑑みて鋭意検討した結果、何ら不具合が発生することなくソルダレジスト膜を省略できる接続パッド１６の構造を見出した。
【００３４】
すなわち、図１（ｂ）に示すように、本実施形態に係る配線基板１の接続パッド１６は、ビア１４ａに対してはみ出し寸法Ａでビア１４ａ部を含んで形成されたビアパッド部１８ｘと、ビアパッド部１８ｘから一方向に向って延在する延在部１８とにより基本構成されている。
【００３５】
ビアパッド部１８ｘがビア１４ａからはみ出して配置されているのは、接続パッド１６を形成する際に、接続パッド１６の端部が位置ずれによりビア１４ａの内部に配置されないようにマージンをもたせるためである。ビアパッド部１８ｘのはみ出し寸法Ａは例えば２５μｍ程度である。
【００３６】
接続パッド１６の延在部１８は、バンプ位置ずれ許容部１８ａとバンプ接合部１８ｂ（図１（ｂ）の斜線部）とにより構成されている。バンプ位置ずれ許容部１８ａは、半導体チップの金属バンプがバンプ接合部１８ｂに接合される際に金属バンプがビア１４ａ側に位置ずれるとしても金属バンプが接続パッド１６の凹部１６ａに嵌らないようにするためのマージン領域である。例えば、バンプ位置ずれ許容部１８ａの幅Ｂは３〜１０μｍ程度、好ましくは５μｍ程度であって、半導体チップを実装するフリップチップボンダの位置ずれ量より大きな寸法に設定される。
【００３７】
また、バンプ接合部１８ｂは半導体チップの金属バンプと接合される領域である。このバンプ接合部１８ｂの幅Ｃは例えば２０μｍ程度以上であって、バンプ接合部１８ｂに接合される半導体チップの金属バンプの径などによって適宜調整される。すなわち、本実施形態の配線基板１の接続パッド１６では、バンプ位置ずれ許容部１８ａから延在方向に段差（ビア）がない領域を２０μｍ程度以上設けてバンプ接合部１８ｂとしている。このため、ソルダレジスト膜を省略しても、半導体チップの金属バンプがビア１４ａに起因する段差に何ら影響を受けることなくバンプ接合部１８ｂに接合される。
【００３８】
また、本実施形態の配線基板１ではソルダレジスト膜を使用しないため、従来技術と違って、ソルダレジスト膜の開口部の位置ずれを許容するための比較的面積が大きいマージン領域を設けておく必要がない。またソルダレジスト膜の開口部が外れないようにバンプ接合部を必要以上に大きくする必要もない。
【００３９】
このため、本実施形態の配線基板１の接続パッド１６では、上記したようにビアパッド部１８ｘから一方向に延在するバンプ位置ずれ許容部１８ａとバンプ接合部１８ｂとを最小限設けることで接続パッドとして機能させることができる。従って、接続パッド１６の面積を従来技術に比べて著しく小さくすることができる。
【００４０】
次に、このような配線基板１の接続パッド１６に半導体チップの金属バンプをフリップチップ接合する方法を説明する。第１実施形態では、はんだバンプを備えた半導体チップを接合する形態を例示して説明する。
【００４１】
図２（ａ）は本発明の第１実施形態に係る配線基板の接続パッドに半導体チップのはんだバンプが接合される様子を示す部分断面図、図２（ｂ）は同じく配線基板の接続パッドに半導体チップのはんだバンプが接合された後の様子を示す部分断面図である。
【００４２】
まず、図２（ａ）に示すように、上記した配線基板１を用意し、スクリーン印刷法やディスペンサ法により配線基板１の接続パッド１６にはんだペーストなどの接合材１９を所定量塗布する。なお、接続パッド１６のバンプ接合部１８ｂ上にのみ接合材１９を選択的に形成するようにしてもよい。
【００４３】
その後、はんだバンプ２６を備えた半導体チップ２を用意する。この半導体チップ２では、半導体基板２０上に所定のトランジスタや多層配線（不図示）などが形成され、この多層配線の配線パッド２２に高さが５０μｍ程度のはんだバンプ２６がバリア導電膜２４を介して接続されている。このはんだバンプ２６は、配線基板１の接続パッド１６に対応するようにして半導体チップ２の中央主要部にエリアアレイ型で配列されている。
【００４４】
続いて、半導体チップ２のはんだバンプ２６が配線基板１の接続パッド１６のバンプ接合部１８ｂに対応するようにフリップチップボンダを用いて半導体チップ２を配線基板１上にマウントする。
【００４５】
次いで、図２（ｂ）に示すように、例えば２００〜２５０℃程度の温度でリフローはんだ付けを行うことにより、半導体チップ２のはんだバンプ２６を溶融させてはんだバンプ２６を配線基板１の接続パッド１６に接合する。
【００４６】
このとき、接続パッド１６上にはソルダレジスト膜がないため、はんだバンプ２６が溶融してその一部がはんだぬれ性のよい接続パッド１６の全面に流れ込む。しかしながら、はんだバンプ２６が溶融して接続パッド１６上に流れ込むとしても、はんだバンプ２６の高さが著しく低くなる程度の多量のはんだの流れ込みは起こらない。
【００４７】
なぜならば、前述したように、接続パッド１６ははんだ接合部１８ｂの他にはそれに繋がるバンプ位置ずれ許容部１８ａ及びビアパッド部１８ｘが存在するだけで従来技術に比べてその面積が極力小さくなるようにしているためである。
【００４８】
このように、本実施形態の配線基板１の接続パッド１６を用いることにより、ソルダレジスト膜を使用しなくともはんだバンプ２６からのはんだの流出を少なく抑えることができるようになるので、はんだバンプ２６の高さを所望の高さに保持することができるようになる。
【００４９】
しかも、ソルダレジスト膜を省略できるようにしたので、配線基板１と半導体チップ２との間のギャップＧは、半導体チップ２のはんだバンプ２６の高さと配線基板１の接続パッド１６の厚みとの合計で決定されることになる。従って、従来技術よりはんだバンプ２６の高さを低くしても、配線基板１の接続パッド１６の厚みを調整することにより所望間隔のギャップＧを確保できるようになる。例えば、半導体チップ２のはんだバンプ２６の高さを５０μｍ程度、配線基板１の接続パッド１６の厚みを３０μｍ程度とした場合、配線基板１と半導体チップ２との間のギャップＧは８０μｍ程度確保されることになる。
【００５０】
次いで、同じく図２（ｂ）に示すように、このようにして接合された配線基板１と半導体チップ２との間にエポキシ樹脂などを主成分とするアンダーフィル樹脂２８を充填する。アンダーフィル樹脂２８を充填することにより、半導体チップ２と配線基板１との熱膨張係数のミスマッチや機械的な応力を緩和することができる。このとき、配線基板１と半導体チップ２との間には所望間隔のギャップＧが設けられているため、アンダーフィル樹脂２８にボイドが発生するなどの不具合は発生しない。
【００５１】
なお、アンダーフィル樹脂２８の充填を低コストで信頼性が高い状態で行うという観点からは、配線基板１と半導体チップ２との間のギャップＧが８０μｍ程度以上になるようにすることが好ましいが、ギャップＧが２０μｍ程度以上確保できれば、アンダーフィル樹脂２８をボイドの発生なしに充填することは可能である。従って、ギャップＧが２０μｍ程度以上になるように、半導体チップ２のはんだバンプ２６の高さと配線基板１の接続パッド１６の厚みとを適宜調整して形成してもよい。
【００５２】
以上により、第１実施形態に係る配線基板１にはんだバンプ２６を備えた半導体チップ２が実装された半導体装置３が完成する。
【００５３】
以上のように、第１実施形態に係る配線基板１では、接合時に接続パッド１６上に流れ込むはんだ量を少なく抑えることができること、及び配線基板１の接続パッド１６の厚みもギャップＧに加算されることから、はんだバンプ２６の高さを例えば５０μｍ程度以下と低くしても、配線基板１と半導体チップ２との間に所望間隔のギャップＧを確保できるようになる。
【００５４】
このため、半導体チップ２のはんだバンプ２６の高さを従来技術に比べて著しく低くすることができるので、はんだバンプ２６のアスペクト比が小さくなって微細化しやすくなる。従って、ピッチが１００μｍ程度のバンプを容易に形成することができるようになり、バンプの狭ピッチ化に容易に対応することができるようになる。しかも配線基板１と半導体チップ２との間にアンダーフィル樹脂２８を不具合が発生することなく充填することができる。
【００５５】
また、はんだバンプ２６の高さを低くすることができるので、はんだバンプ２６の形成に係るレジスト膜のパターニング工程が容易になると共に、めっき工程のスループットを向上させることができ、製造コストを低減させることができる。
【００５６】
なお、はんだバンプ２６をめっきにより形成する代わりに、はんだボールを搭載する場合においても、そのボール径を小さくすることができるようになるため、バンプの狭ピッチ化に容易に対応することができるようになる。
【００５７】
（第２の実施の形態）
図３（ａ）は本発明の第２実施形態に係る配線基板の接続パッドに半導体チップのＡｕバンプが接合される様子を示す部分断面図、図３（ｂ）は同じく配線基板の接続パッドに半導体チップのＡｕバンプが接合された後の様子を示す部分断面図である。
【００５８】
第２実施形態が第１実施形態と異なる点は、配線基板の接続パッドに金（Ａｕ）バンプなどを備えた半導体チップを接合することにあるので、図３において図２と同一要素についてはその詳しい説明を省略する。
【００５９】
まず、図３（ａ）に示すように、第１実施形態と同様な配線基板１を用意し、第１実施形態と同様な方法により配線基板１の接続パッド１６上にはんだペーストなどの接合材１９を所定量塗布する。
【００６０】
その後、Ａｕバンプ２６ｘを備えた半導体チップ２ｘを用意する。この半導体チップ２ｘでは、半導体基板２０上に所定のトランジスタや多層配線（不図示）などが形成され、この多層配線の配線パッド２２に高さが５０μｍ程度のＡｕバンプ２６ｘがバリア導電膜２４を介して接続されている。このＡｕバンプ２６ｘは半導体チップ２ｘの中央主要部にエリアアレイ型で配列されている。なお、Ａｕバンプ２６ｘの代わりに、銅（Ｃｕ）、銀（Ａｇ）、白金（Ｐｔ）などからなる金属バンプを備えた半導体チップを使用してもよい。
【００６１】
続いて、半導体チップ２ｘのＡｕバンプ２６ｘが配線基板１の接続パッド１６のバンプ接合部１８ｂに対応するようにしてフリップチップボンダを用いて半導体チップ２を配線基板１上にマウントする。
【００６２】
次いで、図３（ｂ）に示すように、２００〜２５０℃程度の温度でリフローはんだ付けを行うことにより、半導体チップ２ｘのＡｕバンプ２６ｘが接合材１９を介して配線基板１の接続パッド１６に電気的に接続される。
【００６３】
このとき、半導体チップ２ｘのＡｕバンプ２６ｘは、接続パッド１６のビア１４ａを避けたバンプ接合部１８ｂに位置合わせされた状態で接合される。しかも、配線基板１の接続パッド１６にはフリップチップボンダの位置ずれ寸法より大きな寸法のバンプ位置ずれ許容部１８ａが設けられている。このため、たとえ半導体チップ２ｘのＡｕバンプ２６ｘがバンプ接合部１８ｂからビア１４ａ側に位置ずれして配置されるとしても、接続パッドの凹部１６ａにＡｕバンプ２６ｘが嵌ってしまう恐れはない。つまり、ソルダレジスト膜を省略してもＡｕバンプ２６ｘは何らビア１４ａによる段差の影響を受けないため半導体チップ１が傾いて実装される恐れはない。
【００６４】
これにより、配線基板１と半導体チップ２ｘとの間には第１実施形態と同様に、Ａｕバンプ２６ｘの高さと接続パッド１６の厚みとからなる所望間隔のギャップＧが確保される。なお、第１実施形態と同様に、ギャップＧが２０μｍ程度以上になるように、半導体チップ２ｘのＡｕバンプ２６ｘの高さと配線基板１の接続パッド１６の厚みとを適宜調整して形成してもよい。
【００６５】
次いで、第１実施形態と同様な方法により、配線基板１と半導体チップ２ｘとの間にアンダーフィル樹脂２８を充填する。このとき、第１実施形態と同様に、配線基板１と半導体チップ２とｘの間には所望間隔のギャップＧが確保されているため、アンダーフィル樹脂２８にボイドが発生するなどの不具合は発生しない。
【００６６】
以上により、第２実施形態に係る配線基板１にＡｕバンプ２６ｘを備えた半導体チップ２ｘがフリップチップ接合された半導体装置３ｘが完成する。
【００６７】
第２実施形態では、第１実施形態と同様な効果を奏すると共に、はんだバンプではなくＡｕバンプ２６ｘなどを備えた半導体チップ２ｘを配線基板１に接合するため、接合時にバンプ材料が接続パッド１６上に流出してバンプ高さが目減りすることがない。このため、第１実施形態より設計要求に応じた半導体装置３ｘのギャップＧを確保できるようになる。
【００６８】
以上、第１及び第２実施形態により、本発明の詳細を説明したが、本発明の範囲は上記の実施形態に具体的に示した例に限られるものではなく、この発明を逸脱しない要旨の範囲における上記の実施形態の変更は本発明の範囲に含まれる。
【００６９】
例えば、配線基板１を構成するＣｕ配線１２を備えたベース基板１０としては、ガラスエポキシ多層配線基板、シリコン多層配線基板、セラミック多層配線基板、ポリイミドなどからなるフレキシブル多層配線基板などを使用することができる。
【００７０】
また、配線基板の接続パッドとして半導体チップのエリアアレイ型の金属バンプに対応するものを例示したが、半導体チップのペリフェラル（周辺）型の金属バンプに対応するものであってもよい。
【００７１】
【発明の効果】
以上説明したように、本発明の配線基板の接続パッドでは、半導体チップの金属バンプが接合時に位置ずれしてビア上の接続パッドの凹部に嵌らないようにするためのバンプ位置ずれ許容部と、該金属バンプが接合される接合部とを設けることでソルダレジスト膜なしで接続パッドとして機能できるようにしている。
【００７２】
このような配線基板の接続パッドはその面積を従来技術より小さくすることができるため、ソルダレジスト膜を省略してもはんだバンプの高さが接合前に比べて著しく低くなるような不具合は起こらない。
【００７３】
しかも、配線基板と半導体チップの間のギャップは、半導体チップの金属バンプの高さと配線基板の接続パッドの厚みとの合計で決定されることになる。従って、半導体チップの金属バンプの高さを従来技術より低くしても、所望間隔のギャップを容易に確保することができるので、ギャップにアンダーフィル樹脂を充填する際にボイドなどが発生する不具合が起こる恐れがなくなる。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１実施形態に係る配線基板を示す部分断面図、図１（ｂ）は本発明の第１実施形態に係る配線基板の接続パッドの様子を示す部分平面図である。なお、図１（ａ）は図１（ｂ）のＩ−Ｉに沿った断面図に相当する。
【図２】図２（ａ）は本発明の第１実施形態に係る配線基板の接続パッドに半導体チップのはんだバンプが接合される様子を示す部分断面図、図２（ｂ）は本発明の第１実施形態に係る配線基板の接続パッドに半導体チップのはんだバンプが接合された後の様子を示す部分断面図である。
【図３】図３（ａ）は本発明の第２実施形態に係る配線基板の接続パッドに半導体チップのＡｕバンプが接合される様子を示す部分断面図、図３（ｂ）は本発明の第２実施形態に係る配線基板の接続パッドに半導体チップのＡｕバンプが接合された後の様子を示す部分断面図である。
【図４】図４（ａ）は従来技術に係る配線基板の接続パッドに半導体チップがフリップチップ接合された様子を示す部分断面図、図４（ｂ）は従来技術に係る配線基板の接続パッドの様子を平面からみた部分平面図である。
【図５】図５は図４のソルダレジスト膜を省略した場合の問題点を示す部分断面図である。
【符号の説明】
１…配線基板、２，２ｘ…半導体チップ、３，３ｘ…半導体装置、１０…ベース基板、１２…Ｃｕ配線、１４…絶縁性樹脂層、１４ａ…ビア、１６…接続パッド、１６ａ…凹部、１８…延在部、１８ｘ…ビアパッド部、１８ａ…バンプ位置ずれ許容部、１８ｂ…バンプ接合部、１９…接合材、２０…半導体基板、２２…配線パッド、２４…バリア導電膜、２６…はんだバンプ、２６ｘ…Ａｕバンプ、２８…アンダーフィル樹脂。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a wiring substrate and a semiconductor device, and more particularly, to a wiring substrate to which a semiconductor chip is flip-chip bonded and a semiconductor device to which a semiconductor chip is flip-chip bonded to the wiring substrate.
[0002]
[Prior art]
In recent years, LSI technology, which is a key technology for realizing multimedia devices, has been steadily developed with the aim of increasing data transmission speed and capacity. Along with this, the density of packaging technology serving as an interface between an LSI and an electronic device has been increased.
[0003]
Conventionally, there is a multilayer wiring board such as a build-up wiring board as a wiring board corresponding to high-density surface mounting. Further, there is a type in which metal bumps of a semiconductor chip (bare chip) are flip-chip bonded to connection pads of these wiring boards in order to increase the speed of signal transmission.
[0004]
FIG. 4A is a partial cross-sectional view showing a state where a semiconductor chip is flip-chip bonded to a connection pad of a conventional wiring board, and FIG. 4B is a plan view of a state of the connection pad of the conventional wiring board. It is a top view.
[0005]
As shown in FIGS. 4A and 4B, in a conventional wiring board 100, a multilayer base substrate 102 includes a predetermined Cu wiring 104, and an insulating resin layer covering a part of the Cu wiring 104. 106 are formed. A via 106a is opened in the insulating resin layer 106 on a predetermined portion of the Cu wiring 104, and a connection pad 108 made of Cu or the like connected to the Cu wiring 104 via the via 106a is formed. The connection pad 108 extends on the insulating resin layer 106 in a state where the concave portion 108b is formed on the via 106a.
[0006]
On the connection pads 108 and the insulating resin layer 106, a solder resist film 110 having a thickness of about 20 to 30 μm is formed with its upper surface being flat. An opening 110a is formed in the solder resist 110 on a flat portion of the connection pad 108 that avoids the concave portion 108b, and a bonding portion 108a of the connection pad 108 to be bonded to the metal bump of the semiconductor chip is defined. I have.
[0007]
On the other hand, as shown in FIG. 4A, in the semiconductor chip 101 which is flip-chip bonded to the wiring substrate 100, a predetermined transistor, a multilayer wiring (not shown), and the like are formed on the semiconductor substrate 112. A solder bump 116 having a height of about 100 μm is connected to the wiring pad 113 via a barrier conductive film 114. Then, the solder bumps 116 of the semiconductor chip 101 are soldered to the joining portions 108a of the connection pads 108 of the wiring board 100 via a solder paste or the like, and are flip-chip joined.
[0008]
When the semiconductor chip 101 is joined to the wiring board 100, the solder melted from the solder bumps 116 is prevented from flowing out of the opening 110a to the outside by the solder resist 110, and stays in the opening 110a. For this reason, the solder bump 116 is joined to the connection pad 108 such that the tip end side is buried in the opening 110 a of the solder resist 110 of the wiring board 100 while maintaining a desired height.
[0009]
As a result, the gap G between the semiconductor chip 101 and the wiring board 100 is generally determined by a dimension obtained by subtracting the thickness of the solder resist 110 from the height of the solder bump 116 when the thickness of the connection pad 108 is not considered. become. For example, when the height of the solder bump 116 is about 100 μm and the thickness of the solder resist 110 is about 30 μm, the gap G is about 70 μm. After that, the underfill resin 118 is filled between the semiconductor chip 101 and the wiring board 100 in a state where the gap G at the desired interval is secured.
[0010]
As described above, conventionally, in a state where the solder resist film 110 having the opening 110a is formed at the joint 108a of the connection pad 108 (solder mask definition (SMD)), the solder between the connection pad 108 of the wiring board 100 and the semiconductor chip 101 is formed. The bump 116 was flip-chip bonded.
[0011]
[Problems to be solved by the invention]
Generally, from the viewpoint of filling the underfill resin between the semiconductor chip and the wiring board with low cost and high reliability, it is preferable that the gap between the semiconductor chip and the wiring board is wide. That is, if the gap G between the semiconductor chip 101 and the wiring board 100 is smaller than the desired gap, the underfill resin 118 is not filled well, and voids and the like are likely to be generated. There is.
[0012]
In the conventional wiring board 100, as described above, the solder resist film 110 is formed for the purpose of preventing the outflow of solder when the solder bumps 116 are melted. It is embedded in the opening 110a of the film 110 and joined.
[0013]
That is, the gap G between the semiconductor chip 101 and the wiring board 100 is not determined by the height of the solder bump 116 but is determined by a dimension obtained by subtracting the thickness of the solder resist film 110 from the height of the solder bump 116. It is determined. Therefore, in order to secure the gap G at a desired interval, it is necessary to set the height of the solder bump 116 higher by the thickness of the solder resist film 110.
[0014]
2. Description of the Related Art In semiconductor chips such as CPUs, the pitch of bumps has been reduced with an increase in the number of I / Os. In particular, when the pitch is reduced to about 200 μm or less, the aspect ratio (height / diameter) of bumps increases. Would. When the solder resist 110 is additionally used, the height of the solder bump 116 is added to the thickness of the solder resist film 110 in order to secure a gap G at a desired interval between the wiring board 100 and the semiconductor chip 101. Need to be set.
[0015]
Therefore, a heavy load is imposed on the patterning and plating steps of the resist film related to the formation of the solder bumps 116, and there is a problem that it is difficult to form the solder bumps 116 at low cost and high yield.
[0016]
Further, if the solder resist film 110 in FIG. 4A is omitted to avoid the above-described problem, the following problem occurs. FIG. 5 is a partial cross-sectional view showing a problem when the solder resist film of FIG. 4 is omitted. As shown in FIG. 5, when the solder resist film 110 of FIG. 4 is omitted, the connection pad 108 made of Cu or the like has good solder wettability when the solder bump 116 is melted during flip chip bonding, so that a large amount of solder is removed. This spreads out from the solder bump 116a to the entire surface of the connection pad 108 having a relatively large area and flows out. As a result, the height of the solder bump 116a obtained by joining to the connection pad 108 is significantly lower than the height before joining.
[0017]
In the connection pad 108 according to the related art, for example, between the via 106a and the opening 110a so that the opening 110a is not formed in the via 106a due to displacement when the opening 110a of the solder resist film 110 is formed. A margin area (E in FIG. 4B) of 30 μm or more is provided. In order to prevent the opening 110a of the solder resist film 110 from coming off the connection 108a of the connection pad 108, the area around the connection 108a is set to be larger than necessary. For these reasons, the area of the connection pad 108 of the related art is set to be relatively large. Therefore, if the solder resist film 110 is omitted, the above-described problem becomes apparent.
[0018]
As described above, in the case of the semiconductor chip 101 having the solder bumps 116, if the solder resist film 110 is omitted, the gap between the semiconductor chip 101 and the wiring board 100 is significantly narrower than a desired gap, and thus the underfill resin 118 is formed. There is a problem that a problem is apt to occur when filling is used.
[0019]
The present invention has been made in view of the above problems, and in a wiring board, even when a solder resist film is omitted in order to widen a gap between a semiconductor chip and a bump of a semiconductor chip when the bump is bonded to the semiconductor chip. Wiring board provided with connection pads capable of ensuring a desired gap between the semiconductor chip and the semiconductor chip even when the height (aspect ratio) of the bump of the semiconductor chip is reduced without causing any problem, and a semiconductor chip therefor It is intended to provide a semiconductor device on which is mounted.
[0020]
[Means for Solving the Problems]
In order to solve the above-mentioned problems, the present invention relates to a wiring board, which is a wiring board having connection pads to be flip-chip bonded to bumps of a semiconductor chip without a solder resist film, and provided with a predetermined metal wiring. A substrate, an insulating layer formed on the substrate and the metal wiring and having a via on a predetermined portion of the metal wiring, and electrically connected to the metal wiring via the via in the via and on the insulating layer. And a connection pad having an extending portion extending in one direction from the via in a state in which a recess is formed on the via, and the extending portion includes the via And a position-adjustment permitting portion related to the bonding of the bumps, and a joining portion adjacent to the position-shifting permitting portion and connected to the bump.
[0021]
The inventor of the present application has conducted intensive studies in view of the above-described problem when the conventional solder resist film of the wiring board is omitted, and as a result, the structure of the connection pad that can omit the solder resist film without any problem occurs. I found it.
[0022]
ADVANTAGE OF THE INVENTION According to the wiring board of this invention, it has the connection pad connected via the via | veer to the metal wiring of a wiring board. The connection pad has an extending portion extending in one predetermined direction from the via with a recess formed on the via. The extending portion is constituted by a bump displacement allowable portion and a joining portion to which the bump of the semiconductor chip is joined. The bump misalignment allowance portion is formed with the concave portion in order to prevent the bump from being arranged in the concave portion of the connection pad on the via due to misalignment when the bump of the semiconductor chip is joined to the joint portion of the connection pad of the wiring board. This is a minute margin area provided between the bump and the connection portion.
[0023]
Since the solder resist film is not used in the wiring board of the present invention, unlike the related art, a relatively large area margin area is provided in the connection pad to allow displacement when forming the opening of the solder resist film. No need. Moreover, it is not necessary to increase the area of the connection portion of the connection pad more than necessary.
[0024]
For this reason, in the connection pad of the wiring board of the present invention, the bump displacement allowance portion (width in the extending direction is, for example, about 5 μm) extending in one direction from the via pad portion including the via and the bump bonding portion ( By providing the minimum width (for example, the width in the extending direction is 20 μm or more), it is possible to function as a connection pad. Therefore, the area of the connection pad 16 can be significantly reduced as compared with the related art.
[0025]
In a semiconductor device in which a metal bump of a semiconductor chip is flip-chip bonded to a connection portion of a connection pad of such a wiring board, when the metal bump is a solder bump, the solder bump melted during bonding is changed to a connection pad having good solder wettability. The amount of solder flowing out can be reduced. For this reason, the problem that the height of the solder bump after joining becomes significantly lower than before joining does not occur.
[0026]
In addition, since the solder resist film can be omitted, the gap between the wiring board and the semiconductor chip is determined by the sum of the height of the metal bump of the semiconductor chip and the thickness of the connection pad of the wiring board.
[0027]
Therefore, even if the height of the metal bumps of the semiconductor chip is lower than that of the prior art, a gap at a desired interval can be easily secured by adjusting the thickness of the connection pad of the wiring board. This eliminates the possibility that a defect such as a void may occur when the underfill resin is filled between the wiring substrate and the semiconductor chip.
[0028]
In addition, since a bump displacement allowable portion is provided between the concave portion of the connection pad on the via and the bump connection portion, even if the solder resist film is omitted, even if the metal bump of the semiconductor chip is displaced toward the concave portion, the concave portion has metal. There is no danger that the semiconductor chip will be mounted obliquely due to the fitting of the bumps.
[0029]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
[0030]
(First Embodiment)
FIG. 1A is a partial cross-sectional view showing a wiring board according to a first embodiment of the present invention, and FIG. 1B is a partial plan view showing the state of connection pads of the wiring board. Note that FIG. 1A corresponds to a cross-sectional view taken along a line II in FIG.
[0031]
As shown in FIGS. 1A and 1B, in a wiring board 1 according to the first embodiment of the present invention, a base substrate 10 (substrate) includes a predetermined Cu wiring 12 (metal wiring), An insulating resin layer 14 (insulating layer) having a via 14 a on a predetermined portion of the Cu wiring 12 is formed on the substrate 10 and the Cu wiring 12. On the insulating resin layer 14, a connection pad 16 connected to the Cu wiring 12 via a via 14a is formed. The connection pads 16 are arranged so as to correspond to the bumps of the area array type semiconductor chip. The via 14a is not completely buried by the connection pad 16, and a recess 16a is formed in the connection pad 16 on the via 14a.
[0032]
The connection pad 16 is made of, for example, a Cu film or a laminated film of a Cu film / Ni film / Au film in order from the bottom, and has a thickness of 10 to 70 μm, preferably 30 μm or more. The thickness of the connection pad 16 is an important factor that affects the gap between the semiconductor chip and the wiring board after the bump of the semiconductor chip is bonded to the connection pad 16 of the wiring board 1 as described later. In the present embodiment, an example in which the pitch of the vias 14a (or the connection pads 16) is about 200 μm or less and the diameter of the vias 14a is about 50 μm will be described.
[0033]
The inventor of the present application has made intensive studies in view of the above-described problem if the conventional solder resist film is omitted, and as a result, has found a structure of the connection pad 16 that can omit the solder resist film without any problem. .
[0034]
In other words, as shown in FIG. 1B, the connection pad 16 of the wiring board 1 according to the present embodiment includes a via pad portion 18x formed to include the via portion 14a with a protrusion size A to the via portion 14a, and a via pad portion. It basically comprises an extending portion 18 extending in one direction from the portion 18x.
[0035]
The reason why the via pad portion 18x is arranged so as to protrude from the via 14a is to provide a margin so that when forming the connection pad 16, the end of the connection pad 16 is not disposed inside the via 14a due to displacement. . The protrusion dimension A of the via pad portion 18x is, for example, about 25 μm.
[0036]
The extending portion 18 of the connection pad 16 includes a bump displacement allowable portion 18a and a bump bonding portion 18b (a hatched portion in FIG. 1B). The bump displacement allowance portion 18a prevents the metal bump from fitting into the concave portion 16a of the connection pad 16 even when the metal bump of the semiconductor chip is displaced toward the via 14a when the metal bump is joined to the bump joining portion 18b. This is a margin area for performing For example, the width B of the bump displacement allowable portion 18a is about 3 to 10 μm, preferably about 5 μm, and is set to a size larger than the displacement of the flip chip bonder on which the semiconductor chip is mounted.
[0037]
The bump bonding portion 18b is a region bonded to a metal bump of a semiconductor chip. The width C of the bump bonding portion 18b is, for example, about 20 μm or more, and is appropriately adjusted according to the diameter of a metal bump of a semiconductor chip bonded to the bump bonding portion 18b. That is, in the connection pad 16 of the wiring board 1 of the present embodiment, a region having no step (via) in the extending direction from the bump position deviation permitting portion 18a is provided about 20 μm or more to form the bump bonding portion 18b. For this reason, even if the solder resist film is omitted, the metal bump of the semiconductor chip is bonded to the bump bonding portion 18b without being affected by the step caused by the via 14a.
[0038]
Further, since the solder resist film is not used in the wiring board 1 of the present embodiment, unlike the related art, it is necessary to provide a margin area having a relatively large area to allow the positional shift of the opening of the solder resist film. There is no. Also, it is not necessary to make the bump joint larger than necessary so that the opening of the solder resist film does not come off.
[0039]
Therefore, in the connection pad 16 of the wiring board 1 of the present embodiment, as described above, the bump pad displacement portion 18a and the bump bonding portion 18b, which extend in one direction from the via pad portion 18x, are provided at a minimum. Can function as Therefore, the area of the connection pad 16 can be significantly reduced as compared with the related art.
[0040]
Next, a method of flip-chip bonding a metal bump of a semiconductor chip to the connection pad 16 of the wiring board 1 will be described. In the first embodiment, an example in which a semiconductor chip having solder bumps is joined will be described.
[0041]
FIG. 2A is a partial cross-sectional view showing a state in which a solder bump of a semiconductor chip is joined to a connection pad of a wiring board according to the first embodiment of the present invention, and FIG. FIG. 5 is a partial cross-sectional view showing a state after the solder bumps of the semiconductor chip have been joined.
[0042]
First, as shown in FIG. 2A, the above-described wiring board 1 is prepared, and a predetermined amount of a bonding material 19 such as a solder paste is applied to the connection pads 16 of the wiring board 1 by a screen printing method or a dispenser method. Note that the bonding material 19 may be selectively formed only on the bump bonding portion 18b of the connection pad 16.
[0043]
After that, the semiconductor chip 2 having the solder bumps 26 is prepared. In the semiconductor chip 2, predetermined transistors, multilayer wiring (not shown), and the like are formed on a semiconductor substrate 20, and a solder bump 26 having a height of about 50 μm is formed on a wiring pad 22 of the multilayer wiring via a barrier conductive film 24. Connected. The solder bumps 26 are arranged in an area array type on the main central portion of the semiconductor chip 2 so as to correspond to the connection pads 16 of the wiring board 1.
[0044]
Subsequently, the semiconductor chip 2 is mounted on the wiring board 1 using a flip chip bonder such that the solder bumps 26 of the semiconductor chip 2 correspond to the bump bonding portions 18b of the connection pads 16 of the wiring board 1.
[0045]
Next, as shown in FIG. 2B, the solder bumps 26 of the semiconductor chip 2 are melted by performing reflow soldering at a temperature of, for example, about 200 to 250 ° C., and the solder bumps 26 are connected to the connection pads of the wiring board 1. 16 is joined.
[0046]
At this time, since there is no solder resist film on the connection pad 16, the solder bump 26 is melted and a part thereof flows into the entire surface of the connection pad 16 having good solder wettability. However, even if the solder bumps 26 melt and flow onto the connection pads 16, a large amount of solder does not flow so that the height of the solder bumps 26 becomes extremely low.
[0047]
This is because, as described above, the connection pad 16 is formed so that the area of the connection pad 16 is as small as possible in comparison with the related art only by the presence of the bump displacement allowance 18a and the via pad 18x connected to the solder joint 18b. Because it is.
[0048]
As described above, by using the connection pads 16 of the wiring board 1 of the present embodiment, the outflow of the solder from the solder bumps 26 can be suppressed without using the solder resist film. Can be maintained at a desired height.
[0049]
Moreover, since the solder resist film can be omitted, the gap G between the wiring board 1 and the semiconductor chip 2 is equal to the sum of the height of the solder bump 26 of the semiconductor chip 2 and the thickness of the connection pad 16 of the wiring board 1. Will be determined by Therefore, even if the height of the solder bump 26 is made lower than that of the prior art, the gap G at a desired interval can be secured by adjusting the thickness of the connection pad 16 of the wiring board 1. For example, when the height of the solder bumps 26 of the semiconductor chip 2 is about 50 μm and the thickness of the connection pads 16 of the wiring board 1 is about 30 μm, the gap G between the wiring board 1 and the semiconductor chip 2 is about 80 μm. Will be.
[0050]
Next, as shown in FIG. 2B, an underfill resin 28 mainly composed of an epoxy resin or the like is filled between the wiring board 1 and the semiconductor chip 2 thus joined. By filling the underfill resin 28, the mismatch of the thermal expansion coefficient between the semiconductor chip 2 and the wiring board 1 and the mechanical stress can be reduced. At this time, since a gap G at a desired interval is provided between the wiring board 1 and the semiconductor chip 2, a problem such as generation of a void in the underfill resin 28 does not occur.
[0051]
From the viewpoint that the underfill resin 28 is filled at a low cost and with high reliability, it is preferable that the gap G between the wiring board 1 and the semiconductor chip 2 is about 80 μm or more. If the gap G can be secured to about 20 μm or more, the underfill resin 28 can be filled without generating voids. Therefore, the height of the solder bumps 26 of the semiconductor chip 2 and the thickness of the connection pads 16 of the wiring board 1 may be appropriately adjusted so that the gap G is about 20 μm or more.
[0052]
As described above, the semiconductor device 3 in which the semiconductor chip 2 having the solder bumps 26 is mounted on the wiring board 1 according to the first embodiment is completed.
[0053]
As described above, in the wiring board 1 according to the first embodiment, the amount of solder flowing onto the connection pads 16 during joining can be reduced, and the thickness of the connection pads 16 of the wiring board 1 is also added to the gap G. Therefore, even if the height of the solder bump 26 is reduced to, for example, about 50 μm or less, a gap G at a desired interval can be secured between the wiring board 1 and the semiconductor chip 2.
[0054]
For this reason, the height of the solder bumps 26 of the semiconductor chip 2 can be remarkably reduced as compared with the conventional technique, and the aspect ratio of the solder bumps 26 becomes small, which facilitates miniaturization. Therefore, bumps having a pitch of about 100 μm can be easily formed, and the pitch of the bumps can be easily reduced. In addition, the underfill resin 28 between the wiring board 1 and the semiconductor chip 2 can be filled without any trouble.
[0055]
Further, since the height of the solder bumps 26 can be reduced, the patterning process of the resist film for forming the solder bumps 26 can be facilitated, the throughput of the plating process can be improved, and the manufacturing cost can be reduced. be able to.
[0056]
In addition, even when solder balls are mounted instead of forming the solder bumps 26 by plating, the ball diameter can be reduced, so that the pitch of the bumps can be easily reduced. become.
[0057]
(Second embodiment)
FIG. 3A is a partial cross-sectional view showing a state in which an Au bump of a semiconductor chip is bonded to a connection pad of a wiring board according to a second embodiment of the present invention, and FIG. FIG. 4 is a partial cross-sectional view showing a state after Au bumps of a semiconductor chip are bonded.
[0058]
The second embodiment is different from the first embodiment in that a semiconductor chip provided with a gold (Au) bump or the like is bonded to a connection pad of a wiring board. Detailed description is omitted.
[0059]
First, as shown in FIG. 3A, a wiring board 1 similar to the first embodiment is prepared, and a bonding material such as a solder paste is formed on the connection pads 16 of the wiring board 1 by the same method as in the first embodiment. 19 is applied in a predetermined amount.
[0060]
Thereafter, a semiconductor chip 2x including the Au bump 26x is prepared. In the semiconductor chip 2x, predetermined transistors, multilayer wiring (not shown), and the like are formed on the semiconductor substrate 20, and an Au bump 26x having a height of about 50 μm is provided on the wiring pad 22 of the multilayer wiring via the barrier conductive film 24. Connected. The Au bumps 26x are arranged in an area array type at a central main portion of the semiconductor chip 2x. Note that, instead of the Au bump 26x, a semiconductor chip provided with a metal bump made of copper (Cu), silver (Ag), platinum (Pt), or the like may be used.
[0061]
Subsequently, the semiconductor chip 2 is mounted on the wiring board 1 using a flip chip bonder such that the Au bumps 26x of the semiconductor chip 2x correspond to the bump bonding portions 18b of the connection pads 16 of the wiring board 1.
[0062]
Next, as shown in FIG. 3B, by performing reflow soldering at a temperature of about 200 to 250 ° C., the Au bumps 26 x of the semiconductor chip 2 x are connected to the connection pads 16 of the wiring board 1 via the bonding material 19. It is electrically connected.
[0063]
At this time, the Au bumps 26x of the semiconductor chip 2x are joined in a state where they are aligned with the bump joining portions 18b avoiding the vias 14a of the connection pads 16. In addition, the connection pads 16 of the wiring board 1 are provided with bump displacement allowance portions 18a having a size larger than the displacement size of the flip chip bonder. For this reason, even if the Au bump 26x of the semiconductor chip 2x is displaced from the bump bonding portion 18b toward the via 14a, there is no possibility that the Au bump 26x will fit in the recess 16a of the connection pad. That is, even if the solder resist film is omitted, the Au bump 26x is not affected by the step due to the via 14a at all, and there is no possibility that the semiconductor chip 1 is mounted with a tilt.
[0064]
As a result, a gap G at a desired interval consisting of the height of the Au bump 26x and the thickness of the connection pad 16 is secured between the wiring board 1 and the semiconductor chip 2x, as in the first embodiment. Note that, similarly to the first embodiment, the height of the Au bump 26x of the semiconductor chip 2x and the thickness of the connection pad 16 of the wiring board 1 are appropriately adjusted so that the gap G is about 20 μm or more. Good.
[0065]
Next, the underfill resin 28 is filled between the wiring board 1 and the semiconductor chip 2x by the same method as in the first embodiment. At this time, as in the first embodiment, since a gap G at a desired interval is secured between the wiring board 1 and the semiconductor chip 2 and x, problems such as generation of voids in the underfill resin 28 occur. do not do.
[0066]
As described above, the semiconductor device 3x in which the semiconductor chip 2x having the Au bump 26x is flip-chip bonded to the wiring board 1 according to the second embodiment is completed.
[0067]
In the second embodiment, the same effect as in the first embodiment is obtained, and the semiconductor chip 2x having the Au bump 26x or the like is bonded to the wiring board 1 instead of the solder bump. And the bump height does not decrease. For this reason, the gap G of the semiconductor device 3x according to the design requirement can be secured from the first embodiment.
[0068]
As described above, the details of the present invention have been described with reference to the first and second embodiments. However, the scope of the present invention is not limited to the examples specifically shown in the above embodiments, and the gist of the present invention does not depart from the present invention. Modifications of the above embodiments in scope are included within the scope of the invention.
[0069]
For example, a glass epoxy multilayer wiring board, a silicon multilayer wiring board, a ceramic multilayer wiring board, a flexible multilayer wiring board made of polyimide or the like may be used as the base substrate 10 having the Cu wiring 12 constituting the wiring board 1. it can.
[0070]
Although the connection pads of the wiring board are illustrated as corresponding to the area array type metal bumps of the semiconductor chip, the connection pads may be corresponding to the peripheral (peripheral) type metal bumps of the semiconductor chip.
[0071]
【The invention's effect】
As described above, in the connection pad of the wiring board of the present invention, the bump displacement allowance portion for preventing the metal bump of the semiconductor chip from being displaced at the time of bonding and fitting into the recess of the connection pad on the via is provided. By providing a bonding portion to which the metal bump is bonded, it is possible to function as a connection pad without a solder resist film.
[0072]
Since the area of the connection pads of such a wiring board can be made smaller than that of the prior art, even if the solder resist film is omitted, the problem that the height of the solder bumps becomes significantly lower than before bonding does not occur. .
[0073]
In addition, the gap between the wiring board and the semiconductor chip is determined by the sum of the height of the metal bump of the semiconductor chip and the thickness of the connection pad of the wiring board. Therefore, even if the height of the metal bumps of the semiconductor chip is made lower than that of the conventional technology, a gap at a desired interval can be easily secured, so that a void or the like occurs when the gap is filled with the underfill resin. There is no danger of happening.
[Brief description of the drawings]
FIG. 1A is a partial cross-sectional view illustrating a wiring board according to a first embodiment of the present invention, and FIG. 1B is a view illustrating connection pads of the wiring board according to the first embodiment of the present invention. It is a partial top view shown. Note that FIG. 1A corresponds to a cross-sectional view taken along a line II in FIG.
FIG. 2A is a partial cross-sectional view showing a state in which a solder bump of a semiconductor chip is joined to a connection pad of a wiring board according to the first embodiment of the present invention, and FIG. FIG. 3 is a partial cross-sectional view illustrating a state after a solder bump of a semiconductor chip is bonded to a connection pad of the wiring board according to the first embodiment.
FIG. 3A is a partial cross-sectional view showing a state in which an Au bump of a semiconductor chip is bonded to a connection pad of a wiring board according to a second embodiment of the present invention, and FIG. FIG. 9 is a partial cross-sectional view showing a state after Au bumps of a semiconductor chip are bonded to connection pads of a wiring board according to a second embodiment.
4A is a partial cross-sectional view showing a state in which a semiconductor chip is flip-chip bonded to a connection pad of a wiring board according to the related art, and FIG. 4B is a connection pad of the wiring board according to the related art; FIG. 4 is a partial plan view showing the state of the above from a plane.
FIG. 5 is a partial sectional view showing a problem when the solder resist film of FIG. 4 is omitted.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Wiring board, 2, 2x ... Semiconductor chip, 3, 3x ... Semiconductor device, 10 ... Base substrate, 12 ... Cu wiring, 14 ... Insulating resin layer, 14a ... Via, 16 ... Connection pad, 16a ... Concave part, 18 ... Extended portion, 18x ... Via pad portion, 18a ... Bump displacement allowable portion, 18b ... Bump joint portion, 19 ... Joining material, 20 ... Semiconductor substrate, 22 ... Wiring pad, 24 ... Barrier conductive film, 26 ... Solder bump, 26x: Au bump, 28: Underfill resin.

Claims

A wiring board having connection pads that are flip-chip bonded to bumps of a semiconductor chip without a solder resist film,
A substrate provided with predetermined metal wiring,
An insulating layer formed on the substrate and the metal wiring, and having a via on a predetermined portion of the metal wiring,
An extension formed in the via and on the insulating layer, electrically connected to the metal wiring via the via, and extending in one direction from the via with a recess formed on the via. And the connection pad having a current portion,
The extending portion is
A wiring substrate, comprising: a position shift permitting portion adjacent to the via and connected to the bump; and a joint portion adjacent to the position shift permitting portion and bonded to the bump.

The wiring board according to claim 1, wherein a width of the joining portion extending in the one direction is 20 μm or more.

The wiring board according to claim 1, wherein the thickness of the connection pad is 30 μm or more.

A wiring board according to any one of claims 1 to 3,
A semiconductor chip with metal bumps,
A semiconductor device, wherein a metal bump of the semiconductor chip is flip-chip bonded to at least the bonding portion of the connection pad of the wiring substrate.

5. The semiconductor device according to claim 4, wherein the height of the metal bump of the semiconductor chip is 50 μm or less, and the thickness of the connection pad of the wiring board is 30 μm or more.

The semiconductor device according to claim 4, wherein the metal bump is one of a solder bump, a gold bump, and a copper bump.

7. The semiconductor device according to claim 4, wherein an underfill resin is filled between the wiring board and the semiconductor chip. 8.