KR101055850B1 - 잡음과 왜곡 특성을 개선시키는 상보적 회로 - Google Patents

잡음과 왜곡 특성을 개선시키는 상보적 회로 Download PDF

Info

Publication number
KR101055850B1
KR101055850B1 KR1020090034443A KR20090034443A KR101055850B1 KR 101055850 B1 KR101055850 B1 KR 101055850B1 KR 1020090034443 A KR1020090034443 A KR 1020090034443A KR 20090034443 A KR20090034443 A KR 20090034443A KR 101055850 B1 KR101055850 B1 KR 101055850B1
Authority
KR
South Korea
Prior art keywords
circuit
complementary
pmos
amplifier
noise
Prior art date
Application number
KR1020090034443A
Other languages
English (en)
Other versions
KR20100115843A (ko
Inventor
남일구
임동구
Original Assignee
부산대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 부산대학교 산학협력단 filed Critical 부산대학교 산학협력단
Priority to KR1020090034443A priority Critical patent/KR101055850B1/ko
Publication of KR20100115843A publication Critical patent/KR20100115843A/ko
Application granted granted Critical
Publication of KR101055850B1 publication Critical patent/KR101055850B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3205—Modifications of amplifiers to reduce non-linear distortion in field-effect transistor amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/372—Noise reduction and elimination in amplifier

Abstract

본 발명은 발룬 사용없이 상보 소자와 노이즈 캔슬링 기법을 사용하여 싱글엔드형 광대역 수신 회로의 선형성과 잡음 특성이 향상된 저전력 수신회로를 제공하기 위한 것으로서, 전류미러를 갖는 공동 게이트 증폭기와 공통 소스 증폭기를 결합한 노이즈 제거회로 및 상기 노이즈 제거 회로의 상보적 회로를 결합하여 형성된 저잡음 증폭기와, 제 5 NMOS 트랜지스터(Mn5) 및 제 5 PMOS 트랜지스터 (Mp5)의 상보적인 전류 미러 트랜스컨덕턴스단 및 제 6 NMOS 트랜지스터(Mn6) 및 제 7 NMOS 트랜지스터(Mn7)가 차동구조로 이루어진 N 채널형 차동소자 스위칭 단으로 구성된 믹서 회로를 포함하여 구성되는데 있다.
Figure R1020090034443
싱글엔드형 구조, 공통 소스 증폭기, 공통 게이트 증폭기, 저잡음 증폭기, 광대역 무선 수신기,

Description

잡음과 왜곡 특성을 개선시키는 상보적 회로{Complementary circuits to improve the noise and distortion characteristics}
본 발명은 디지털 TV 튜너와 같은 광대역 무선 수신 시스템에서 광대역 특성, 선형성과 잡음 특성이 중요한 수신 회로에 관한 것으로, 특히 발룬 사용없이 상보 소자와 노이즈 캔슬링 기법을 사용하여 싱글엔드형 광대역 수신 회로의 선형성과 잡음 특성이 향상된 저전력 수신 회로에 관한 것이다.
아날로그 또는 디지털 회로에 있어서, 회로는 싱글엔드형(single-ended) 구조 또는 차동구조로 구현될 수 있다. 싱글엔드형 구조란 전기 회로의 단자쌍 중 일단에만 입력이 인가되거나 또는 출력되는 회로 구조를 칭한다. 싱글엔드형 구조에 상반되는 개념으로서 더블엔드형(double-ended) 구조 회로가 있다. 더블엔드형 구조란 전기 회로의 단자쌍 양단에 입력이 인가되거나 또는 출력되는, 즉 양단이 모두 액티브한 회로 구조를 칭한다. 이러한 더블엔드형 구조의 대표적인 회로 구조로서 차동 구조가 있다. 차동 구조란 더블엔드형 구조의 단자쌍 양단에 신호가 차동적으로 작용하는 경우를 칭한다.
싱글엔드형 구조는 단순 구조의 저전력 소비 저잡음 회로에 유리하다. 그러 나 싱글엔드형 구조는 이븐 오더(even order) 조화성분들(harmonic components)이 발생하여 광대역 수신기와 직접 변환 수신기 등에 사용하기 어려운 문제점이 있다.
한편, 차동 구조는 기본적으로 신호 간섭으로부터 영향을 받지 않는다는 장점을 갖는다. 이처럼 차동 구조가 신호 간섭의 영향을 받지 않는 이유는 AC 전류가 전력 공급원으로부터 제공되지 않고, AC 전류는 차동 구조 내에서만 순환하기 때문이다. 차동 구조가 신호 간섭으로부터 영향을 받지 않는다는 특성은 각종 시스템 블록을 단일 칩 상에 집적하는데 중요한 역할을 한다. 또한 RF, LO 및 IF 포트 간에 높은 정도의 격리가 요구되는 믹서를 구현하는데 중요한 역할을 한다. 그리고 차동 구조는 그 대칭적인 특성으로 인해 우수 차수 왜곡을 제거할 수 있다. 이처럼 차동 구조가 우수 차수 왜곡을 제거할 수 있다는 특성은 DC 오프셋 문제로 인해 상당한 수준의 2차 왜곡 억제 특성이 요구되는 직접 변환 수신기에 사용되는 증폭기 및 믹서기를 구현하는데 중요한 역할을 한다.
아날로그 또는 디지털 회로에 있어서, 상술한 바와 같은 싱글엔드형 구조의 회로와 차동 구조의 회로의 장점만을 살려서 이들을 함께 적용하고자 하는 시도가 있어 왔다. 참고로, RF 회로의 분야에 있어서 기존의 싱글엔드형 구조의 회로와 차동 구조의 회로를 함께 채용하기 위해서는 기존의 RF 회로들이 대부분 싱글엔드형 구조로 구성되어 있기 때문에, 싱글엔드형 신호를 차동 신호로 변환하기 위한 발룬(balun, balance unbalance) 회로가 필요하였다.
즉, 디지털 TV 튜너와 같은 광대역 무선 수신기는 IIP2(second-order input-referred intercept point)가 중요하므로 차동 신호를 만들어 주기 위해 안테나와 광대역 수신 회로의 연결을 도 1(a)(b)(c)와 같이 안테나로부터 들어오는 싱글엔드 신호를 차동 신호로 만들어주기 위한 방식들을 사용하고 있다.
도 1(a)는 외부 발룬(balun, balance unbalance)(20)을 사용하여 차동 신호를 만들어 차동 저잡음 증폭기(32)의 입력으로 사용하게 하는 구조로서, 일반적으로 발룬 회로가 수동 소자로 구현하는 경우에 큰 부피를 차지하며, 칩(chip) 상에 집적하기가 쉽지 않은 문제점을 해결하기 위해, 도 1(a)와 같이 차동 코어부 만을 칩(30)상에 집적하고 수동 발룬 회로(20)를 PCB 상에 별도의 수동 소자를 이용하여 구현하고 있다. 그러나 이러한 방식에 의하면, 별도의 수동 소자의 부피가 크다는 단점과, 대량 생산의 경우에 많은 시간과 경비가 소요된다는 단점이 발생되게 된다.
또한, 도 1(b)는 외부 발룬 없이 저잡음 증폭기(32)를 싱글엔드 입력을 받아 차동 출력 신호를 변경하는 싱글엔드 차동 증폭기를 사용하게 하는 구조로서, 이러한 구조는 잡음 특성이 떨어지는 문제점이 있다.
그리고 도 1(c)는 잡음 특성을 개선하기 위해 싱글엔드 증폭기(34)를 먼저 사용하고 그 뒷단에 싱글엔드 차동 증폭기(32)를 사용하게 하는 구조로서, 이러한 구조는 첫 번째 단의 싱글엔드 차동 증폭기(34)의 IIP2가 떨어져 전체 수신회로의 IIP2를 떨어뜨리는 문제점이 있고, 뒷단의 싱글엔드 차동 증폭기(32)의 선형성이 좋아야 하는 문제점이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 발룬 사용없이 상보 소자와 노이즈 캔슬링 기법을 사용하여 싱글엔드형 광대역 수신 회로의 선형성과 잡음 특성이 향상된 저전력 수신회로를 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 디지털 TV 튜너와 같은 광대역 수신기의 선형성과 잡음 특성을 개선하기 위해 상보적 회로를 이용하여 왜곡 특성과 잡음 특성을 동시에 개선할 수 있는 잡음과 왜곡 특성을 개선시키는 상보적 회로를 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 잡음과 왜곡 특성을 개선시키는 상보적 회로의 특징은 전류미러를 갖는 공동 게이트 증폭기와 공통 소스 증폭기를 결합한 노이즈 제거회로 및 상기 노이즈 제거 회로의 상보적 회로를 결합하여 형성된 저잡음 증폭기와, 제 5 NMOS 트랜지스터(Mn5) 및 제 5 PMOS 트랜지스터 (Mp5)의 상보적인 전류 미러 트랜스컨덕턴스단 및 제 6 NMOS 트랜지스터(Mn6) 및 제 7 NMOS 트랜지스터(Mn7)가 차동구조로 이루어진 N 채널형 차동소자 스위칭단으로 구성된 믹서회로를 포함하여 구성되는데 있다.
이때, 상기 노이즈 제거회로는 2개의 제 3 PMOS 트랜지스터(Mp3) 및 제 4 PMOS 트랜지스터(Mp4)가 전류미러를 갖도록 이루어진 P 채널형(PMOS) 미러회로와, 2개의 제 3 NMOS 트랜지스터(Mn3) 및 제 4 NMOS 트랜지스터(Mn4)가 전류미러를 갖도록 이루어진 N 채널형(NMOS) 미러회로와, 싱글엔드형 구조를 가지며, 상기 PMOS 미러회로 및 NMOS 미러회로로 입력 신호를 공급하는 상보적 공통 게이트 부를 포함 하여 구성되는 것을 특징으로 한다.
그리고 상기 인버터 회로는 제 2 PMOS 트랜지스터(Mp2)와 제 2 NMOS 트랜지스터(Mn2)가 인버터 구조를 갖도록 이루어진 증폭기인 것을 특징으로 한다.
또한, 상기 저잡음 증폭기는 상기 인버터 회로를 구성하는 제 2 PMOS 트랜지스터(Mp2)와 제 2 NMOS 트랜지스터(Mn2)의 게이트와 드레인을 연결하는 피드백 저항(Rf)과, 상기 인버터 회로에 전류 바이어스를 공급하기 위한 제 5 PMOS 트랜지스터(Mp5) 및 제 6 PMOS(Mp6)의 전류 미러와 정전류원(IREF)으로 구성되는 dc 전류 바이어스부를 포함하는 가변 이득 증폭기로 구성되는 것을 특징으로 한다.
또한, 상기 믹서회로의 스위칭단은 상기 제 6 NMOS 트랜지스터(Mn6) 및 제 7 NMOS 트랜지스터(Mn7)가 차동구조로 이루어진 N 채널형 차동소자와, 제 6 PMOS 트랜지스터(Mp6) 및 제 7 PMOS 트랜지스터(Mp7)가 차동구조로 이루어진 P 채널형 차동소자가 서로 상보적 구조로 연결되어 구성되는 것을 특징으로 한다.
이상에서 설명한 바와 같은 본 발명에 따른 잡음과 왜곡 특성을 개선시키는 상보적 회로는 다음과 같은 효과가 있다.
첫째, 외부 발룬 사용없이 디지털 TV 튜너와 같은 광대역 회로에서 저전력을 소모하면서 왜곡 특성과 잡음 특성을 동시에 개선할 수 있다.
둘째, 싱글엔드형 구조의 신호를 발룬과 같은 추가적인 회로가 없이도 상보소자를 이용하여 노이즈 캔슬링 구조에 전류 증폭 개념을 적용하여 싱글엔드형 광 대역 수신 회로의 선형성과 잡음 특성을 향상시키는 효과가 있다.
본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
본 발명에 따른 잡음과 왜곡 특성을 개선시키는 상보적 회로의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 2 는 본 발명의 실시예에 따른 상보성을 활용하여 전류 증폭을 하는 공통 게이트 증폭기와 공통 소스 증폭기 구조를 결합한 왜곡 및 잡음 제거를 할 수 있는 저잡음 증폭기를 도시한 회로도이다.
도 2(a)는 N채널형 MOS로 구성된 공통 소스 증폭기와 N채널형 MOS로 구성된 공통 게이트 증폭기를 P채널형 미러회로로 결합한 노이즈 제거가 가능한 저잡음 증폭기를 도시한 회로도이고, 도 2(b)는 도 2(a)의 상보적 회로 즉, P채널형 MOS로 구성된 공통 소스 증폭기와 P채널형 MOS로 구성된 공통 게이트 증폭기를 N채널형 미러회로로 결합한 노이즈 제거가 가능한 저잡음 증폭기를 도시한 회로도이다.
그리고 도 2(c)는 저잡음 증폭기에 상보성을 활용하여 도 2(a) 및 도 2(b)를 결합하여 잡음 제거뿐만 아니라 왜곡 제거를 할 수 있도록 구성하고 있다.
보다 구체적으로 살펴보면, 도 2(c)와 같이 상기 저잡음 증폭기는 P 채널형(PMOS) 미러회로(100)와, N 채널형(NMOS) 미러회로(200)와, 싱글엔드형 구조를 가지며 상기 PMOS 미러회로(100) 및 NMOS 미러회로(200)로 전압을 입력하는 상보적 공통 게이트 입력부(300)와, 상보적 공통 소스 증폭기, 즉 인버터 회로(400)를 결합하여 잡음 특성과 왜곡 특성을 개선한 싱글엔드형 구조로 구성된다.
이때, 상기 P 채널형(PMOS) 미러회로(100)는 2개의 제 3 PMOS 트랜지스터(Mp3) 및 제 4 PMOS 트랜지스터(Mp4)가 전류미러를 갖도록 이루어지며, 상기 N 채널형(NMOS) 미러회로(200)는 2개의 제 3 NMOS 트랜지스터(Mn3) 및 제 4 NMOS 트랜지스터(Mn4)가 전류미러를 갖도록 이루어진다.
그리고 상보적인 공통 소스 증폭기, 즉 인버터 회로(400)는 도 3(a)와 같이 C(Mp2)와 제 2 NMOS 트랜지스터(Mn2)가 인버터 구조를 갖도록 이루어진 증폭기로 구성된다.
도 3(b)는 도 3(a)의 인버터 증폭기를 도시한 회로도에서 입력 전압에 대한 제 2 NMOS 트랜지스터(Mn2)와 제 2 NMOS 트랜지스터(Mp2)의 드레인 전류(in2,ip2)를 나타내는 그래프이고, 도 3(c)는 도 3(a)의 인버터 증폭기를 도시한 회로도에서 입력 전압에 대한 제 2 NMOS 트랜지스터(Mn2)와 제 2 PMOS 트랜지스터(Mp2)의 드레인 전류의 차이와 전류의 이차 미분값을 나타내는 그래프이다.
도 3(b)(c)와 같이, 상기 인버터 구조 증폭기는 싱글엔드형 증폭기이지만 출력에서 전류의 차이가 차동 증폭기와 비슷한 특성을 보이고 출력 전류의 이차 미분값이 거의 0에 가까운 값을 보이므로 왜곡 특성이 적다는 것을 알 수 있다.
또한, 저잡음 증폭기를 구성하는, 전류 미러를 갖는 상보적 공통 게이트 증폭기는 도 4(a)와 같다.
도 4(b)는 도 4(a)의 전류미러를 갖는 상보적 공통 게이트 증폭기에서 입력 전압에 대한 제 4 NMOS 트랜지스터(Mn4)와 제 4 NMOS 트랜지스터(Mp4)의 드레인 전류를 나타내는 그래프이고, 도 4(c)는 도 4(a)의 전류미러를 갖는 상보적 공통 게이트 증폭기에서 제 4 NMOS 트랜지스터(Mn4)와 제 4 NMOS 트랜지스터(Mp4)의 드레인 전류의 차이와 그 전류의 이차 미분값을 나타내는 그래프이다.
상기 도 3(b)(c)와 마찬가지로 역시, 도 4(b)(c)에서도 알 수 있듯이 출력에서 전류의 차이가 차동 증폭기와 비슷한 특성을 보이고 출력 전류의 이차 미분값이 거의 0(zero)에 가까운 값을 보이므로 왜곡 특성이 적다는 것을 알 수 있다.
따라서 도 3(a)의 인버터 증폭기 및 도 4(a)의 상보적 공통 게이트 증폭기를 조합한 도 2(c)의 싱글엔드 증폭기에서 왜곡을 제거 할 수 있음을 알 수 있다.
도 5 는 도 2(c)의 구조에서 전류 미러 사이즈와 피드백 저항을 변화하여 이득을 가변할 수 있는 가변 이득 저잡음 증폭기를 도시한 회로도이다.
도 5와 같이, 가변 이득 저잡음 증폭기는 제 3 PMOS 트랜지스터(Mp3) 및 제 4 PMOS 트랜지스터(Mp4)가 전류미러를 갖도록 이루어진 P 채널형(PMOS) 미러회로, 제 3 NMOS 트랜지스터(Mn3) 및 제 4 NMOS 트랜지스터(Mn4)가 전류미러를 갖도록 이루어진 N 채널형(NMOS) 미러회로, 싱글엔드형 구조를 가지며, 상기 PMOS 미러회로 및 NMOS 미러회로로 전압을 입력하는 상보적 공통 게이트 입력부와, 제 2 PMOS 트랜지스터(Mp2)와 제 2 NMOS 트랜지스터(Mn2)를 사용한 상보적 공통 소스 증폭 구조인 인버터 회로와, 상기 인버터 회로를 구성하는 제 2 PMOS 트랜지스터(Mp2)와 제 2 NMOS 트랜지스터(Mn2)의 게이트와 드레인을 연결하는 피드백 저항(Rf)과, 상기 인버터 회로에 전류 바이어스를 공급하기 위한 제 5 PMOS 트랜지스터(Mp5) 및 제 6 PMOS(Mp6)의 전류 미러와 정전류원(IREF)으로 구성되는 dc 전류 바이어스부(500)를 포함하여 구성된다.
이에 따라, 상기 가변 이득 저잡음 증폭기는 상기 N채널형(NMOS)와 P채널형(PMOS) 미러 회로의 전류 미러 사이즈와 상기 피드백 저항을 변환시키거나 바이패스단을 통해 이득을 가변할 수 있도록 구성된다.
그리고 도 6과 같이, 상기 도 5의 가변 이득 저잡음 증폭기에 믹서회로(600)를 조합하여 수신 회로 또는 송신 회로를 구현할 수 있다.
이때, 상기 믹서회로(600)는 제 5 NMOS 트랜지스터(Mn5) 및 제 5 PMOS 트랜지스터 (Mp5)의 상보적인 전류 미러 트랜스컨덕턴스단(610)과 제 6 NMOS 트랜지스터(Mn6) 및 제 7 NMOS 트랜지스터(Mn7)가 차동구조로 이루어진 N 채널형 차동소자 스위칭단(620)으로 구성된다.
이에 따라, 상기 저잡음 증폭기에서 출력되는 신호의 주파수를 올리거나 내 리는 디지털 TV 튜너와 같은 광대역 수신기의 선형성과 잡음 특성을 상보적 회로를 이용하여 동시에 개선할 수 있게 된다.
또한 다른 실시예로, 도 7과 같이, 상기 도 5의 가변 이득 저잡음 증폭기에 믹서회로(600)를 조합하여 수신 회로 또는 송신 회로를 구현할 수 있으며, 이때, 상보적인 전류 미러 트랜스컨덕턴스단(610)과, 차동소자 스위칭단(622)으로 구성되는 믹서회로를 포함한다.
이때, 상기 스위칭단(622)은 제 6 NMOS 트랜지스터(Mn6) 및 제 7 NMOS 트랜지스터(Mn7)가 차동구조로 이루어진 N 채널형 차동소자와, 제 6 PMOS 트랜지스터(Mp6) 및 제 7 PMOS 트랜지스터(Mp7)가 차동구조로 이루어진 P 채널형 차동소자가 서로 상보적 구조로 연결되어 구성될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술적 분야의 통상의 지식을 가진자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1 은 일반적으로 안테나로부터 들어오는 싱글엔드 신호를 차동 신호로 만들어주기 위한 실시예
도 2 는 본 발명의 실시예에 따른 NMOS 공통 소스 증폭기와 NMOS 공통 게이트 증폭기를 PMOS 전류 미러를 통해 결합한 잡음 제거를 할 수 있는 저잡음 증폭기와 그것의 상보적 저잡음 증폭기를 결합하여 왜곡 및 잡음 제거를 할 수 있는 저잡음 증폭기를 도시한 회로도
도 3 은 도 2의 회로도에서 제 2 PMOS 트랜지스터(Mp2)와 제 2 NMOS 트랜지스터(Mn2)를 사용한 인버터 구조 증폭기와 그것의 전류동작을 통해 왜곡 제거가 가능함을 설명하기 위한 도면
도 4 는 도 2의 회로도에서 전류미러를 갖는 상보적 공통 게이트 증폭기와 그것의 전류동작을 설명하기 위한 도면
도 5 은 도 2(c)의 구조에서 전류 미러 사이즈와 피드백 저항을 변화하여 이득을 가변할 수 있는 가변 이득 저잡음 증폭기를 도시한 회로도
도 6 은 가변 이득 저잡음 증폭기와 믹서 회로를 조합한 수신 회로 또는 송신 회로의 실시예를 나타낸 회로도
도 7 은 가변 이득 저잡음 증폭기와 믹서 회로를 조합한 수신 회로 또는 송 신 회로의 다른 실시예를 나타낸 회로도
*도면의 주요부분에 대한 부호의 설명
100 : PMOS 미러회로 200 : NMOS 미러회로
300 : 상보적 공통 게이트 입력부 400 : 인버터 회로
500 : dc 전류 바이어스부 600 : 믹서회로
610 : 전류 미러 트랜스컨덕턴스단 620, 622 : 차동소자 스위칭단

Claims (5)

  1. 전류미러를 갖는 공동 게이트 증폭기와 공통 소스 증폭기를 결합한 노이즈 제거회로 및 상기 노이즈 제거회로의 상보적인 회로를 결합하여 형성된 저잡음 증폭기와,
    제 5 NMOS 트랜지스터(Mn5) 및 제 5 PMOS 트랜지스터 (Mp5)의 상보적인 전류 미러 트랜스컨덕턴스단 및 제 6 NMOS 트랜지스터(Mn6) 및 제 7 NMOS 트랜지스터(Mn7)가 차동구조로 이루어진 N 채널형 차동소자 스위칭단으로 구성된 믹서회로를 포함하여 구성되고,
    이때, 상기 믹서회로의 스위칭단은
    상기 제 6 NMOS 트랜지스터(Mn6) 및 제 7 NMOS 트랜지스터(Mn7)가 차동구조로 이루어진 N 채널형 차동소자와,
    제 6 PMOS 트랜지스터(Mp6) 및 제 7 PMOS 트랜지스터(Mp7)가 차동구조로 이루어진 P 채널형 차동소자가 서로 상보적 구조로 연결되어 구성되는 것을 특징으로 하는 잡음과 왜곡 특성을 개선시키는 상보적 회로.
  2. 제 1 항에 있어서, 상기 노이즈 제거회로는
    2개의 제 3 PMOS 트랜지스터(Mp3) 및 제 4 PMOS 트랜지스터(Mp4)가 전류미러를 갖도록 이루어진 P 채널형(PMOS) 미러회로와,
    2개의 제 3 NMOS 트랜지스터(Mn3) 및 제 4 NMOS 트랜지스터(Mn4)가 전류미러를 갖도록 이루어진 N 채널형(NMOS) 미러회로와,
    싱글엔드형 구조를 가지며, 상기 PMOS 미러회로 및 NMOS 미러회로로 입력 신호를 공급하는 상보적 공통 게이트부를 포함하여 구성되는 것을 특징으로 하는 잡음과 왜곡 특성을 개선시키는 상보적 회로.
  3. 제 2 항에 있어서,
    상기 상보적 공통 게이트부는 제 2 PMOS 트랜지스터(Mp2)와 제 2 NMOS 트랜지스터(Mn2)가 상보적 공통 소스 회로 즉 인버터 구조를 갖도록 이루어진 증폭기인 것을 특징으로 하는 잡음과 왜곡 특성을 개선시키는 상보적 회로.
  4. 제 3 항에 있어서, 상기 저잡음 증폭기는
    상기 인버터 회로를 구성하는 제 2 PMOS 트랜지스터(Mp2)와 제 2 NMOS 트랜지스터(Mn2)의 게이트와 드레인을 연결하는 피드백 저항(Rf)과,
    상기 인버터 회로에 전류 바이어스를 공급하기 위한 제 5 PMOS 트랜지스터(Mp5) 및 제 6 PMOS(Mp6)의 전류 미러와 정전류원(IREF)으로 구성되는 dc 전류 바이어스부를 포함하고,
    상기 N채널형(NMOS)와 P채널형(PMOS) 미러 회로의 전류 미러 사이즈와 상기 피드백 저항을 변환시키거나, 바이패스단을 통해 이득을 가변시키는 것을 특징으로 하는 잡음과 왜곡 특성을 개선시키는 상보적 회로.
  5. 삭제
KR1020090034443A 2009-04-21 2009-04-21 잡음과 왜곡 특성을 개선시키는 상보적 회로 KR101055850B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090034443A KR101055850B1 (ko) 2009-04-21 2009-04-21 잡음과 왜곡 특성을 개선시키는 상보적 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090034443A KR101055850B1 (ko) 2009-04-21 2009-04-21 잡음과 왜곡 특성을 개선시키는 상보적 회로

Publications (2)

Publication Number Publication Date
KR20100115843A KR20100115843A (ko) 2010-10-29
KR101055850B1 true KR101055850B1 (ko) 2011-08-09

Family

ID=43134564

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090034443A KR101055850B1 (ko) 2009-04-21 2009-04-21 잡음과 왜곡 특성을 개선시키는 상보적 회로

Country Status (1)

Country Link
KR (1) KR101055850B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10250195B2 (en) 2016-11-18 2019-04-02 Samsung Electronics Co., Ltd. Receiver receiving wideband radio frequency signal, wireless communication device including the same, and method of operating the wireless communication device

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101715446B1 (ko) 2014-06-11 2017-03-14 이화여자대학교 산학협력단 차동 전달 임피던스 증폭기

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945880A (en) 1997-01-11 1999-08-31 Mitel Semiconductor Limited Low noise amplifier
US6806777B2 (en) 2003-01-02 2004-10-19 Intel Corporation Ultra wide band low noise amplifier and method
US20060238248A1 (en) * 2005-04-26 2006-10-26 Yuyu Chang Differential inductor-based low noise amplifier
KR100770432B1 (ko) 2006-08-22 2007-10-26 삼성전기주식회사 전류 미러링을 이용한 주파수 변환회로

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5945880A (en) 1997-01-11 1999-08-31 Mitel Semiconductor Limited Low noise amplifier
US6806777B2 (en) 2003-01-02 2004-10-19 Intel Corporation Ultra wide band low noise amplifier and method
US20060238248A1 (en) * 2005-04-26 2006-10-26 Yuyu Chang Differential inductor-based low noise amplifier
KR100770432B1 (ko) 2006-08-22 2007-10-26 삼성전기주식회사 전류 미러링을 이용한 주파수 변환회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10250195B2 (en) 2016-11-18 2019-04-02 Samsung Electronics Co., Ltd. Receiver receiving wideband radio frequency signal, wireless communication device including the same, and method of operating the wireless communication device

Also Published As

Publication number Publication date
KR20100115843A (ko) 2010-10-29

Similar Documents

Publication Publication Date Title
US7415260B2 (en) Current-mode direct conversion receiver
US7602227B2 (en) Differential amplifier circuit and mixer circuit having improved linearity
US8676148B2 (en) Differential amplifier circuit and wireless receiving apparatus
KR101127461B1 (ko) 고도의 선형 가변이득 증폭기
EP1636901B1 (en) Mixer circuit, receiver comprising a mixer circuit, wireless communication comprising a receiver, method for generating an output signal by mixing an input signal with an oscillator signal
US8358991B2 (en) Transconductance enhanced RF front-end
KR100487813B1 (ko) 상보 소자를 이용한 싱글엔드형 차동 회로
KR20100116653A (ko) 사후-왜곡 모드 및 고이득 모드를 갖는 ｌｎａ
US20200028534A1 (en) Radio receivers
US7948294B2 (en) Mixer with high linearity
US9531335B2 (en) Method and circuitry for CMOS transconductor linearization
US7642816B2 (en) Transconductor
CN217183258U (zh) 一种高线性度有源混频器
US9008604B1 (en) Mixer with linearized input
KR101055850B1 (ko) 잡음과 왜곡 특성을 개선시키는 상보적 회로
US8754710B2 (en) Low-noise amplifiers for RF receiver
KR101002777B1 (ko) 능수동 주파수 변환기 및 그 구동 방법
JP2008206004A (ja) ミキサ回路
JP6230903B2 (ja) 低雑音増幅器
KR102030908B1 (ko) 저전력 cmos를 이용한 주파수 혼합기
JP5567983B2 (ja) デモジュレータ回路
JP2013223118A (ja) ミキサ回路
US10199987B2 (en) Self-reconfigurable returnable mixer
KR20010069649A (ko) 싱글 발란스드 구조 상향 주파수 혼합기
CN113595512A (zh) 高线性度低噪声放大器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140804

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150730

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170804

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180719

Year of fee payment: 8