KR101053660B1 - Output impedance control circuit and its driving method - Google Patents

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Abstract

본 발명의 출력 임피던스 회로는 외부기준저항과 제 1 풀업 구동 저항부가 연결된 출력 저항값 테스트용 패드의 전압인 제 1 비교전압과 제 1 기준전압을 비교하여 풀업 이진 코드를 생성하는 풀업 코드 생성부; 상기 풀업 코드 생성부로부터 수신된 상기 풀업 이진코드에 대응하는 저항값을 갖는 제 2 풀업 구동 저항부; 제 2 비교전압과 제 2 기준전압을 비교하는 전압 비교기; 상기 전압 비교기의 전압 비교 결과에 따라 풀다운 이진코드를 생성하는 업다운 카운터; 및 상기 풀다운 이진코드에 따라 저항값이 조절되는 풀다운 구동 저항부를 포함하되, 상기 제 2 비교전압은 상기 제 2 풀업 구동 저항부와 상기 풀다운 구동 저항부를 연결하기 위한 메탈라인의 정중앙에서 독출된 전압인 것을 특징으로 한다.The output impedance circuit of the present invention includes: a pull-up code generator configured to generate a pull-up binary code by comparing a first reference voltage and a first reference voltage, which is a voltage of an output resistance test pad connected to an external reference resistor and a first pull-up driving resistor; A second pull-up driving resistor having a resistance value corresponding to the pull-up binary code received from the pull-up code generating unit; A voltage comparator for comparing the second comparison voltage to the second reference voltage; An up-down counter for generating a pull-down binary code according to a voltage comparison result of the voltage comparator; And a pull-down driving resistor having a resistance value adjusted according to the pull-down binary code, wherein the second comparison voltage is a voltage read from the center of a metal line for connecting the second pull-up driving resistor and the pull-down driving resistor. It is characterized by.

Description

출력 임피던스 조절회로 및 그의 구동방법{OUTPUT IMPEDANCE ADJUST CIRCUIT AND METHOD FOR OPERATING THE SAME}Output impedance control circuit and its driving method {OUTPUT IMPEDANCE ADJUST CIRCUIT AND METHOD FOR OPERATING THE SAME}

본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 출력 임피던스 캘리브레이션(ZQ calibration)을 수행하는데에 있어서 오차를 줄이는 출력 임피던스 조절회로 및 그의 조절방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to an output impedance control circuit and a method of controlling the same, which reduce errors in performing output impedance calibration (ZQ calibration).

일반적으로, 반도체 장치는 외부에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력 패드를 통해 외부로 제공하기 위한 출력 회로를 갖는다. 반도체 장치가 고속화됨에 따라 신호 전달에 걸리는 지연시간을 최소화하기 위해 상기 반도체 장치들 간에 전송되는 신호의 스윙폭이 점차로 줄어들고 있다. Generally, a semiconductor device has a receiving circuit for receiving various signals transmitted from the outside through an input pad and an output circuit for providing an internal signal to the outside through an output pad. As semiconductor devices become faster, swing widths of signals transmitted between the semiconductor devices are gradually reduced in order to minimize delay time for signal transmission.

그러나, 신호의 스윙폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 부정합(impedance mismatching)에 따른 신호의 반사도 심각해진다. 임피던스 부정합은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화 등에 기인하여 발생된다. 이러한 임피던스 부정합으로 인하여 데이터의 고속전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다.However, as the swing width of the signal decreases, the influence on external noise increases, and the reflection of the signal due to impedance mismatching in the interface stage becomes more serious. Impedance mismatch occurs due to external noise, fluctuations in power supply voltage, change in operating temperature, change in manufacturing process, and the like. Due to such impedance mismatch, high-speed data transfer is difficult and output data output from the data output terminal of the semiconductor device may be distorted.

따라서, 반도체 장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리는 출력 임피던스 조절회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(source termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다. Therefore, the semiconductor device employs an output impedance control circuit called on die termination in the vicinity of the pad in the integrated circuit chip to solve the above problems. In general, in on die termination, source termination is performed by an output circuit on the transmission side, and parallel termination is performed by a termination circuit connected in parallel to a receiving circuit connected to the input pad on the receiving side.

출력 임피던스 캘리브레이션(ZQ calibration)이란 PVT(Process, Voltage, Temperatue) 조건이 변함에 변화하는 풀업 및 풀다운 캘리브레이션 코드를 생성하는 과정을 말하는데, 출력 임피던스 캘리브레이션 결과로 생성된 상기 코드들을 이용하여 온 다이 터미네이션 장치의 저항값을 조정하게 된다. Output impedance calibration (ZQ calibration) refers to the process of generating a pull-up and pull-down calibration code that changes as the process, voltage, and temperatue (PVT) conditions change. An on-die termination device using the codes generated as a result of output impedance calibration The resistance value of is adjusted.

도 1은 종래의 온 다이 터미네이션 장치의 구성도이다. 1 is a block diagram of a conventional on-die termination device.

도면에 도시된 바와 같이, 종래의 온 다이 터미네이션 장치는 제 1 풀업구동 저항부(PU1), 제 2 풀업구동 저항부(PU2), 풀다운구동 저항부(PD), 전압 비교기(101, 102), 업다운 카운터(103, 104)를 포함하여 출력 임피던스 캘리브레이션 동작을 수행한다.As shown in the drawing, the conventional on-die termination device includes a first pull-up driving resistor unit PU1, a second pull-up driving resistor unit PU2, a pull-down driving resistor unit PD, voltage comparators 101 and 102, Up and down counters 103 and 104 are included to perform output impedance calibration operations.

출력 임피던스 캘리브레이션 동작을 살펴보면, 비교기(101)는 한쪽 입력(-)에 기준전압(통상적으로 전원전압의 반)이 인가되고, 다른 쪽 입력(+)에 인가되는 전압이 기준전압보다 크면 비교기 출력은 하이레벨이 되고, 작으면 비교기 출력이 로우레벨이 된다. 이때 입력(+)에 인가되는 기준전압은 제 1 풀업구동 저항부(PU1)와 외부기준저항(120)의 비율에 의해서 결정된다. 즉, 제 1 풀업구동 저항부(PU1) 의 저항이 외부기준저항(120)보다 작으면 비교기(101)의 (+)단자에 입력되는 전압은 기준전압보다 크게 되고, 비교기(101) 출력은 하이레벨이 된다.Referring to the output impedance calibration operation, the comparator 101 has a reference voltage (normally half of the power supply voltage) applied to one input (-), and the comparator output is applied when the voltage applied to the other input (+) is greater than the reference voltage. High level, small, comparator output low level. In this case, the reference voltage applied to the input (+) is determined by the ratio of the first pull-up driving resistor unit PU1 and the external reference resistor 120. That is, when the resistance of the first pull-up driving resistor unit PU1 is smaller than the external reference resistor 120, the voltage input to the positive terminal of the comparator 101 is greater than the reference voltage, and the output of the comparator 101 is high. It becomes a level.

업다운 카운터(103)는 상기 비교기(101)의 출력을 받아서 이진코드 PCODE<0:n-1>로 제 1 풀업구동 저항부(PU1)의 병렬로 연결된 저항들을 온/오프하여 저항값을 조정한다. 조정된 제 1 풀업구동 저항부(PU1)의 저항값은 다시 ZQ 패드(110)의 전압에 영향을 주고 상기 언급한 동작이 반복된다. 즉, 제 1 풀업구동 저항부(PU1)의 전체 저항값이 외부기준저항(120)의 저항값과 같아지도록 제 1 풀업구동 저항부(PU1)가 캘리브레이션된다.(풀업 캘리브레이션)The up-down counter 103 receives the output of the comparator 101 and adjusts the resistance value by turning on / off the resistors connected in parallel with the first pull-up driving resistor unit PU1 with the binary code PCODE <0: n-1>. . The adjusted resistance value of the first pull-up driving resistor unit PU1 affects the voltage of the ZQ pad 110 again and the above-described operation is repeated. That is, the first pull-up driving resistor unit PU1 is calibrated so that the total resistance value of the first pull-up driving resistor unit PU1 is equal to the resistance value of the external reference resistor 120. (Pull-up calibration)

풀다운 구동 저항부(PD)는 제 1 풀업구동 저항부(PU1)와 동일한 방법으로 동작하고, 제 2 풀업구동 저항부(PU2)의 저항값과 풀다운 구동 저항부(PD)의 저항값이 같아지도록 한다.(풀다운 캘리브레이션)The pull-down driving resistor PD operates in the same manner as the first pull-up driving resistor PU1, so that the resistance value of the second pull-up driving resistor PU2 is the same as that of the pull-down driving resistor PD. (Pull-down calibration)

이러한 온 다이 터미네이션(100)에 있어서 비교기(101, 102)에 입력되는 비교전압의 레벨을 기준 전압 레벨로 조정하는 것이 관건인데, 도 1에 도시된 온 다이 터미네이션은 메탈 라인 배선의 기생 저항이 포함되지 않은 이상적인 경우로서, 실제로는 칩 내 배선의 기생저항의 영향이 크기 때문에 온 다이 터미네이션(100)의 레이아웃에서 주의가 요망된다. In such on-die termination 100, it is important to adjust the level of the comparison voltage input to the comparators 101 and 102 to a reference voltage level. On-die termination shown in FIG. 1 includes parasitic resistance of the metal line wiring. In the ideal case, which is not an ideal case, attention is required in the layout of the on die termination 100 because in practice, the influence of the parasitic resistance of the in-chip wiring is large.

도 2는 종래의 풀업 캘리브레이션 회로의 배선 레이아웃이다. 일반적으로 비교기(101)의 위치가 제 1 풀업구동 저항부(PU1)와 가깝고 ZQ 패드(110)와 멀기 때문에 비교기(101)의 입력으로 연결되는 배선이 제 1 풀업구동 저항부(PU1)에서 분기되어 나오게 된다. 2 is a wiring layout of a conventional pull-up calibration circuit. In general, since the position of the comparator 101 is close to the first pull-up driving resistor unit PU1 and is far from the ZQ pad 110, the wiring connected to the input of the comparator 101 branches from the first pull-up driving resistor unit PU1. Will come out.

이러한 경우, 도 3에 도시된 바와 같이 풀업 캘리브레이션 회로의 분기점(P1)에서 ZQ 패드(110) 사이 메탈 배선으로 인한 기생저항(R2)이 발생하게 되고, 제 1 풀업구동 저항부(PU1)와 분기점(P1)은 거의 붙어있기 때문에 기생저항을 무시할 수 있다. 이 경우, 제 1 풀업구동 저항부(PU1)의 저항값이 외부기준저항(120)의 저항값과 기생저항(R2)의 합으로 캘리브레이션 되기 때문에, 목표저항인 외부기준저항(120)에 비해 기생저항(R2) 만큼의 오차가 발생하게 된다.In this case, as shown in FIG. 3, the parasitic resistance R2 due to the metal wiring between the ZQ pads 110 is generated at the branch point P1 of the pull-up calibration circuit, and the first pull-up driving resistor unit PU1 and the branch point are generated. Since (P1) is almost attached, the parasitic resistance can be ignored. In this case, since the resistance value of the first pull-up driving resistor unit PU1 is calibrated by the sum of the resistance value of the external reference resistor 120 and the parasitic resistance R2, the parasitic resistance of the first pull-up driving resistor unit PU1 is compared with that of the target reference resistor 120. As much as the resistance (R2) will occur.

도 4는 풀다운 캘리브레이션 회로의 배선레이아웃이다. 일반적으로, 제 2 풀업구동 저항부(PU2) 및 풀다운 구동 저항부(PD)는 각각 ZQ 패드(130)의 상부 및 하부에 위치하고, 제 2 풀업구동 저항부(PU2)와 풀다운 구동 저항부(PD)를 연결하는 배선 상의 분기점(P2)은 비교기(102)에서 가까운 곳에 형성되기 때문에 분기점(P2)를 기준으로 제 2 풀업구동 저항부(PU2)와 풀다운 구동 저항부(PD)로 연결된 배선이 비대칭 된다. 4 is a wiring layout of the pull-down calibration circuit. In general, the second pull-up driving resistor unit PU2 and the pull-down driving resistor unit PD are respectively positioned on the upper and lower portions of the ZQ pad 130, and the second pull-up driving resistor unit PU2 and the pull-down driving resistor unit PD are respectively. Since the branch point P2 on the wiring connecting the) is formed close to the comparator 102, the wiring connected to the second pull-up driving resistor unit PU2 and the pull-down driving resistor unit PD is asymmetrical based on the branch point P2. do.

이러한 경우, 도 5에 도시된 바와 같이 풀다운 캘리브레이션은 제 2 풀업구동 저항부(PU2)에서 분기점(P2)까지의 배선 저항(R_up)과 분기점(P2)에서 풀다운 구동 저항부(PD)까지의 배선 저항(R_dn)이 서로 다르게 되어 결과적으로 제 2 풀업구동 저항부(PU2)의 저항값과 풀다운 구동 저항부(PD)의 저항값은 저항차(R_up-R_dn)만큼의 오차를 갖게 된다.In this case, as shown in FIG. 5, the pull-down calibration includes wiring resistance R_up from the second pull-up driving resistor unit PU2 to the branch point P2 and wiring from the branch point P2 to the pull-down driving resistor unit PD. Since the resistance R_dn is different from each other, the resistance value of the second pull-up driving resistor unit PU2 and the resistance value of the pull-down driving resistor unit PD have an error equal to the resistance difference R_up-R_dn.

따라서, 종래의 온 다이 터미네이션 회로(100)는 기생저항으로 인하여 임피던스 부정합이 발생함으로써, 데이터의 고속 전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡되는 문제점이 있다. Therefore, the conventional on-die termination circuit 100 has a problem in that impedance mismatch occurs due to parasitic resistance, making it difficult to transmit data at high speed and distorting output data output from the data output terminal of the semiconductor device.

본 발명은 반도체 장치의 출력 임피던스 조절회로의 메탈배선에서 발생하는 기생저항으로 인한 오류를 방지함으로써, 출력 임피던스 캘리브레이션을 개선하고, 데이터의 고속 전송을 보장하는 반도체 장치의 출력 임피던스 조절회로의 형성 방법을 제공한다.The present invention provides a method of forming an output impedance control circuit of a semiconductor device that improves output impedance calibration and ensures high-speed data transmission by preventing errors due to parasitic resistance occurring in the metal wiring of the output impedance control circuit of the semiconductor device. to provide.

본 발명의 출력 임피던스 조절회로는 외부기준저항과 제 1 풀업 구동 저항부가 연결된 출력 저항값 테스트용 패드의 전압인 제 1 비교전압과 제 1 기준전압을 비교하여 풀업 이진 코드를 생성하는 풀업 코드 생성부; 상기 풀업 코드 생성부로부터 수신된 상기 풀업 이진코드에 대응하는 저항값을 갖는 제 2 풀업 구동 저항부; 제 2 비교전압과 제 2 기준전압을 비교하는 전압 비교기; 상기 전압 비교기의 전압 비교 결과에 따라 풀다운 이진코드를 생성하는 업다운 카운터; 및 상기 풀다운 이진코드에 따라 저항값이 조절되는 풀다운 구동 저항부를 포함하되, 상기 제 2 비교전압은 상기 제 2 풀업 구동 저항부와 상기 풀다운 구동 저항부를 연결하기 위한 메탈라인의 정중앙에서 독출된 전압인 것을 특징으로 한다.
이중, 상기 풀업 코드 생성부는 상기 풀업 코드 생성부는, 상기 제 1 기준전압과 상기 제 1 비교전압을 비교하는 전압 비교기; 상기 전압 비교기의 결과에 따라 풀업 이진 코드를 생성하는 업다운 카운터; 및 상기 풀업 이진 코드에 따라 저항값이 조절되는 제 1 풀업 구동 저항부;를 더 구비할 수 있다.
그리고, 상기 제 1 풀업 구동 저항부는 병렬 연결된 복수의 MOS 트랜지스터로 구성되고, 상기 풀업 이진 코드에 따라 턴온되는 MOS 트랜지스터의 개수가 결정될 수 있다.
그리고, 상기 풀다운 구동 저항부는 병렬 연결된 복수의 NMOS 트랜지스터로 구성되고, 상기 풀다운 이진 코드에 따라 턴온되는 MOS 트랜지스터의 개수가 결정될 수 있다.
또한, 상기 제 2 비교전압은 상기 제 2 풀업 구동 저항부와 상기 풀다운 구동 저항부가 연결된 노드의 정중앙으로부터 독출된 전압임이 바람직하다.
본 발명의 제 1 및 제 2 풀업 구동 저항부와 풀다운 구동 저항부를 포함하는 출력 임피던스 조절회로의 구동방법은, 상기 제 1 풀업 구동 저항부가 외부기준저항과 동일한 저항값을 갖도록 상기 제 1 풀업 구동 저항부와 외부기준저항 사이에 연결된 패드로부터 제 1 비교전압을 독출하여 제 1 기준전압과 비교하고, 상기 제 1 비교전압을 상기 제 1 기준전압과 동일하게 하기 위한 제 1 코드신호를 생성하는 단계; 상기 제 1 코드신호를 제 2 풀업 구동 저항부에 입력하는 단계; 및 풀다운 구동 저항부가 상기 제 2 풀업 구동 저항부와 동일한 저항값을 갖도록 상기 제 2 풀업 구동 저항부와 상기 풀다운 구동 저항부가 연결된 배선의 정중앙 지점으로부터 제 2 비교전압을 독출하여 제 2 기준전압과 비교하고, 상기 제 2 교전압을 상기 제 2 기준전압과 동일하게 하기 위한 제 2 코드신호를 생성하는 단계;를 포함하는 것을 특징으로 한다.The output impedance control circuit of the present invention includes a pull-up code generator configured to generate a pull-up binary code by comparing a first reference voltage and a first reference voltage, which is a voltage of an output resistance value test pad to which an external reference resistor and a first pull-up driving resistor are connected. ; A second pull-up driving resistor having a resistance value corresponding to the pull-up binary code received from the pull-up code generating unit; A voltage comparator for comparing the second comparison voltage to the second reference voltage; An up-down counter for generating a pull-down binary code according to a voltage comparison result of the voltage comparator; And a pull-down driving resistor having a resistance value adjusted according to the pull-down binary code, wherein the second comparison voltage is a voltage read from the center of a metal line for connecting the second pull-up driving resistor and the pull-down driving resistor. It is characterized by.
The pull-up code generator may include: a voltage comparator configured to compare the first reference voltage and the first comparison voltage; An up-down counter for generating a pull-up binary code according to the result of the voltage comparator; And a first pull-up driving resistor configured to adjust a resistance value according to the pull-up binary code.
The first pull-up driving resistor unit may include a plurality of MOS transistors connected in parallel, and the number of MOS transistors turned on according to the pull-up binary code may be determined.
The pull-down driving resistor unit may include a plurality of NMOS transistors connected in parallel, and the number of MOS transistors turned on according to the pull-down binary code may be determined.
The second comparison voltage may be a voltage read from a positive center of a node to which the second pull-up driving resistor unit and the pull-down driving resistor unit are connected.
In the driving method of the output impedance control circuit including the first and second pull-up driving resistors and pull-down driving resistors of the present invention, the first pull-up driving resistors have the same resistance value as the external reference resistor. Reading a first comparison voltage from a pad connected between a negative terminal and an external reference resistor, comparing the first comparison voltage with a first reference voltage, and generating a first code signal for making the first comparison voltage equal to the first reference voltage; Inputting the first code signal to a second pull-up driving resistor; And comparing a second comparison voltage with a second reference voltage by reading a second comparison voltage from a center point of a wire to which the second pull-up driving resistor and the pull-down driving resistor are connected such that the pull-down driving resistor has the same resistance value as that of the second pull-up driving resistor. And generating a second code signal for equalizing the second alternating voltage with the second reference voltage.

본 발명에 의하면, 기준저항을 목표로 하는 출력 임피던스를 조절하는 출력 임피던스 조절회로에 있어서, 비교전압을 추출하는 분기점의 위치를 조정함으로써, 배선의 기생저항으로 인한 오류를 방지할 수 있다. According to the present invention, in the output impedance adjusting circuit for adjusting the output impedance targeting the reference resistance, the error caused by the parasitic resistance of the wiring can be prevented by adjusting the position of the branch point from which the comparison voltage is extracted.

본 발명은 칩 외부에 장착되는 외부기준저항과 CMOS의 풀업 구동편 임피던스를 동일하게 하고, 또한 상기 풀업 구동편 임피던스와 풀다운 구동편 임피던스가 동일하도록 함으로써, 최종적으로 풀업 구동편 임피던스와 풀다운 구동편 임피던스를 외부기준저항과 동일하도록 하는 방법을 제시한다.According to the present invention, the pull-up driving piece impedance of the CMOS and the external reference resistor mounted on the outside of the chip are the same, and the pull-up driving piece impedance and the pull-down driving piece impedance are the same, so that the pull-up driving piece impedance and the pull-down driving piece impedance are finally obtained. It is proposed to make the same as the external reference resistance.

구체적으로, 도 6을 참조하면, 본 발명의 출력 임피던스 조절장치(200)는 제 1 풀업구동 저항부(PU1), 제 2 풀업구동 저항부(PU2), 풀다운 구동 저항부(PD), 전압 비교기(201, 202), 업다운 카운터(203, 204)를 포함하여 출력 임피던스 캘리브레이션 동작을 수행한다.Specifically, referring to FIG. 6, the output impedance adjusting device 200 of the present invention includes a first pull-up driving resistor unit PU1, a second pull-up driving resistor unit PU2, a pull-down driving resistor unit PD, and a voltage comparator. 201 and 202 and up-down counters 203 and 204 to perform an output impedance calibration operation.

풀업 캘리브레이션 동작을 살펴보면, 전압 비교기(201)는 (-)입력에 제 1 기준전압(통상적으로 전원전압의 반)이 인가되고, (+)입력에 인가되는 제 1 비교전압이 제 1 기준전압보다 크면 비교기 출력은 하이레벨이 되고, 작으면 출력이 로우레벨이 된다. Referring to the pull-up calibration operation, the voltage comparator 201 is applied with a first reference voltage (typically half of the power supply voltage) to the (-) input, and the first comparison voltage applied to the (+) input is greater than the first reference voltage. If large, the comparator output goes high. If small, the output goes low.

이때, (+)입력에 인가되는 전압은 제 1 풀업구동 저항부(PU1)와 외부기준저항(220)의 비율에 의해서 결정된다. 즉, 제 1 풀업구동 저항부(PU1)의 저항이 외부기준저항(220)보다 작으면 전압 비교기(201)의 (+)단자에 입력되는 제 1 비교전압은 제 1 기준전압보다 크게 되고, 비교기(201) 출력은 하이레벨이 된다.At this time, the voltage applied to the positive input is determined by the ratio of the first pull-up driving resistor unit PU1 and the external reference resistor 220. That is, when the resistance of the first pull-up driving resistor unit PU1 is smaller than the external reference resistor 220, the first comparison voltage input to the positive terminal of the voltage comparator 201 is greater than the first reference voltage. The output 201 becomes a high level.

또한, 본 발명의 출력 임피던스 조절회로(200)는 풀업 캘리브레이션 동작에 있어서, 기생저항으로 인한 오류를 줄이기 위하여 제 1 풀업구동 저항부(PU1)와 외부기준저항(220) 사이에 연결된 ZQ 패드(220)에 분기점(P3)을 두고, 분기점(P3)으로부터 분기된 전압이 비교기(201)의 (+)입력에 인가된다. In addition, in the pull-up calibration operation, the output impedance control circuit 200 according to the present invention has a ZQ pad 220 connected between the first pull-up driving resistor unit PU1 and the external reference resistor 220 in order to reduce errors due to parasitic resistance. A branch point P3 is set at), and a voltage branched from the branch point P3 is applied to the (+) input of the comparator 201.

업다운 카운터(203)는 전압 비교기(201)의 출력을 받아서 이진코드 PCODE<0:n-1>를 생성함으로써, 제 1 풀업구동 저항부(PU1)의 병렬로 연결된 저항들을 온/오프하여 저항값을 조정한다. 조정된 제 1 풀업구동 저항부(PU1)의 저항값은 다시 ZQ 패드(210)의 전압에 영향을 주고, 상기한 바와 같은 동작이 반복된다. The up-down counter 203 receives the output of the voltage comparator 201 and generates a binary code PCODE <0: n-1>, thereby turning on / off the resistors connected in parallel with the first pull-up driving resistor unit PU1 to obtain a resistance value. Adjust it. The adjusted resistance value of the first pull-up driving resistor unit PU1 affects the voltage of the ZQ pad 210 again, and the operation as described above is repeated.

즉, 제 1 풀업구동 저항부(PU1)의 저항값이 외부저항(220)의 저항값과 같아질 때까지 제 1 풀업구동 저항부(PU1)가 캘리브레이션된다.(풀업 캘리브레이션)That is, the first pull-up driving resistor PU1 is calibrated until the resistance of the first pull-up driving resistor PU1 is equal to the resistance of the external resistor 220. (Pull-up calibration)

상술한 풀업 캘리브레이션 과정 중에 생성되는 이진코드 PCODE<0:n-1>는 제 2 풀업구동 저항부(PU2)에 입력되어 제 2 풀업구동 저항부(PU2)의 저항값을 결정한다. 여기서 제 2 풀업구동 저항부(PU2)의 저항값은 이진코드 PCODE<0:n-1>에 의해 결정되기 때문에 제 1 풀업구동 저항부(PU1)의 저항값과 동일하게 되고, 따라서 외부기준저항(220)의 저항값과도 동일하게 된다. The binary code PCODE <0: n-1> generated during the above-described pull-up calibration process is input to the second pull-up driving resistor unit PU2 to determine the resistance value of the second pull-up driving resistor unit PU2. Here, since the resistance value of the second pull-up driving resistor unit PU2 is determined by the binary code PCODE <0: n-1>, the resistance value of the first pull-up driving resistor unit PU1 becomes the same, and therefore, the external reference resistor. It is also the same as the resistance value of 220.

이어서, 풀다운 구동 저항부(PD)의 저항값이 제 2 풀업구동 저항부(PU2)의 저항값과 동일해지도록 풀다운 캘리브레이션이 수행된다. 이러한 과정을 통하여 제 1 풀업구동 저항부(PU1) 및 풀다운 구동 저항부(PU2)의 저항값이 외부기준저항(220)의 저항값에 동일해질 수 있다. Subsequently, pull-down calibration is performed so that the resistance value of the pull-down driving resistor unit PD is equal to the resistance value of the second pull-up driving resistor unit PU2. Through this process, the resistance values of the first pull-up driving resistor unit PU1 and the pull-down driving resistor unit PU2 may be equal to the resistance of the external reference resistor 220.

자세히 설명하자면, 전압 비교기(202)의 (-)입력에는 제 2 기준전압이 인가되고, (+)입력에는 제 2 풀업구동 저항부(PU2)와 풀다운 구동 저항부(PD)가 연결되는 배선의 정중앙으로부터 추출된 제 2 비교전압이 인가된다.In detail, a second reference voltage is applied to the negative input of the voltage comparator 202, and a second pull-up driving resistor PU2 and the pull-down driving resistor PD are connected to the positive input of the voltage comparator 202. The second comparison voltage extracted from the positive center is applied.

이와 같이, 제 2 풀업구동 저항부(PU2)와 풀다운 구동 저항부(PD)가 연결되는 배선의 정중앙으로부터 제 2 비교전압이 분기되는 분기점(P4)을 형성함으로써, 제 2 풀업구동 저항부(PU2)의 저항값과 풀다운 구동 저항부(PD)의 저항값을 동일하게 캘리브레이션함에 있어서 오차를 줄일 수 있다. As such, the second pull-up driving resistor unit PU2 is formed by forming the branch point P4 where the second comparison voltage branches from the center of the wiring where the second pull-up driving resistor unit PU2 and the pull-down driving resistor unit PD are connected. Error in the same calibration between the resistance value of the resistance and the resistance value of the pull-down driving resistor unit PD.

다음, 전압 비교기(202)의 출력값에 따라 업다운 카운터(204)로부터 이진코드 NCODE<0:n-1>가 생성되고, 상기 이진코드 NCODE<0:n-1>에 의해 풀다운 구동 저 항부(PD)의 병렬로 연결된 복수의 저항들이 선택적으로 온/오프되고, 상기한 바와 같은 동작이 풀다운 구동 저항부(PD)의 저항값이 제 2 풀업구동 저항부(PU2)의 저항값과 동일해질 때까지 반복된다.(풀다운 캘리브레이션) Next, a binary code NCODE <0: n-1> is generated from the up-down counter 204 according to the output value of the voltage comparator 202, and the pull-down driving resistance unit PD is generated by the binary code NCODE <0: n-1>. The plurality of resistors connected in parallel are selectively turned on and off, and the above operation is performed until the resistance value of the pull-down driving resistor unit PD is equal to the resistance value of the second pull-up driving resistor unit PU2. Repeated (pull-down calibration)

도 7 및 도 8은 각각 본 발명의 풀업 캘리브레이션 회로의 배선 레이아웃도 및 상기 풀업 캘리브레이션 회로도로서, 이를 참조하면, 전압 비교기(201)의 (+)입력에 인가되는 제 1 비교전압의 분기점(P3)을 ZQ 패드(210)에 형성함으로써, 기준전압이 전원전압의 반일 때 제 1 풀업구동 저항부(PU1)의 저항값과 메탈배선으로 인한 기생저항(R2)의 합이 외부기준저항(220)과 동일한 값을 갖게 된다.7 and 8 are wiring layout diagrams and pull-up calibration circuit diagrams of the pull-up calibration circuit according to the present invention, respectively. Referring to this, the branch point P3 of the first comparison voltage applied to the (+) input of the voltage comparator 201 is shown. Is formed on the ZQ pad 210, when the reference voltage is half of the power supply voltage, the sum of the resistance value of the first pull-up driving resistor unit PU1 and the parasitic resistance R2 due to the metal wiring is equal to the external reference resistor 220. Will have the same value.

따라서, 본 발명의 출력 임피던스 조절회로(200)는 종래의 제 1 풀업구동 저항부(PU1)에 있던 분기점(P1)을 ZQ 패드(210)에 연결된 분기점(P3)에 형성함으로써, 기생저항(R2)으로 인한 캘리브레이션 에러(error)를 방지할 수 있다. Accordingly, the output impedance adjusting circuit 200 of the present invention forms the branch point P1 in the conventional first pull-up driving resistor unit PU1 at the branch point P3 connected to the ZQ pad 210, thereby providing a parasitic resistance R2. The calibration error caused by) can be prevented.

도 9 및 도 10은 각각 풀다운 캘리브레이션 회로의 레이아웃도 및 풀다운 캘리브레이션 회로도로서, 이를 참조하면, 분기점(P4)을 제 2 풀업구동 저항부(PU2) 및 풀다운 구동 저항부(PD)가 연결된 배선(메탈라인)의 정중앙에 형성함으로써, 분기점(P4)으로부터 제 2 풀업구동 저항부(PU2)까지의 배선 저항과 분기점(P4)으로부터 풀다운 구동 저항부(PD)까지의 배선 저항은 대칭된다. 9 and 10 are layout diagrams and pull-down calibration circuit diagrams of the pull-down calibration circuit, respectively. Referring to this, the branch point P4 is connected to the second pull-up driving resistor PU2 and the pull-down driving resistor PD. By forming in the center of the line), the wiring resistance from the branch point P4 to the second pull-up driving resistor unit PU2 and the wiring resistance from the branch point P4 to the pull-down driving resistor unit PD are symmetrical.

따라서, 본 발명의 출력 임피던스 조절회로(200)는 종래의 제 2 풀업구동 저항부(PU2)에 있던 분기점(P2)을 제 2 풀업구동 저항부(PU2) 및 풀다운 구동 저항부(PD)가 연결된 배선(메탈라인)의 중간에서 전압이 분기되는 분기점(P4)에 형성함으로써, 분기(P4)에서 제 2 풀업구동 저항부(PU2)까지의 배선 저항과 분기점(P4)에서 풀다운 구동 저항부(PD)까지의 배선 저항이 동일해지기 때문에, 풀다운 캘리브레이션을 통해서 제 2 풀업구동 저항부(PU2)의 저항값(R_up)과 풀다운 구동 저항부(PD)의 저항값(R_dn)을 동일하게 하는데 오차를 방지할 수 있다.Therefore, the output impedance control circuit 200 of the present invention is connected to the second pull-up driving resistor PU2 and the pull-down driving resistor PD by connecting the branch point P2 of the conventional second pull-up driving resistor PU2. By forming at the branch point P4 where the voltage branches in the middle of the wiring (metal line), the wiring resistance from the branch P4 to the second pull-up driving resistor unit PU2 and the pull-down driving resistor unit PD at the branch point P4. Since the wiring resistance up to) becomes the same, an error is caused by equalizing the resistance value R_up of the second pull-up driving resistor portion PU2 and the resistance value R_dn of the pull-down driving resistor portion PD through pull-down calibration. It can prevent.

즉, 종래의 풀다운 캘리브레이션 회로(도 5참조)에서 제 2 풀업구동 저항부(PU2)에서 분기점(P2)까지 배선 저항(R_up)과 분기점(P2)에서 풀다운 구동 저항부(PD)까지의 배선 저항(R_dn)이 서로 다르기 때문에 제 2 풀업구동 저항부(PU2)의 저항값과 풀다운 구동 저항부(PD)의 저항값 간에 발생된 (R_up-R_dn)만큼의 오차를 방지함으로써, 제 2 풀업구동 저항부(PU2)의 저항값과 풀다운 구동 저항부(PD)의 저항값을 동일하게 할 수 있다. That is, in the conventional pull-down calibration circuit (refer to FIG. 5), the wiring resistance R_up from the second pull-up driving resistor unit PU2 to the branch point P2 and the wiring resistance from the branch point P2 to the pull-down driving resistor unit PD. Since (R_dn) is different from each other, the second pull-up driving resistor is prevented by an error of (R_up-R_dn) generated between the resistance value of the second pull-up driving resistor unit PU2 and the resistance value of the pull-down driving resistor unit PD. The resistance value of the part PU2 and the resistance value of the pull-down driving resistor part PD can be made the same.

도 1은 일반적인 출력 임피던스 조절회로의 블럭도.1 is a block diagram of a general output impedance control circuit.

도 2는 도 1에 도시된 출력 임피던스 조절회로의 일부 레이아웃도.FIG. 2 is a partial layout diagram of the output impedance control circuit shown in FIG. 1. FIG.

도 3은 도 2의 등가회로도.3 is an equivalent circuit diagram of FIG. 2.

도 4는 도 1에 도시된 출력 임피던스 조절회로의 일부 레이아웃도.4 is a partial layout view of the output impedance control circuit shown in FIG.

도 5는 도 4의 등가회로도.5 is an equivalent circuit diagram of FIG. 4.

도 6은 본 발명의 출력 임피던스 조절회로의 블럭도.6 is a block diagram of an output impedance adjusting circuit of the present invention.

도 7은 도 6에 도시된 출력 임피던스 조절회로의 일부 레이아웃도.FIG. 7 is a partial layout view of the output impedance adjusting circuit shown in FIG. 6. FIG.

도 8은 도 7의 등가회로도.8 is an equivalent circuit diagram of FIG. 7.

도 9는 도 6에 도시된 출력 임피던스 조절회로의 일부 레이아웃도.9 is a partial layout diagram of an output impedance control circuit shown in FIG. 6;

도 10은 도 9의 등가회로도.10 is an equivalent circuit diagram of FIG. 9.

Claims (7)

외부기준저항과 제 1 풀업 구동 저항부가 연결된 출력 저항값 테스트용 패드의 전압인 제 1 비교전압과 제 1 기준전압을 비교하여 풀업 이진 코드를 생성하는 풀업 코드 생성부;A pull-up code generator configured to generate a pull-up binary code by comparing a first reference voltage and a first reference voltage, which is a voltage of an output resistance value test pad connected to an external reference resistor and a first pull-up driving resistor; 상기 풀업 코드 생성부로부터 수신된 상기 풀업 이진코드에 대응하는 저항값을 갖는 제 2 풀업 구동 저항부;A second pull-up driving resistor having a resistance value corresponding to the pull-up binary code received from the pull-up code generating unit; 제 2 비교전압과 제 2 기준전압을 비교하는 전압 비교기;A voltage comparator for comparing the second comparison voltage to the second reference voltage; 상기 전압 비교기의 전압 비교 결과에 따라 풀다운 이진코드를 생성하는 업다운 카운터; 및An up-down counter for generating a pull-down binary code according to a voltage comparison result of the voltage comparator; And 상기 풀다운 이진코드에 따라 저항값이 조절되는 풀다운 구동 저항부Pull-down driving resistor unit that adjusts the resistance value according to the pull-down binary code 를 포함하되, 상기 제 2 비교전압은 상기 제 2 풀업 구동 저항부와 상기 풀다운 구동 저항부를 연결하기 위한 메탈라인의 정중앙에서 독출된 전압인 출력 임피던스 조절회로.2. The output impedance control circuit of claim 2, wherein the second comparison voltage is a voltage read at the center of a metal line for connecting the second pull-up driving resistor to the pull-down driving resistor. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 풀업 코드 생성부는The pull-up code generator 상기 제 1 기준전압과 상기 제 1 비교전압을 비교하는 전압 비교기;A voltage comparator comparing the first reference voltage and the first comparison voltage; 상기 전압 비교기의 결과에 따라 풀업 이진코드를 생성하는 업다운 카운터; 및An up-down counter for generating a pull-up binary code according to the result of the voltage comparator; And 상기 풀업 이진코드에 따라 저항값이 조절되는 제 1 풀업 구동 저항부;A first pull-up driving resistor to adjust a resistance value according to the pull-up binary code; 를 더 구비하는 출력 임피던스 조절회로. Output impedance control circuit further comprising. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 2 항에 있어서,The method of claim 2, 상기 제 1 풀업 구동 저항부는 The first pull-up driving resistor unit 병렬 연결된 복수의 MOS 트랜지스터로 구성되고, 상기 풀업 이진 코드에 따라 턴온되는 MOS 트랜지스터의 개수가 결정되는 출력 임피던스 조절회로. And an output impedance adjusting circuit comprising a plurality of MOS transistors connected in parallel and determining the number of MOS transistors turned on according to the pull-up binary code. 삭제delete 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서,The method of claim 1, 상기 풀다운 구동 저항부는The pull-down driving resistor unit 병렬 연결된 복수의 NMOS 트랜지스터로 구성되고, 상기 풀다운 이진 코드에 따라 턴온되는 MOS 트랜지스터의 개수가 결정되는 출력 임피던스 조절회로.An output impedance control circuit comprising a plurality of NMOS transistors connected in parallel and determining the number of MOS transistors turned on according to the pull-down binary code. 삭제delete 제 1 및 제 2 풀업 구동 저항부와 풀다운 구동 저항부를 포함하는 출력 임피던스 조절회로의 구동방법에 있어서,In the driving method of the output impedance control circuit comprising a first and second pull-up driving resistor and a pull-down driving resistor, 상기 제 1 풀업 구동 저항부가 외부기준저항과 동일한 저항값을 갖도록 상기 제 1 풀업 구동 저항부와 외부기준저항 사이에 연결된 패드로부터 제 1 비교전압을 독출하여 제 1 기준전압과 비교하고, 상기 제 1 비교전압을 상기 제 1 기준전압과 동일하게 하기 위한 제 1 코드신호를 생성하는 단계;The first pull-up driving resistor unit reads a first comparison voltage from a pad connected between the first pull-up driving resistor unit and an external reference resistor to have the same resistance value as an external reference resistor, and compares the first reference voltage with the first reference voltage. Generating a first code signal for making a comparison voltage equal to the first reference voltage; 상기 제 1 코드신호를 제 2 풀업 구동 저항부에 입력하는 단계; 및Inputting the first code signal to a second pull-up driving resistor; And 풀다운 구동 저항부가 상기 제 2 풀업 구동 저항부와 동일한 저항값을 갖도록 상기 제 2 풀업 구동 저항부와 상기 풀다운 구동 저항부가 연결된 배선의 정중앙 지점으로부터 제 2 비교전압을 독출하여 제 2 기준전압과 비교하고, 상기 제 2 교전압을 상기 제 2 기준전압과 동일하게 하기 위한 제 2 코드신호를 생성하는 단계;The second comparison voltage is read out from the center point of the wire to which the second pull-up driving resistor and the pull-down driving resistor are connected so as to have the same resistance value as that of the second pull-up driving resistor, and compared with the second reference voltage. Generating a second code signal to make the second alternating voltage equal to the second reference voltage; 를 포함하는 것을 특징으로 하는 출력 임피던스 조절회로의 구동방법. Method of driving an output impedance control circuit comprising a.
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