KR101053509B1 - Fuse Circuit of Semiconductor Memory Device - Google Patents

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Abstract

본 발명은 병렬로 연결된 복수개의 퓨즈를 구비하며 상기 복수개의 퓨즈에는 더미 퓨즈가 포함된 퓨즈 블럭, 및 상기 더미 퓨즈의 상부를 지나는 신호 라우팅 배선을 포함한다.The present invention includes a plurality of fuses connected in parallel, the plurality of fuses include a fuse block including a dummy fuse, and a signal routing line passing through an upper portion of the dummy fuse.

퓨즈, 신호 라우팅 배선 Fuses, Signal Routing Wiring

Description

반도체 메모리 장치의 퓨즈 회로{Fuse Circuit of Semiconductor Memory Apparatus}Fuse circuit of semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 퓨즈 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to fuse circuits.

종래 기술에 따른 반도체 메모리 장치의 퓨즈 회로는 도 1에 도시된 바와 같이, 퓨즈부(10), 및 트랜지스터부(20)를 포함한다. 이때, 상기 퓨즈부(10)는 복수개의 퓨즈, 상기 트랜지스터부(20)는 상기 퓨즈부(10)의 퓨즈 개수와 동일한 개수의 트랜지스터를 포함하나, 설명의 편의상 10개의 퓨즈와 10개의 트랜지스터만을 도시하여 설명한다.The fuse circuit of the semiconductor memory device according to the related art includes a fuse unit 10 and a transistor unit 20, as shown in FIG. 1. In this case, the fuse unit 10 includes a plurality of fuses, and the transistor unit 20 includes the same number of transistors as the number of fuses of the fuse unit 10, but only 10 fuses and 10 transistors are shown for convenience of description. Will be explained.

상기 퓨즈부(10)는 병렬로 연결된 제 1 내지 제 10 퓨즈(F1~F10)를 포함한다. 상기 제 1 내지 제 10 퓨즈(F1~F10) 각각의 일단은 하나의 노드에 공통 연결되고 각각의 타단은 상기 트랜지스터부(20)에 연결된다. 이때, 상기 제 1 내지 제 10 퓨즈(F1~F10)의 일단들이 공통 연결된 노드는 퓨즈 회로(11)의 인에이블 신호(en)가 입력되면 외부 전압(VDD)을 인가 받도록 트랜지스터(P1)를 구비할 수 있다. The fuse part 10 includes first to tenth fuses F1 to F10 connected in parallel. One end of each of the first to tenth fuses F1 to F10 is commonly connected to one node, and the other end thereof is connected to the transistor unit 20. In this case, a node P1 connected to one end of the first to tenth fuses F1 to F10 is provided with a transistor P1 to receive an external voltage VDD when an enable signal en of the fuse circuit 11 is input. can do.

상기 트랜지스터부(20)는 제 1 내지 제 10 트랜지스터(tr1~tr10)를 포함한 다. 상기 제 1 내지 제 10 트랜지스터(tr1~tr10) 각각의 게이트에 제 1 내지 제 10 퓨즈 제어 신호(X<0:9>) 중 해당하는 하나의 퓨즈 제어 신호가 입력되고, 각각의 드레인은 해당하는 하나의 퓨즈의 타단에 연결되며, 각각의 소오스는 접지단(VSS)에 연결된다. The transistor unit 20 includes first to tenth transistors tr1 to tr10. A fuse control signal corresponding to one of the first to tenth fuse control signals X <0: 9> is input to a gate of each of the first to tenth transistors tr1 to tr10, and each drain corresponds to a corresponding gate. It is connected to the other end of one fuse, each source is connected to the ground terminal (VSS).

상기 퓨즈부(10)의 각 퓨즈(F1~F10)들의 커팅 여하에 따라 또는 상기 제 1 내지 제 10 퓨즈 제어 신호(X<0:9>)의 인에이블 여부에 따라 결정된 출력 신호(out)의 레벨을 유지하도록 도 1에 도시된 바와 같이 인버터(IV1~IV3)를 3개 구비하여 래치 동작을 수행하게 할 수 있다.The output signal out determined according to whether the fuses F1 to F10 of the fuse unit 10 are cut or whether the first to tenth fuse control signals X <0: 9> are enabled. As shown in FIG. 1, three inverters IV1 to IV3 may be provided to maintain the level to perform a latch operation.

종래 퓨즈 회로(11)를 반도체 메모리 장치에 적용하면 도 2에 도시된 바와 같을 수 있다. When the conventional fuse circuit 11 is applied to a semiconductor memory device, it may be as shown in FIG. 2.

제 1 회로 블럭(12)과 제 2 회로 블럭(13)사이에 퓨즈 회로(11)가 존재할 경우, 상기 제 1 회로 블럭(12)과 상기 제 2 회로 블럭(13)을 연결하는 신호 라우팅(routing) 배선은 상기 퓨즈 회로(11)를 우회하여 배치될 수 밖에 없다. 이는 퓨즈와 동일 평면상에 생성되는 신호 라우팅 배선 때문이다. When the fuse circuit 11 is present between the first circuit block 12 and the second circuit block 13, signal routing connecting the first circuit block 12 and the second circuit block 13 is performed. The wiring must be arranged to bypass the fuse circuit 11. This is due to the signal routing wiring generated on the same plane as the fuse.

결국, 퓨즈 회로(11)를 우회하는 신호 라우팅 배선은 길이가 길어지고 신호 라우팅 배선에 의하여 전달되는 신호는 잡음이 발생한다. 또한 길어진 신호 라우팅 배선으로 인하여 반도체 메모리 장치의 사이즈(size)가 증가할 수 있다.As a result, the signal routing line bypassing the fuse circuit 11 is long and the signal transmitted by the signal routing line is noisy. In addition, the size of the semiconductor memory device may increase due to the longer signal routing lines.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 신호 라우팅 배선이 최단 거리로 배치할 수 있는 반도체 메모리 장치의 퓨즈 회로를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object thereof is to provide a fuse circuit of a semiconductor memory device in which signal routing lines can be arranged at the shortest distance.

본 발명의 실시예에 따른 반도체 메모리 장치의 퓨즈 회로는 병렬로 연결된 복수개의 퓨즈를 구비하며 상기 복수개의 퓨즈에는 더미 퓨즈가 포함된 퓨즈 블럭, 및 상기 더미 퓨즈의 상부를 지나는 신호 라우팅 배선을 포함한다.A fuse circuit of a semiconductor memory device according to an embodiment of the present invention includes a plurality of fuses connected in parallel, the plurality of fuses including a fuse block including a dummy fuse, and a signal routing line passing through an upper portion of the dummy fuse. .

본 발명에 따른 반도체 메모리 장치의 퓨즈 회로는 신호 라우팅 배선이 최단 거리로 배치될 수 있도록 함으로써 신호 라우팅 배선에 의하여 전달되는 신호의 잡음을 최대한 줄이고 반도체 메모리 장치의 사이즈(size)를 줄이는 효과가 있다.The fuse circuit of the semiconductor memory device according to the present invention has the effect of reducing the noise of the signal transmitted by the signal routing line as much as possible and by reducing the size of the semiconductor memory device by allowing the signal routing line to be arranged at the shortest distance.

본 발명의 실시예에 따른 반도체 메모리 장치의 퓨즈 회로(101)는 도 3에 도시된 바와 같이, 퓨즈 블럭(100), 및 트랜지스터 블럭(200)을 포함한다. The fuse circuit 101 of the semiconductor memory device according to the embodiment of the present invention includes a fuse block 100 and a transistor block 200 as shown in FIG. 3.

상기 퓨즈 블럭(100)은 제 1 내지 제 10 퓨즈(F11~F20), 및 더미 퓨즈(F_dummy)를 포함한다. 상기 제 1 내지 제 10 퓨즈(F11~F20) 각각의 일단은 하나의 노드에 공통 연결된다. 상기 더미 퓨즈(F_dummy)는 일단과 타단이 모두 접지단(VSS)과 연결된다.The fuse block 100 includes first to tenth fuses F11 to F20 and a dummy fuse F_dummy. One end of each of the first to tenth fuses F11 to F20 is commonly connected to one node. One end and the other end of the dummy fuse F_dummy is connected to the ground terminal VSS.

상기 트랜지스터 블럭(200)은 제 1 내지 제 10 트랜지스터(tr11~tr20)를 포함한다. 상기 제 1 트랜지스터(tr11)는 게이트에 제 1 퓨즈 제어 신호(X<0>)를 입력 받고 드레인에 상기 제 1 퓨즈(F11)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 2 트랜지스터(tr12)는 게이트에 제 2 퓨즈 제어 신호(X<1>)를 입력 받고 드레인에 상기 제 2 퓨즈(F12)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 3 트랜지스터(tr13)는 게이트에 제 3 퓨즈 제어 신호(X<2>)를 입력 받고 드레인에 상기 제 3 퓨즈(F13)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 4 트랜지스터(tr14)는 게이트에 제 4 퓨즈 제어 신호(X<3>)를 입력 받고 드레인에 상기 제 4 퓨즈(F14)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 5 트랜지스터(tr15)는 게이트에 제 5 퓨즈 제어 신호(X<4>)를 입력 받고 드레인에 상기 제 5 퓨즈(F15)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 6 트랜지스터(tr16)는 게이트에 제 6 퓨즈 제어 신호(X<5>)를 입력 받고 드레인에 상기 제 6 퓨즈(F16)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 7 트랜지스터(tr17)는 게이트에 제 7 퓨즈 제어 신호(X<6>)를 입력 받고 드레인에 상기 제 7 퓨즈(F17)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 8 트랜지스터(tr18)는 게이트에 제 8 퓨즈 제어 신호(X<7>)를 입력 받고 드레인에 상기 제 8 퓨즈(F18)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 9 트랜지스터(tr19)는 게이트에 제 9 퓨즈 제어 신호(X<8>)를 입력 받고 드레인에 상기 제 9 퓨즈(F19)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. 상기 제 10 트랜지스터(tr20)는 게이트에 제 10 퓨즈 제어 신호(X<9>)를 입력 받고 드레인에 상기 제 10 퓨즈(F20)의 타단이 연결되며 소오스에 접지단(VSS)이 연결된다. The transistor block 200 includes first to tenth transistors tr11 to tr20. The first transistor tr11 receives a first fuse control signal X <0> at a gate, the other end of the first fuse F11 is connected to a drain, and a ground terminal VSS is connected to a source. The second transistor tr12 receives the second fuse control signal X <1> at its gate, the other end of the second fuse F12 is connected to the drain, and the ground terminal VSS is connected to the source. The third transistor tr13 receives a third fuse control signal X <2> at a gate thereof, the other end of the third fuse F13 is connected to a drain thereof, and a ground terminal VSS is connected to a source thereof. The fourth transistor tr14 receives the fourth fuse control signal X <3> at its gate, the other end of the fourth fuse F14 is connected to the drain, and the ground terminal VSS is connected to the source. The fifth transistor tr15 receives the fifth fuse control signal X <4> at its gate, the other end of the fifth fuse F15 is connected to the drain, and the ground terminal VSS is connected to the source. The sixth transistor tr16 receives the sixth fuse control signal X <5> at its gate, the other end of the sixth fuse F16 is connected to a drain, and the ground terminal VSS is connected to a source. The seventh transistor tr17 receives a seventh fuse control signal X <6> at a gate thereof, the other end of the seventh fuse F17 at a drain thereof, and a ground terminal VSS at a source thereof. The eighth transistor tr18 receives an eighth fuse control signal X <7> at a gate, the other end of the eighth fuse F18 is connected to a drain, and a ground terminal VSS is connected to a source. The ninth transistor tr19 receives a ninth fuse control signal X <8> at a gate thereof, the other end of the ninth fuse F19 is connected to a drain thereof, and a ground terminal VSS is connected to a source thereof. The tenth transistor tr20 receives a tenth fuse control signal X <9> at a gate thereof, the other end of the tenth fuse F20 at a drain thereof, and a ground terminal VSS at a source thereof.

이때, 본 발명의 퓨즈 회로(101)는 인에이블 신호(en)가 인에이블되면 상기 제 1 내지 제 10 퓨즈(F11~F20)의 일단에 외부 전압(VDD)을 인가하는 트랜지스터(P11)와 상기 제 1 내지 제 10 퓨즈(F11~F20)의 일단이 연결된 노드의 전위를 유지시켜 출력하는 제 1 내지 제 3 인버터(IV11~IV13)를 추가로 포함한다. 상기 트랜지스터(P11)는 게이트에 상기 인에이블 신호(en)를 입력 받고 소오스에 상기 외부 전압(VDD)을 인가 받으며 드레인에 상기 제 1 내지 제 10 퓨즈(F11~F20)의 일단이 연결된 노드가 연결된다. 상기 제 1 인버터(IV11)는 입력단에 상기 제 1 내지 제 10 퓨즈(F11~F20)의 일단이 연결된 노드가 연결된다. 상기 제 2 인버터(IV12)는 입력단에 상기 제 1 인버터(IV11)의 출력단이 연결되고 출력단에 상기 제 1 인버터(IV11)의 입력단이 연결된다. 상기 제 3 인버터(IV13)는 입력단에 상기 제 1 인버터(IV11)의 출력단이 연결되고 출력단에서 상기 퓨즈 회로(101)의 출력 신호(out)를 출력한다.At this time, the fuse circuit 101 of the present invention and the transistor (P11) for applying the external voltage (VDD) to one end of the first to tenth fuse (F11 ~ F20) when the enable signal (en) is enabled and the The apparatus further includes first to third inverters IV11 to IV13 that maintain and output the potential of the node to which one end of the first to tenth fuses F11 to F20 are connected. The node P11 receives the enable signal en at a gate, receives the external voltage VDD at a source, and connects a node to which one end of the first to tenth fuses F11 to F20 is connected to a drain. do. A node connected to one end of the first to tenth fuses F11 to F20 is connected to an input terminal of the first inverter IV11. In the second inverter IV12, an output terminal of the first inverter IV11 is connected to an input terminal, and an input terminal of the first inverter IV11 is connected to an output terminal. The third inverter IV13 is connected to an output terminal of the first inverter IV11 at an input terminal and outputs an output signal out of the fuse circuit 101 at the output terminal.

이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 퓨즈 회로(101)는 상기 제 1 내지 제 10 퓨즈 제어 신호(X<0:9>)에 응답하여 상기 출력 신호(out)의 레벨을 결정할 수 있고, 상기 제 1 내지 제 10 퓨즈(F11~F20)의 커팅 여하에 따라서도 상기 출력 신호(out)의 레벨을 결정할 수 있다. 하지만 상기 더미 퓨즈(F_dummy)는 커팅하여도 상기 출력 신호(out)의 레벨을 변화시키지 못하므로 커팅하지 않을 뿐만 아니라 항상 커팅하지 않는다.The fuse circuit 101 of the semiconductor memory device according to the present invention configured as described above may determine the level of the output signal out in response to the first to tenth fuse control signals X <0: 9>, The level of the output signal out may be determined depending on whether the first to tenth fuses F11 to F20 are cut. However, since the dummy fuse F_dummy does not change the level of the output signal out even when cutting, not only the cutting but also the cutting does not always take place.

본 발명에 따른 퓨즈 회로(101)를 적용한 반도체 메모리 장치를 도 4에 도시하였다. 제 1 회로 블럭(12)과 제 2 회로 블럭(13) 사이의 신호를 전달하는 신호 라우팅 배선은 퓨즈 회로(101)를 관통하여 상기 제 1 회로 블럭(12)과 상기 제 2 회로 블럭(13)을 연결한다. 즉, 상기 신호 라우팅 배선은 상기 퓨즈 회로(101)의 더미 퓨즈(F_dummy)의 상부를 지나도록 배치된다. 따라서 종래 기술에 따른 퓨즈 회로(11)를 적용한 반도체 메모리 장치와는 달리 본 발명에 따른 퓨즈 회로(101)를 적용한 반도체 메모리 장치는 제 1 회로 블럭(12)과 제 2 회로 블럭(13)을 연결하는 신호 라우팅 배선이 최단 거리로 배치되어, 상기 신호 라우팅 배선이 전달하는 신호의 잡음을 줄일 수 있을 뿐만 아니라 반도체 메모리 장치의 사이즈(size) 감소에도 효과가 있다.4 illustrates a semiconductor memory device employing a fuse circuit 101 according to the present invention. Signal routing wires for transmitting signals between the first circuit block 12 and the second circuit block 13 pass through the fuse circuit 101 to allow the first circuit block 12 and the second circuit block 13 to pass through. Connect That is, the signal routing line is disposed to pass over the dummy fuse F_dummy of the fuse circuit 101. Therefore, unlike the semiconductor memory device using the fuse circuit 11 according to the prior art, the semiconductor memory device using the fuse circuit 101 according to the present invention connects the first circuit block 12 and the second circuit block 13. Since the signal routing lines are arranged at the shortest distance, the noise of the signals transmitted by the signal routing lines can be reduced, and the size of the semiconductor memory device can be reduced.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features, the embodiments described above should be understood as illustrative and not restrictive in all aspects. Should be. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 종래 기술에 따른 퓨즈 회로의 상세 구성도,1 is a detailed configuration diagram of a fuse circuit according to the prior art;

도 2는 종래 퓨즈 회로를 적용한 반도체 메모리 장치의 블럭도,2 is a block diagram of a semiconductor memory device to which a conventional fuse circuit is applied;

도 3은 본 발명의 실시예에 따른 퓨즈 회로의 상세 구성도,3 is a detailed configuration diagram of a fuse circuit according to an embodiment of the present invention;

도 4는 본 발명의 퓨즈 회로를 적용한 반도체 메모리 장치의 블럭도이다.4 is a block diagram of a semiconductor memory device to which the fuse circuit of the present invention is applied.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100: 퓨즈 블럭 200: 트랜지스터 블럭100: fuse block 200: transistor block

Claims (4)

일단에 외부 전압을 인가 받고, 퓨즈 제어 신호에 응답하여 타단이 접지단에 연결되는 복수개의 퓨즈 및 상기 복수개의 퓨즈와 평행하게 위치하며 일단과 타단이 모두 접지단에 연결된 더미 퓨즈를 구비한 퓨즈 블록; 및A fuse block having a plurality of fuses having an external voltage applied at one end thereof and having a second end connected to the ground end in parallel with the plurality of fuses in response to a fuse control signal, and a dummy fuse connected at one end and the other end to the ground end. ; And 상기 더미 퓨즈의 상부에 오버랩(overlap)되도록 배치된 신호 라우팅 배선을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 퓨즈 회로.And a signal routing line arranged to overlap the upper portion of the dummy fuse. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,The method of claim 1, 상기 복수개의 퓨즈 중 상기 더미 퓨즈를 제외한 퓨즈들은 커팅 여부에 따라 커팅되어지나 상기 더미 퓨즈는 항상 커팅되지 않는 것을 특징으로 하는 반도체 메모리 장치의 퓨즈 회로.A fuse circuit of the plurality of fuses except the dummy fuse may be cut depending on whether the fuse is cut, but the dummy fuse is not always cut. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1 항에 있어서,The method of claim 1, 상기 복수개의 퓨즈 중 상기 더미 퓨즈를 제외한 퓨즈들 각각은 일단에 외부 전압을 인가 받고 타단에 트랜지스터와 연결되며, 상기 더미 퓨즈는 일단과 타단이 접지단과 연결된 것을 특징으로 하는 반도체 메모리 장치의 퓨즈 회로.The fuse circuit of the plurality of fuses except for the dummy fuse, each of which is applied with an external voltage at one end thereof is connected to a transistor at the other end, and the dummy fuse has one end and the other end connected to a ground end. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 3 항에 있어서,The method of claim 3, wherein 상기 트랜지스터는The transistor is 게이트에 상기 퓨즈 제어 신호를 입력 받고 드레인에 해당하는 하나의 상기 퓨즈와 연결되며 소오스에 접지단이 연결된 것을 특징으로 하는 반도체 메모리 장치의 퓨즈 회로.The fuse circuit of claim 1, wherein the fuse control signal is input to a gate and is connected to one fuse corresponding to a drain, and a ground terminal is connected to a source.
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