KR101052925B1 - Internal voltage sensing circuit and power-up signal generation circuit using the same - Google Patents

Internal voltage sensing circuit and power-up signal generation circuit using the same Download PDF

Info

Publication number
KR101052925B1
KR101052925B1 KR1020090080738A KR20090080738A KR101052925B1 KR 101052925 B1 KR101052925 B1 KR 101052925B1 KR 1020090080738 A KR1020090080738 A KR 1020090080738A KR 20090080738 A KR20090080738 A KR 20090080738A KR 101052925 B1 KR101052925 B1 KR 101052925B1
Authority
KR
South Korea
Prior art keywords
voltage
internal voltage
node
detection signal
internal
Prior art date
Application number
KR1020090080738A
Other languages
Korean (ko)
Other versions
KR20110023115A (en
Inventor
김재훈
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090080738A priority Critical patent/KR101052925B1/en
Publication of KR20110023115A publication Critical patent/KR20110023115A/en
Application granted granted Critical
Publication of KR101052925B1 publication Critical patent/KR101052925B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory

Abstract

내부전압 감지회로는 내부전압에 응답하여 제1 노드를 구동전압 또는 접지전압으로 구동하는 제1 구동부를 포함하여, 상기 내부전압의 레벨을 감지하여 내부전압감지신호를 생성하는 감지신호생성부; 및 상기 내부전압감지신호에 응답하여 외부전압 또는 내부전압을 상기 구동전압으로 선택적으로 전달하는 구동전압선택부를 포함한다.The internal voltage sensing circuit may include a detection signal generation unit configured to generate an internal voltage detection signal by sensing the level of the internal voltage, including a first driver configured to drive the first node to a driving voltage or a ground voltage in response to the internal voltage; And a driving voltage selector for selectively transferring an external voltage or an internal voltage to the driving voltage in response to the internal voltage sensing signal.

파워업신호, 레벨감지신호 Power-up signal, level detection signal

Description

내부전압감지회로 및 이를 이용한 파워업신호 생성회로{INTERNAL VOLTAGE DETECTION CIRCUIT AND POWER UP SIGNAL GENERATING CIRCUIT USING THE SAME}Internal voltage sensing circuit and power-up signal generation circuit using the same {INTERNAL VOLTAGE DETECTION CIRCUIT AND POWER UP SIGNAL GENERATING CIRCUIT USING THE SAME}

본 발명은 내부전압감지회로 및 이를 이용한 파워업신호 생성회로에 관한 것이다.The present invention relates to an internal voltage detection circuit and a power up signal generation circuit using the same.

반도체 메모리 장치는 외부로부터 외부전압(VDD)과 접지전압(VSS)을 공급받아 내부동작에 필요한 내부전압을 생성하여 사용하고 있다. 메모리 장치의 내부동작에 필요한 내부전압으로는 메모리 코어영역에 공급하는 코어전압(VCORE), 워드라인을 구동하거나 오버드라이빙 시에 사용되는 고전압(VPP), 코어영역의 앤모스트랜지스터의 벌크(bulk)전압으로 공급되는 백바이어스전압(VBB) 등이 있다. The semiconductor memory device receives an external voltage VDD and a ground voltage VSS from an external source and generates and uses an internal voltage for internal operation. Internal voltages required for the internal operation of the memory device include a core voltage (VCORE) supplied to the memory core region, a high voltage (VPP) used when driving word lines or overdriving, and a bulk of an MOS transistor in the core region. And a back bias voltage VBB supplied with a voltage.

반도체 메모리 장치에 공급되는 외부전압(VDD)의 경우 0[V]로부터 시작하여 일정한 기울기로 레벨이 상승하므로, 외부전압(VDD)이 목표레벨까지 상승하기 전에 반도체 메모리 장치의 동작이 개시되는 경우 오동작이 유발된다. 즉, 외부전압(VDD)의 레벨이 낮은 경우 외부전압(VDD)에 의해 생성되는 코어전압(VCORE) 등의 내부전압의 레벨도 목표레벨보다 낮게 생성되어, 이를 공급받아 동작하는 회로에 오동작을 야기시킨다. 따라서, 반도체 메모리 장치에는 외부전압(VDD) 또는 코어전압(VCORE)의 레벨을 감지하여 외부전압(VDD) 또는 코어전압(VCORE)의 레벨이 목표레벨까지 상승하였는지 여부에 관한 정보를 포함하는 파워업신호(Power-up signal)를 생성하는 파워업신호 생성회로가 구비된다. 이와 같은 파워업신호 생성회로에는 외부전압(VDD) 또는 코어전압(VCORE)의 레벨이 목표레벨까지 상승하였는지 여부를 판단하는 전압감지회로가 구비된다.In the case of the external voltage VDD supplied to the semiconductor memory device, the level rises with a constant slope starting from 0 [V], and thus malfunctions when the operation of the semiconductor memory device is started before the external voltage VDD rises to the target level. This is caused. That is, when the level of the external voltage VDD is low, the level of the internal voltage such as the core voltage VCORE generated by the external voltage VDD is also lower than the target level, causing a malfunction in the circuit operated by supplying the voltage. Let's do it. Therefore, the semiconductor memory device senses the level of the external voltage VDD or the core voltage VCORE, and includes a power-up including information on whether the level of the external voltage VDD or the core voltage VCORE has risen to a target level. A power up signal generation circuit for generating a power-up signal is provided. The power-up signal generation circuit includes a voltage sensing circuit that determines whether the level of the external voltage VDD or the core voltage VCORE has risen to a target level.

본 발명은 내부전압이 목표레벨에 도달하였는지 여부에 따라 공급되는 구동전압의 레벨을 조절하여 누설전류를 감지할 수 있도록 한 내부전압감지회로 및 이를 이용한 파워업신호 생성회로를 개시한다.The present invention discloses an internal voltage sensing circuit and a power-up signal generating circuit using the same to adjust a level of a driving voltage supplied according to whether an internal voltage reaches a target level so as to detect a leakage current.

이를 위해 본 발명은 내부전압에 응답하여 제1 노드를 구동전압 또는 접지전압으로 구동하는 제1 구동부를 포함하여, 상기 내부전압의 레벨을 감지하여 내부전압감지신호를 생성하는 감지신호생성부; 및 상기 내부전압감지신호에 응답하여 외부전압 또는 내부전압을 상기 구동전압으로 선택적으로 전달하는 구동전압선택부를 포함하는 내부전압 감지회로를 제공한다.To this end, the present invention includes a detection signal generation unit for generating an internal voltage detection signal by detecting the level of the internal voltage, including a first driver for driving the first node to a driving voltage or a ground voltage in response to the internal voltage; And a driving voltage selector for selectively transferring an external voltage or an internal voltage to the driving voltage in response to the internal voltage sensing signal.

또한, 본 발명은 외부전압의 레벨을 감지하여 외부전압감지신호를 생성하는 외부전압 감지회로; 내부전압의 레벨을 감지하여 내부전압감지신호를 생성하는 내부전압 감지회로; 및 상기 외부전압감지신호 및 상기 내부전압감지신호를 입력받아 파워업신호를 생성하는 신호생성부를 포함하되, 상기 내부전압 감지회로는 상기 내부전압의 레벨에 따라 외부전압 또는 내부전압이 선택적으로 전달되는 구동전압으로 제1 노드를 구동하는 제1 구동부를 포함하는 파워업신호 생성회로를 제공한다.In addition, the present invention is an external voltage detection circuit for generating an external voltage detection signal by detecting the level of the external voltage; An internal voltage sensing circuit configured to sense an internal voltage level and generate an internal voltage detection signal; And a signal generation unit configured to receive the external voltage detection signal and the internal voltage detection signal to generate a power-up signal, wherein the internal voltage detection circuit selectively transfers an external voltage or an internal voltage according to the level of the internal voltage. Provided is a power-up signal generation circuit including a first driver for driving a first node with a driving voltage.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실 시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are merely for illustrating the present invention, and the scope of protection of the present invention is not limited to these embodiments.

도 1은 본 발명의 일실시예에 따른 파워업신호 생성회로의 구성을 도시한 블록도이다.1 is a block diagram showing the configuration of a power-up signal generation circuit according to an embodiment of the present invention.

도 1에 도시된 바와 같이, 본 실시예의 파워업신호 생성회로는 외부전압(VDD)의 레벨을 감지하여 외부전압감지신호(DET_VDD)를 생성하는 외부전압 감지회로(1)와, 내부전압(VCORE)의 레벨을 감지하여 내부전압감지신호(DET_VCORE)를 생성하는 내부전압 감지회로(2)와, 외부전압감지신호(DET_VDD) 및 내부전압감지신호(DET_VCORE)를 입력받아 논리곱 연산을 수행하여 파워업신호(PWRUP)를 생성하는 신호생성부(3)로 구성된다.As shown in FIG. 1, the power-up signal generation circuit of the present embodiment senses the level of the external voltage VDD to generate an external voltage detection signal DET_VDD and an internal voltage VCORE. The internal voltage detection circuit 2 generating the internal voltage detection signal DET_VCORE by detecting the level of the signal) and the external voltage detection signal DET_VDD and the internal voltage detection signal DET_VCORE, and performing a logical multiplication operation. And a signal generator 3 for generating an up signal PWRUP.

외부전압 감지회로(1)는 외부전압(VDD)의 레벨이 기설정된 제1 목표레벨까지 상승하는 경우 하이레벨로 인에이블되는 외부전압감지신호(DET_VDD)를 생성한다. 외부전압감지신호(DET_VDD)는 초기상태에서 로우레벨로 설정되는 것이 바람직하다. The external voltage sensing circuit 1 generates an external voltage sensing signal DET_VDD enabled to a high level when the level of the external voltage VDD rises to a predetermined first target level. The external voltage detection signal DET_VDD is preferably set to a low level in an initial state.

내부전압 감지회로(2)는, 도 2에 도시된 바와 같이, 구동전압(VDR)을 공급받아 내부전압(VCORE)의 레벨을 감지하여 내부전압감지신호(DET_VCORE)를 생성하는 제1 감지신호 생성부(20)와, 내부전압감지신호(DET_VCORE)에 응답하여 외부전압(VDD) 또는 내부전압(VCORE)을 선택적으로 구동전압(VDR)으로 전달하는 제1 구동전압선택부(21)로 구성된다.As illustrated in FIG. 2, the internal voltage detection circuit 2 generates a first detection signal that receives the driving voltage VDR and senses a level of the internal voltage VCORE to generate an internal voltage detection signal DET_VCORE. And a first driving voltage selector 21 for selectively transferring the external voltage VDD or the internal voltage VCORE to the driving voltage VDR in response to the internal voltage detection signal DET_VCORE. .

제1 감지신호 생성부(20)는, 도 3에 도시된 바와 같이, 제1 구동부(200), NMOS 트랜지스터(N21), PMOS 트랜지스터(P21), 제2 구동부(201) 및 버퍼부(202)로 구성된다. 제1 구동부(200)는 구동전압(VDR)과 노드(nd20) 사이에 연결되어 내부전 압(VCORE)에 응답하여 노드(nd20)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P20)와, 노드(nd20)와 접지전압(VSS) 사이에 연결되어 내부전압(VCORE)에 응답하여 노드(nd20)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N20)로 구성된다. NMOS 트랜지스터(N21)는 소스 및 드레인이 접지전압(VSS)에 연결되어 전하유지소자인 커패시터로 동작하여 노드(nd20)의 레벨을 유지한다. PMOS 트랜지스터(P21)는 외부전압감지신호(DET_VDD)가 디스에이블된 상태에서 노드(nd20)을 외부전압(VDD)으로 구동한다. 제2 구동부(201)는 외부전압(VDD)과 노드(nd21) 사이에 연결되어 노드(nd20)의 신호에 응답하여 노드(nd21)를 풀업구동하는 풀업소자로 동작하는 PMOS 트랜지스터(P22)와, 노드(nd21)와 접지전압(VSS) 사이에 연결되어 노드(nd20)의 신호에 응답하여 노드(nd21)를 풀다운구동하는 풀다운소자로 동작하는 NMOS 트랜지스터(N22)로 구성된다. 버퍼부(202)는 인버터들(IV20, IV21)로 구성되어 노드(nd21)의 신호를 버퍼링하여 내부전압감지신호(DET_VCORE)를 생성한다. 이와 같은 구성의 제1 감지신호 생성부(20)는 내부전압(VCORE)이 기설정된 레벨까지 상승하기 전에는 PMOS 트랜지스터(P20)가 턴온되어 로우레벨의 내부전압감지신호(DET_VCORE)를 생성하고, 내부전압(VCORE)이 기설정된 제2 목표레벨까지 상승한 후에는 NMOS 트랜지스터(20)가 턴온되어 로우레벨의 내부전압감지신호(DET_VCORE)를 생성한다. 여기서, 제2 목표레벨은 실시예에 따라서 제1 목표레벨과 동일레벨 또는 다른레벨로 설정할 수 있다.As illustrated in FIG. 3, the first sensing signal generator 20 may include a first driver 200, an NMOS transistor N21, a PMOS transistor P21, a second driver 201, and a buffer unit 202. It consists of. The first driving unit 200 is connected between the driving voltage VDR and the node nd20 to operate as a pull-up device that pulls up the node nd20 in response to the internal voltage VCORE, and a PMOS transistor P20; The NMOS transistor N20 is connected between the node nd20 and the ground voltage VSS to operate as a pull-down device that pulls down the node nd20 in response to the internal voltage VCORE. The NMOS transistor N21 maintains the level of the node nd20 by connecting a source and a drain to the ground voltage VSS to operate as a capacitor which is a charge holding device. The PMOS transistor P21 drives the node nd20 to the external voltage VDD while the external voltage detection signal DET_VDD is disabled. The second driver 201 is connected between the external voltage VDD and the node nd21 to operate as a pull-up device that pulls up the node nd21 in response to a signal from the node nd20, and a PMOS transistor P22; The NMOS transistor N22 is connected between the node nd21 and the ground voltage VSS to operate as a pull-down device that pulls down the node nd21 in response to the signal of the node nd20. The buffer unit 202 is composed of inverters IV20 and IV21 to buffer the signal of the node nd21 to generate the internal voltage detection signal DET_VCORE. The PMOS transistor P20 is turned on to generate a low level internal voltage detection signal DET_VCORE before the internal voltage VCORE rises to a predetermined level. After the voltage VCORE rises to the second predetermined target level, the NMOS transistor 20 is turned on to generate the low level internal voltage detection signal DET_VCORE. Here, the second target level may be set to the same level or a different level than the first target level according to the embodiment.

제1 구동전압선택부(21)는 내부전압감지신호(DET_VCORE)가 로우레벨인 경우 턴온되어 외부전압(VDD)을 구동전압(VDR)으로 전달하는 스위치로 동작하는 PMOS 트 랜지스터(P23)와, 내부전압감지신호(DET_VCORE)가 하이레벨인 경우 턴온되어 내부전압(VCORE)을 구동전압(VDR)으로 전달하는 스위치로 동작하는 PMOS 트랜지스터(P24)로 구성된다. 여기서, 내부전압감지신호(DET_VCORE)는 초기상태에서 로우레벨로 설정되는 것이 바람직하다.The first driving voltage selector 21 is turned on when the internal voltage detection signal DET_VCORE is at a low level, and the PMOS transistor P23 acts as a switch for transferring the external voltage VDD to the driving voltage VDR. When the internal voltage detection signal DET_VCORE is at a high level, the internal voltage detection signal DET_VCORE is turned on and includes a PMOS transistor P24 that operates as a switch for transferring the internal voltage VCORE to the driving voltage VDR. Here, the internal voltage detection signal DET_VCORE is preferably set to a low level in an initial state.

이와 같이 구성된 파워업신호 생성회로의 동작을 구체적으로 살펴보면 다음과 같다.The operation of the power-up signal generation circuit configured as described above will now be described in detail.

반도체 메모리 장치가 동작을 개시하면 외부전압(VDD)의 레벨이 상승하고, 외부전압(VDD)으로부터 생성되는 내부전압(VCORE)의 레벨 또한 상승한다. When the semiconductor memory device starts to operate, the level of the external voltage VDD increases, and the level of the internal voltage VCORE generated from the external voltage VDD also increases.

이때, 외부전압 감지회로(1) 및 내부전압 감지회로(2)는 각각 외부전압(VDD) 및 내부전압(VCORE)의 레벨을 감지하여 외부전압감지신호(DET_VDD) 및 내부전압감지신호(DET_VCORE)를 생성한다. 즉, 외부전압 감지회로(1)는 외부전압(VDD)의 레벨이 제1 목표레벨레벨까지 상승하기 전까지는 로우레벨의 외부전압감지신호(DET_VDD)를 생성하고, 외부전압(VDD)의 레벨이 제1 목표레벨레벨까지 상승한 후에는 하이레벨의 외부전압감지신호(DET_VDD)를 생성한다. 내부전압 감지회로(2)의 내부전압(VCORE)의 레벨을 감지하여 내부전압감지신호(DET_VCORE)를 생성하는 동작을 도 3 및 도 4를 참고하여 설명하면 다음과 같다.At this time, the external voltage sensing circuit 1 and the internal voltage sensing circuit 2 detect the levels of the external voltage VDD and the internal voltage VCORE, respectively, to detect the external voltage sensing signal DET_VDD and the internal voltage sensing signal DET_VCORE. Create That is, the external voltage sensing circuit 1 generates the low level external voltage detection signal DET_VDD until the level of the external voltage VDD rises to the first target level level, and the level of the external voltage VDD is increased. After rising to the first target level level, a high level external voltage detection signal DET_VDD is generated. An operation of generating the internal voltage detection signal DET_VCORE by detecting the level of the internal voltage VCORE of the internal voltage detection circuit 2 will be described with reference to FIGS. 3 and 4 as follows.

우선, 초기상태에서 로우레벨로 설정된 내부전압감지신호(DET_VCORE)에 의해 제1 구동전압선택부(21)의 PMOS 트랜지스터(P23)가 턴온되어 구동전압(VDR)은 외부전압(VDD)과 동일한 레벨로 공급된다. 이와 같은 상태에서 내부전압(VCORE)의 레벨이 제2 목표레벨까지 상승하지 않은 경우 제1 구동부(200)의 PMOS 트랜지스터(P20) 가 턴온되어 노드(nd20)는 구동전압(VDR)에 의해 외부전압(VDD)으로 풀업구동된다. 따라서, 제1 감지신호 생성부(20)에서 생성되는 내부전압감지신호(DET_VCORE)는 로우레벨을 유지한다.First, the PMOS transistor P23 of the first driving voltage selector 21 is turned on by the internal voltage detection signal DET_VCORE set to the low level in the initial state, so that the driving voltage VDR is at the same level as the external voltage VDD. Is supplied. In this state, when the level of the internal voltage VCORE does not rise to the second target level, the PMOS transistor P20 of the first driving unit 200 is turned on so that the node nd20 is driven by an external voltage by the driving voltage VDR. It is pulled up to (VDD). Therefore, the internal voltage detection signal DET_VCORE generated by the first detection signal generator 20 maintains a low level.

이후, 내부전압(VCORE)의 레벨이 제2 목표레벨까지 상승하는 경우 내부전압(VCORE)은 NMOS 트랜지스터(N20)의 문턱전압 이상이 되므로 제1 구동부(200)의 PMOS 트랜지스터(P20)가 턴오프되고, NMOS 트랜지스터(N20)가 턴온되어 노드(nd20)는 접지전압(VSS)으로 풀다운 구동된다. 따라서, 제1 구동전압선택부(21)에서 생성되는 내부전압감지신호(DET_VCORE)는 하이레벨로 천이한다.Subsequently, when the level of the internal voltage VCORE rises to the second target level, the internal voltage VCORE is equal to or greater than the threshold voltage of the NMOS transistor N20, so that the PMOS transistor P20 of the first driver 200 is turned off. The NMOS transistor N20 is turned on and the node nd20 is pulled down to the ground voltage VSS. Therefore, the internal voltage detection signal DET_VCORE generated by the first driving voltage selector 21 transitions to a high level.

내부전압감지신호(DET_VCORE)가 하이레벨로 천이하면 제1 구동전압선택부(21)의 PMOS 트랜지스터(P24)가 턴온되어 구동전압(VDR)은 내부전압(VCORE)과 동일한 레벨로 공급된다. When the internal voltage detection signal DET_VCORE transitions to a high level, the PMOS transistor P24 of the first driving voltage selector 21 is turned on so that the driving voltage VDR is supplied at the same level as the internal voltage VCORE.

이와 같이, 내부전압(VCORE)의 레벨이 제2 목표레벨까지 상승한 이후 구동전압(VDR)을 외부전압(VDD)에서 내부전압(VCORE)으로 전환하는 이유는 제1 구동부(200)에 포함된 PMOS 트랜지스터(P20)의 소스전압으로 계속 외부전압(VDD)을 공급하는 경우에는 PMOS 트랜지스터(P20)의 게이트에 인가되는 내부전압(VCORE)과의 레벨차이가 점점 커져 누설전류가 증가하기 때문이다. 따라서, 본 실시예의 파워업신호 생성회로에서는 내부전압(VCORE)의 레벨이 제2 목표레벨까지 상승한 이후에는 구동전압(VDR)을 외부전압(VDD)에서 내부전압(VCORE)으로 전환하여 PMOS 트랜지스터(P20)를 통해 발생되는 누설전류를 감소시키고 있다.As such, the reason why the driving voltage VDR is changed from the external voltage VDD to the internal voltage VCORE after the level of the internal voltage VCORE rises to the second target level is the PMOS included in the first driver 200. This is because when the external voltage VDD is continuously supplied to the source voltage of the transistor P20, the level difference with the internal voltage VCORE applied to the gate of the PMOS transistor P20 increases gradually and the leakage current increases. Therefore, in the power-up signal generating circuit of the present embodiment, after the level of the internal voltage VCORE rises to the second target level, the driving voltage VDR is changed from the external voltage VDD to the internal voltage VCORE so that the PMOS transistor ( P20) to reduce the leakage current generated.

도 5는 도 1에 도시된 파워업신호 생성회로에 포함된 내부전압감지회로(2)의 다른 실시예에 따른 구성을 도시한 도면이다. FIG. 5 is a diagram illustrating a configuration according to another embodiment of the internal voltage detection circuit 2 included in the power-up signal generation circuit shown in FIG. 1.

도 5에 도시된 바와 같이, 내부전압 감지회로(2)는 구동전압(VDR)을 공급받아 내부전압(VCORE)의 레벨을 감지하여 내부전압감지신호(DET_VCORE)를 생성하는 제2 감지신호 생성부(22)와, 내부전압감지신호(DET_VCORE)를 입력받아 소정구간 지연시키는 지연부(23)와, 지연부(23)의 출력신호에 응답하여 외부전압(VDD) 또는 내부전압(VCORE)을 선택적으로 구동전압(VDR)으로 전달하는 제2 구동전압선택부(24)로 구성된다. 여기서, 제2 감지신호 생성부(22) 및 제2 구동전압선택부(24)의 구성은 앞서, 도 3 및 도 4에 도시된 제1 감지신호 생성부(20) 및 제1 구동전압선택부(21)와 동일한 구성으로 구현할 수 있다. 다만, 본 실시예에 따른 내부전압 감지회로(2)의 구성적 특징은 내부전압감지신호(DET_VCORE)를 소정구간 지연시켜 제2 구동전압선택부(24)에 전달하는 지연부(23)의 구성에 있다. 지연부(23)에 의해 제2 구동전압선택부(24)는 내부전압(VCORE)의 레벨이 제2 목표레벨까지 상승하고 난 후, 지연부(23)의 지연구간만큼 경과되면 구동전압(VDR)을 외부전압(VDD)에서 내부전압(VCORE)으로 전환한다.As illustrated in FIG. 5, the internal voltage sensing circuit 2 receives the driving voltage VDR to detect the level of the internal voltage VCORE to generate an internal voltage sensing signal DET_VCORE to generate an internal voltage sensing signal DET_VCORE. 22, a delay unit 23 for receiving the internal voltage detection signal DET_VCORE and delaying a predetermined period, and an external voltage VDD or an internal voltage VCORE in response to an output signal of the delay unit 23; The second driving voltage selector 24 transmits the driving voltage VDR. Here, the configuration of the second sensing signal generator 22 and the second driving voltage selector 24 may include the first sensing signal generator 20 and the first driving voltage selector illustrated in FIGS. 3 and 4. It can be implemented in the same configuration as (21). However, a structural feature of the internal voltage sensing circuit 2 according to the present embodiment is a configuration of the delay unit 23 for delaying the internal voltage detection signal DET_VCORE by a predetermined period and transferring it to the second driving voltage selector 24. Is in. After the level of the internal voltage VCORE rises to the second target level by the delay unit 23, the second driving voltage selector 24 increases the drive voltage VDR when the delay period of the delay unit 23 has elapsed. ) Is converted from the external voltage VDD to the internal voltage VCORE.

도 1은 본 발명의 일실시예에 따른 파워업신호 생성회로의 구성을 도시한 블록도이다.1 is a block diagram showing the configuration of a power-up signal generation circuit according to an embodiment of the present invention.

도 2는 도 1에 도시된 파워업신호 생성회로에 포함된 내부전압감지회로의 일실시예에 따른 구성을 도시한 블럭도이다.FIG. 2 is a block diagram illustrating a configuration of an internal voltage sensing circuit included in the power up signal generation circuit shown in FIG. 1.

도 3은 도 2에 도시된 내부전압감지회로에 포함된 제1 감지신호생성부의 회로도이다.3 is a circuit diagram of a first sensing signal generation unit included in the internal voltage sensing circuit shown in FIG. 2.

도 4는 도 2에 도시된 내부전압감지회로에 포함된 제1 구동전압선택부의 회로도이다.FIG. 4 is a circuit diagram of the first driving voltage selector included in the internal voltage sensing circuit shown in FIG. 2.

도 5는 도 1에 도시된 파워업신호 생성회로에 포함된 내부전압감지회로의 다른 실시예에 따른 구성을 도시한 블럭도이다.FIG. 5 is a block diagram illustrating a configuration according to another embodiment of an internal voltage detection circuit included in the power up signal generation circuit shown in FIG. 1.

Claims (15)

내부전압에 응답하여 제1 노드를 구동전압 또는 접지전압으로 구동하는 제1 구동부를 포함하여, 상기 내부전압의 레벨을 감지하여 내부전압감지신호를 생성하는 감지신호생성부; 및A detection signal generator configured to generate an internal voltage detection signal by detecting a level of the internal voltage, including a first driver configured to drive the first node to a driving voltage or a ground voltage in response to an internal voltage; And 상기 내부전압감지신호에 응답하여 외부전압 또는 내부전압을 상기 구동전압으로 선택적으로 전달하는 구동전압선택부를 포함하는 내부전압 감지회로.And a driving voltage selector for selectively transferring an external voltage or an internal voltage to the driving voltage in response to the internal voltage sensing signal. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서, 상기 제1 구동부는 The method of claim 1, wherein the first drive unit 상기 구동전압과 상기 제1 노드 사이에 연결되어, 상기 내부전압에 응답하여 상기 제1 노드를 풀업구동하는 풀업소자; 및A pull-up element connected between the driving voltage and the first node to pull-up the first node in response to the internal voltage; And 상기 제1 노드와 상기 접지전압 사이에 연결되어, 상기 내부전압에 응답하여 상기 제1 노드를 풀다운구동하는 풀다운소자를 포함하는 내부전압 감지회로.And a pull-down device connected between the first node and the ground voltage to pull down the first node in response to the internal voltage. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 2 항에 있어서, 상기 내부전압이 목표레벨까지 상승하기 전에는 상기 풀업소자가 상기 제1 노드를 풀업구동하고, 상기 내부전압이 상기 목표레벨까지 상승한 후에는 상기 풀다운소자가 상기 제1 노드를 풀다운구동하는 내부전압 감지회로.3. The pull-down device of claim 2, wherein the pull-up device pulls up the first node before the internal voltage rises to a target level, and the pull-down device pulls down the first node after the internal voltage rises to the target level. Internal voltage sensing circuit for driving. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1 항에 있어서, 상기 감지신호생성부는 The method of claim 1, wherein the detection signal generation unit 상기 제1 노드의 레벨을 일정하게 유지하는 전하저장소자;A charge storage device for maintaining a constant level of the first node; 외부전압이 목표레벨에 도달하는 경우 인에이블되는 외부전압감지신호에 응답하여 상기 제1 노드를 초기화하는 초기화소자;An initialization device configured to initialize the first node in response to an external voltage detection signal enabled when an external voltage reaches a target level; 상기 제1 노드의 신호에 응답하여 제2 노드를 구동하는 제2 구동부를 포함하는 내부전압 감지회로.And a second driver configured to drive a second node in response to a signal of the first node. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서, 상기 구동전압선택부는The method of claim 1, wherein the driving voltage selector 상기 내부전압감지신호에 응답하여 턴온되어 상기 외부전압을 상기 구동전압으로 전달하는 제1 스위치; 및A first switch turned on in response to the internal voltage detection signal to transfer the external voltage to the driving voltage; And 상기 내부전압감지신호에 응답하여 턴온되어 상기 내부전압을 상기 구동전압으로 전달하는 제2 스위치를 포함하는 내부전압 감지회로.And a second switch turned on in response to the internal voltage detection signal to transfer the internal voltage to the driving voltage. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1 항에 있어서, 상기 내부전압감지신호를 소정 구간만큼 지연시켜 상기 구동전압선택부에 전달하는 지연부를 더 포함하는 내부전압 감지회로.The internal voltage detection circuit of claim 1, further comprising a delay unit delaying the internal voltage detection signal by a predetermined period and transferring the internal voltage detection signal to the driving voltage selection unit. 외부전압의 레벨을 감지하여 외부전압감지신호를 생성하는 외부전압 감지회로; An external voltage sensing circuit configured to generate an external voltage sensing signal by sensing an external voltage level; 내부전압의 레벨을 감지하여 내부전압감지신호를 생성하는 내부전압 감지회로; 및An internal voltage sensing circuit configured to sense an internal voltage level and generate an internal voltage detection signal; And 상기 외부전압감지신호 및 상기 내부전압감지신호를 입력받아 파워업신호를 생성하는 신호생성부를 포함하되,A signal generator configured to receive the external voltage detection signal and the internal voltage detection signal and generate a power-up signal; 상기 내부전압 감지회로는 상기 내부전압의 레벨에 따라 외부전압 또는 내부전압이 선택적으로 전달되는 구동전압으로 제1 노드를 구동하는 제1 구동부를 포함하는 파워업신호 생성회로.The internal voltage sensing circuit may include a first driver configured to drive the first node with a driving voltage through which an external voltage or an internal voltage is selectively transmitted according to the level of the internal voltage. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 7 항에 있어서, 상기 외부전압 감지회로는 상기 외부전압의 레벨이 목표레벨까지 상승하는 경우 인에이블되는 외부전압감지신호를 생성하는 파워업신호 생성회로.8. The power up signal generation circuit of claim 7, wherein the external voltage sensing circuit generates an external voltage sensing signal that is enabled when the level of the external voltage rises to a target level. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 7 항에 있어서, 상기 내부전압 감지회로는The method of claim 7, wherein the internal voltage detection circuit 상기 제1 구동부를 포함하고, 상기 내부전압의 레벨이 목표레벨까지 상승하는 경우 인에이블되는 상기 내부전압감지신호를 생성하는 감지신호생성부; 및A detection signal generator including the first driver and generating the internal voltage detection signal enabled when the level of the internal voltage rises to a target level; And 상기 내부전압감지신호에 응답하여 외부전압 또는 내부전압을 상기 구동전압 으로 선택적으로 전달하는 구동전압선택부를 포함하는 파워업신호 생성회로.And a driving voltage selector for selectively transferring an external voltage or an internal voltage to the driving voltage in response to the internal voltage sensing signal. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 9 항에 있어서, 상기 제1 구동부는 The method of claim 9, wherein the first drive unit 상기 구동전압과 상기 제1 노드 사이에 연결되어, 상기 내부전압에 응답하여 상기 제1 노드를 풀업구동하는 풀업소자; 및A pull-up element connected between the driving voltage and the first node to pull-up the first node in response to the internal voltage; And 상기 제1 노드와 접지전압 사이에 연결되어, 상기 내부전압에 응답하여 상기 제1 노드를 풀다운구동하는 풀다운소자를 포함하는 파워업신호 생성회로.And a pull-down element connected between the first node and a ground voltage to pull down the first node in response to the internal voltage. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 10 항에 있어서, 상기 내부전압이 목표레벨에 도달하기 전에는 상기 풀업소자가 상기 제1 노드를 풀업구동하고, 상기 내부전압이 상기 목표레벨에 도달한 후에는 상기 풀다운소자가 상기 제1 노드를 풀다운구동하는 파워업신호 생성회로.11. The method of claim 10, wherein the pull-up device pulls up the first node before the internal voltage reaches a target level, and the pull-down device is configured to pull the first node after the internal voltage reaches the target level. A pull-up power up signal generation circuit. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제 9 항에 있어서, 상기 감지신호생성부는 The method of claim 9, wherein the detection signal generation unit 상기 제1 노드의 레벨을 일정하게 유지하는 전하저장소자;A charge storage device for maintaining a constant level of the first node; 상기 외부전압감지신호에 응답하여 상기 제1 노드를 초기화하는 초기화소자;An initialization element for initializing the first node in response to the external voltage detection signal; 상기 제1 노드의 신호에 응답하여 제2 노드를 구동하는 제2 구동부를 포함하는 파워업신호 생성회로.And a second driver configured to drive a second node in response to the signal of the first node. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제 9 항에 있어서, 상기 구동전압선택부는The method of claim 9, wherein the driving voltage selector 상기 내부전압감지신호에 응답하여 턴온되어 상기 외부전압을 상기 구동전압으로 전달하는 제1 스위치; 및A first switch turned on in response to the internal voltage detection signal to transfer the external voltage to the driving voltage; And 상기 내부전압감지신호에 응답하여 턴온되어 상기 내부전압을 상기 구동전압으로 전달하는 제2 스위치를 포함하는 파워업신호 생성회로.And a second switch turned on in response to the internal voltage detection signal to transfer the internal voltage to the driving voltage. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제 9 항에 있어서, 상기 내부전압감지신호를 소정 구간만큼 지연시켜 상기 구동전압선택부에 전달하는 지연부를 더 포함하는 파워업신호 생성회로.10. The power up signal generation circuit of claim 9, further comprising a delay unit delaying the internal voltage detection signal by a predetermined period and transferring the internal voltage detection signal to the driving voltage selection unit. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제 7 항에 있어서, 상기 신호생성부는 상기 외부전압감지신호 및 상기 내부전압감지신호가 모두 인에이블되는 경우 인에이블되는 파워업신호를 생성하는 파워업신호 생성회로.The power up signal generation circuit of claim 7, wherein the signal generation unit generates a power up signal that is enabled when both the external voltage detection signal and the internal voltage detection signal are enabled.
KR1020090080738A 2009-08-28 2009-08-28 Internal voltage sensing circuit and power-up signal generation circuit using the same KR101052925B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090080738A KR101052925B1 (en) 2009-08-28 2009-08-28 Internal voltage sensing circuit and power-up signal generation circuit using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090080738A KR101052925B1 (en) 2009-08-28 2009-08-28 Internal voltage sensing circuit and power-up signal generation circuit using the same

Publications (2)

Publication Number Publication Date
KR20110023115A KR20110023115A (en) 2011-03-08
KR101052925B1 true KR101052925B1 (en) 2011-07-29

Family

ID=43931273

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090080738A KR101052925B1 (en) 2009-08-28 2009-08-28 Internal voltage sensing circuit and power-up signal generation circuit using the same

Country Status (1)

Country Link
KR (1) KR101052925B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120115852A (en) 2011-04-11 2012-10-19 에스케이하이닉스 주식회사 Power-up generation circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080103361A (en) * 2007-05-23 2008-11-27 주식회사 하이닉스반도체 Internal voltage driving circuit and semiconductor device using the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080103361A (en) * 2007-05-23 2008-11-27 주식회사 하이닉스반도체 Internal voltage driving circuit and semiconductor device using the same

Also Published As

Publication number Publication date
KR20110023115A (en) 2011-03-08

Similar Documents

Publication Publication Date Title
JP2003203479A (en) Power-up signal generator for semiconductor memory device
US20030214329A1 (en) Power-up signal generator in semiconductor device
KR100961210B1 (en) Control signal generation circuit and sense amplifier circuit using the same
US6356501B2 (en) Apparatus for generating high voltage signal
KR0183467B1 (en) Semiconductor storage device requiring short time for program voltage to rise
JP3735824B2 (en) Semiconductor memory device having a booster circuit
KR101020294B1 (en) Internal voltage generation circuit
KR20180047208A (en) Power control device and semiconductor memory device including the same
KR101052925B1 (en) Internal voltage sensing circuit and power-up signal generation circuit using the same
JP4808988B2 (en) High voltage generation circuit that maintains charge pumping efficiency
KR101047001B1 (en) Drive control circuit and internal voltage generation circuit
KR100909637B1 (en) Vpp pumping circuit and vpp pumping method using the same
KR101020297B1 (en) Wordline driving circuit
US20080225610A1 (en) Write driver of semiconductor memory device and driving method thereof
US8390368B2 (en) Internal voltage generating circuit
US7576589B2 (en) Boost voltage generating circuit including additional pump circuit and boost voltage generating method thereof
KR20130080732A (en) Power up signal generation circuit
KR102248931B1 (en) Semiconductor system
KR100585144B1 (en) High voltage generation circuit for preserving charge pumping efficiency
US20090039948A1 (en) Charge pump circuit and charge pumping method thereof
KR20140002864A (en) Semiconductor memory apparatus
KR100818097B1 (en) A voltage generator
KR101145315B1 (en) Internal voltage generation circuit
KR100961206B1 (en) Sense amplifier circuit
KR100794991B1 (en) Circuit for Controlling Initial Voltage in Semiconductor Memory Apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee