KR100585144B1 - High voltage generation circuit for preserving charge pumping efficiency - Google Patents

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Abstract

차아지 펌핑 효율을 유지하는 승압 전압 발생 회로가 개시된다. 본 발명의 승압 전압 발생 회로는 다수개의 펌프단을 통하여 펌핑 및 프리차이징에 의해 차아지 펌핑된 노드가 승압 전압으로 디스차아지된다. 전원 전압 레벨이 차아지 펌핑된 노드의 전압 레벨 보다 높을 경우에, 차아지 펌핑된 노드는 전원 전압레벨로 프리차아지되어 펌핑 효율이 증가된다. 전원 전압 레벨이 차아지 펌핑된 노드의 전압 레벨 보다 낮을 경우에는, 차아지 펌핑된 노드와 전원 전압 사이의 경로가 차단되고 차아지 펌핑된 노드의 레벨을 유지되어 펌핑 효율이 유지된다.A boosted voltage generating circuit is disclosed that maintains charge pumping efficiency. In the boosted voltage generation circuit of the present invention, a node pumped by the pumping and precharging through the plurality of pump stages is discharged to the boosted voltage. If the power supply voltage level is higher than the voltage level of the charge pumped node, the charge pumped node is precharged to the power supply voltage level to increase the pumping efficiency. When the power supply voltage level is lower than the voltage level of the charge pumped node, the path between the charge pumped node and the power supply voltage is blocked and the level of the charge pumped node is maintained to maintain pumping efficiency.

승압 전압 발생 회로, 차아지 펌프, 펌핑 효율, 저 전원 전압, 프리차아지 제어 회로, 차아지 보상부Step-up voltage generation circuit, charge pump, pumping efficiency, low power supply voltage, precharge control circuit, charge compensation unit

Description

차아지 펌핑 효율을 유지하는 승압 전압 발생 회로{High voltage generation circuit for preserving charge pumping efficiency} High voltage generation circuit for preserving charge pumping efficiency

도 1은 종래의 승압 전압 발생 회로를 설명하는 도면이다.1 is a view for explaining a conventional boosted voltage generation circuit.

도 2는 도 1의 승압 전압 발생 회로의 동작을 설명하는 타이밍 다이어그램이다.FIG. 2 is a timing diagram illustrating the operation of the boosted voltage generator circuit of FIG. 1.

도 3은 본 발명에 따른 승압 전압 발생 회로를 개념적으로 설명하는 도면이다.3 is a diagram conceptually illustrating a boosted voltage generation circuit according to the present invention.

도 4는 도 3의 승압 전압 발생 회로의 동작을 설명하는 타이밍 다이어그램이다.4 is a timing diagram illustrating an operation of the boosted voltage generator circuit of FIG. 3.

도 5는 본 발명의 제1 실시예에 따른 승압 전압 발생 회로를 구체적으로 도시한 도면이다.5 is a diagram illustrating in detail a boosted voltage generation circuit according to a first embodiment of the present invention.

도 6A 및 도 6B는 도 5의 승압 전압 발생 회로의 동작을 설명하는 타이밍 다이어그램이다.6A and 6B are timing diagrams illustrating the operation of the boosted voltage generator circuit of FIG. 5.

도 7은 본 발명의 제2 실시예에 따른 승압 전압 발생 회로를 구체적으로 도시한 도면이다.7 is a diagram specifically illustrating a boosted voltage generation circuit according to a second embodiment of the present invention.

도 8은 본 발명의 제3 실시예에 따른 승압 전압 발생 회로를 구체적으로 도시한 도면이다.8 is a diagram specifically illustrating a boosted voltage generation circuit according to a third embodiment of the present invention.

도 9는 도 8의 제어부를 구체적으로 도시한 도면이다.FIG. 9 illustrates the control unit of FIG. 8 in detail.

도 10은 도 9의 제어부 동작에 따른 프리차아지 동작을 설명하는 도면이다.FIG. 10 is a diagram illustrating a precharge operation according to the operation of the controller of FIG. 9.

도 11은 본 발명의 제4 실시예에 따른 승압 전압 발생 회로를 구체적으로 도시한 도면이다.11 is a diagram illustrating in detail a boosted voltage generation circuit according to a fourth embodiment of the present invention.

도 12는 도 11의 차아지 보상부를 구체적으로 도시한 도면이다.FIG. 12 is a diagram illustrating the charge compensation unit of FIG. 11 in detail.

본 발명은 반도체 집적 회로에 관한 것으로, 특히 저전원 전압에서도 차아지 펌핑 효율을 유지하는 승압 전압 발생 회로를 제공하는 데 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly, to provide a boosted voltage generation circuit that maintains charge pumping efficiency even at a low power supply voltage.

최근, DRAM에 있어서의 메모리 셀의 고밀도화 및 소형화와 더불어 외부 전원 전압, 예를 들면 전원 전압(VDD)의 전압 레벨이 5V에서 1.8V 또는 1.5V 정도까지 저하된다. 이와 같이 전원 전압(VDD)이 1.5V 정도까지 저하된 경우에 승압 전압 발생 회로는 3.0V 이상의 승압 전압을 발생할 필요가 있다. 승압 전압은 워드선, 비트선 및 센스 앰프에 제공된다. 낮은 외부 전원 전압으로 센스 앰프가 동작되는 경우 센스 앰프의 동작 속도가 늦어져 버리기 때문에, 센스 앰프를 승압 전압으로 동작시킬 필요가 있다. 또한, 비트선의 프리차아지 및 메모리 셀의 기록 동작을 고속으로 행하기 위하여 이들의 트랜지스터들의 동작을 제어하는 게이트 전압을 승압해 둘 필요가 있다.In recent years, in addition to increasing and miniaturization of memory cells in DRAMs, the voltage level of an external power supply voltage, for example, the power supply voltage VDD, has decreased from 5V to about 1.8V or 1.5V. Thus, when the power supply voltage VDD falls to about 1.5V, the boosted voltage generation circuit needs to generate a boosted voltage of 3.0V or more. The boost voltage is provided to the word line, the bit line and the sense amplifier. When the sense amplifier is operated at a low external power supply voltage, the operating speed of the sense amplifier is slowed down, so it is necessary to operate the sense amplifier at a boosted voltage. Further, in order to perform the precharge of the bit line and the write operation of the memory cell at high speed, it is necessary to boost the gate voltage for controlling the operation of these transistors.

이러한 승압 전압을 발생시키는 부스트 회로가 미국 특허 제6,414,882에 기 재되어 있다. 도 1은 상기 미국 특허 '882호의 부우트(boot) 회로를 나타낸다. 도 1을 참조하면, 부우트 회로(500)는 2개의 펌프 회로들(504a, 504b)를 포함하고, 한번에 하나의 펌프 회로(504a 또는 504b)가 부우트 회로(500)의 출력 노드 VCCP를 구동하도록 인터리브(interleave)하게 동작한다. 하나의 부우트 회로(예컨대, 504b)에 의해 출력 노드 VCCP를 구동한 후에, 두 펌프 회로들(504a, 504b)은 하나의 펌프 회로(504a)의 부우트 노드(522a)가 다른 펌프 회로(504b)의 부우트 노드(522b)의 잉여 차아지를 수신하기 위하여 서로 연결된다. 이에 따라 하나의 펌프 회로(504b)의 부우트 노드(522b)의 잉여 차아지가 다른 펌프 회로(504a)의 부우트 노드(522a)로 디스차아지되기 때문에, 결과적으로 부우트 회로(500)의 전체 차아지가 보전되므로, 부우트 회로(500)의 출력 전류가 유지되어 전력 소모를 줄이는 효과를 가져온다. Boost circuits for generating such boosted voltages are described in US Pat. No. 6,414,882. Figure 1 shows a boot circuit of the above patent US '882. Referring to FIG. 1, the oot circuit 500 includes two pump circuits 504a and 504b, with one pump circuit 504a or 504b driving the output node VCCP of the oot circuit 500 at a time. To interleave. After driving the output node VCCP by one boot circuit (e.g., 504b), the two pump circuits 504a, 504b are configured so that the boot node 522a of one pump circuit 504a is the other pump circuit 504b. Are connected to each other to receive a surplus charge of the oot node 522b. As a result, the surplus charge of the boot node 522b of one pump circuit 504b is discharged to the boot node 522a of the other pump circuit 504a, and as a result, Since the entire charge is preserved, the output current of the oot circuit 500 is maintained, resulting in an effect of reducing power consumption.

그리고 추가적으로 부우트 노드들(522a, 522b)은 전원 전압(VCC) 레벨로 프리차아지되는 데, 도 2에서 도시된 바와 같이, P2B2 신호의 하이레벨 구간인 t2 에서 t3 시간 동안 프리차아지 트랜지스터(524a)가 턴온되어 부우트 노드(522a)는 전원 전압(VCC) 레벨로 프리차아지된다.In addition, the boolean nodes 522a and 522b are precharged to the power supply voltage VCC level. As shown in FIG. 524a is turned on to precharge the oot node 522a to the power supply voltage VCC level.

이 구간에서, 낮은 전원 전압(VCC)화 경향에 따라 전원 전압(VCC)의 레벨이 1.5V 이하로 낮아져, 전원 전압(VCC)의 레벨이 부우트 노드들(522a, 522b)의 전압 레벨보다 낮아지는 경우, 즉, 부우트 노드들(522a, 522b)의 전압 레벨(도 2에서는 P1A 파형)이 전원 전압(VCC) 레벨보다 높은 경우에 프리차아지 트랜지스터(524a)를 통해 부스트 노드(522a)에서 전원 전압(VCC) 쪽으로 전류 경로가 형성되어, 부우트 노드(522a)의 전압 레벨이 전원 전압(VCC) 레벨로 떨어지게 된다. 이렇게 되면 부우트 회로(500)는 출력 노드 VCCP를 승압 전압으로 발생시키기 위한 펌핑 효율이 떨어지는 문제점을 지닌다.In this period, the level of the power supply voltage VCC is lowered to 1.5 V or less according to the tendency of the low power supply voltage VCC, so that the level of the power supply voltage VCC is lower than the voltage levels of the boolean nodes 522a and 522b. At the boost node 522a through the precharge transistor 524a in case of loss, i.e., when the voltage level (P1A waveform in FIG. 2) of the boot nodes 522a and 522b is higher than the power supply voltage VCC level. A current path is formed toward the power supply voltage VCC so that the voltage level of the oot node 522a drops to the power supply voltage VCC level. In this case, the boot circuit 500 has a problem in that the pumping efficiency for generating the output node VCCP at a boosted voltage is lowered.

그러므로, 낮은 전원 전압에서도 펌핑 효율을 유지하는 승압 전압 발생 회로 및 그 발생 방법의 존재가 요구된다. Therefore, the existence of a boosted voltage generating circuit and a method of generating the same are required to maintain the pumping efficiency even at a low power supply voltage.

본 발명의 목적은 높은 전원 전압에서는 펌핑 효율을 향상시키고 낮은 전원 전압에서는 펌핑 효율을 유지하는 승압 전압 발생 회로를 제공하는 데 있다.An object of the present invention is to provide a boosted voltage generation circuit that improves pumping efficiency at high power supply voltage and maintains pumping efficiency at low power supply voltage.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 승압 전압 발생 회로는 제1 프리차아지 신호에 응답하여 제1 부스트 노드를 전원 전압 레벨로 프리차아지시키고, 제1 펌핑 신호에 응답하여 제1 부스트 노드를 부스트시키는 제1 펌프단; 제1 프리차아지 신호에 응답하여 제2 부스트 노드를 전원 전압 레벨로 프리차아지시키고, 제1 펌핑 신호에 응답하여 제2 부스트 노드를 부스트시키고, 제2 프리차아지 신호에 응답하여 제3 부스트 노드를 프리차아지시키고, 제2 펌핑 신호에 응답하여 제3 부스트 노드를 부스트시키는 제2 펌프단; 제3 펌핑 신호에 응답하여 제4 부스트 노드를 부스트시키고 전원 전압 레벨로는 프리차아지하지 않는 제3 펌프단; 제1 스위칭 신호에 응답하여 제2 부스트 노드를 제3 부스트 노드로 연결시키는 제1 스위치부; 제1 스위칭 신호에 응답하여 상기 제1 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제2 스위치부; 제2 스위칭 신호에 응답하여 제3 부스트 노드를 제4 부스트 노드로 연결시키는 제3 스위치부; 및 제3 스위칭 신호에 응답하여 제4 부스트 노드를 승압 전압으로 연결시키는 제4 스위치부를 포함한다.In order to achieve the above object, a boosted voltage generation circuit according to an aspect of the present invention precharges a first boost node to a power supply voltage level in response to a first precharge signal, and responds to a first pumping signal in response to a first pumping signal. A first pump stage for boosting the boost node; Precharge the second boost node to the power supply voltage level in response to the first precharge signal, boost the second boost node in response to the first pumping signal, and boost the third boost node in response to the second precharge signal A second pump stage for precharging the node and boosting the third boost node in response to the second pumping signal; A third pump stage that boosts the fourth boost node in response to the third pumping signal and does not precharge to the power supply voltage level; A first switch unit connecting the second boost node to the third boost node in response to the first switching signal; A second switch unit connecting the first boost node to the fourth boost node in response to a first switching signal; A third switch unit connecting the third boost node to the fourth boost node in response to the second switching signal; And a fourth switch unit configured to connect the fourth boost node to the boosted voltage in response to the third switching signal.

본 발명의 바람직한 실시예에 따른 제3 펌프단은 전원 전압과 제4 부스트 노드 사이에 연결되는 키퍼를 더 포함한다. 키퍼는 저항 또는 너비 대비 길이가 큰 트랜지스터로 구성될 수 있다.The third pump stage according to the preferred embodiment of the present invention further includes a keeper connected between the power supply voltage and the fourth boost node. The keeper may be composed of a resistor or a transistor with a large length to width.

본 발명의 더욱 바람직한 실시예에 따른 제3 펌프단은 프리차아지 제어 신호에 응답하여 제4 부스트 노드를 선택적으로 프리차아지시키는 제어부를 더 포함한다. 제어부는 제3 프리차아지 신호에 응답하여 제1 연결점을 접지 전압 레벨로 리셋시키는 제1 엔모스 트랜지스터; 제3 프리차아지 신호를 입력하여 소정 시간 지연시키는 지연부; 제3 프리차아지 신호에 응답하여 전원 전압 레벨과 제4 부스트 노드 레벨을 비교하는 비교부; 전원 전압과 제1 연결점 사이에 연결되고 비교부 출력에 게이팅되는 피모스 트랜지스터; 지연된 제3 프리차아지 신호에 응답하여 제1 연결점의 레벨을 래치하는 플립플롭; 플립플롭 출력 및 상기 제3 프리차아지 신호를 입력하는 노아 게이트; 노아 게이트 출력을 부스팅하는 커패시터; 및 전원 전압과 제4 부스트 노드 사이에 연결되고 커패시터 출력에 게이팅되는 제2 엔모스 트랜지스터를 포함한다.The third pump stage according to a more preferred embodiment of the present invention further includes a control unit for selectively precharging the fourth boost node in response to the precharge control signal. The control unit may include: a first NMOS transistor configured to reset the first connection point to the ground voltage level in response to the third precharge signal; A delay unit configured to input a third precharge signal and delay a predetermined time; A comparator comparing the power supply voltage level with the fourth boost node level in response to the third precharge signal; A PMOS transistor coupled between the power supply voltage and the first connection point and gated at the comparator output; A flip-flop for latching a level of the first connection point in response to the delayed third precharge signal; A noah gate for inputting a flip-flop output and the third precharge signal; A capacitor boosting the noah gate output; And a second NMOS transistor coupled between the power supply voltage and the fourth boost node and gated at the capacitor output.

본 발명의 더더욱 더 바람직한 실시예에 따른 제3 펌프단은 전원 전압 레벨과 승압 전압 레벨을 비교하여 제4 부스트 노드를 소정의 전압 레벨로 프리차아지시키는 차아지 보상부를 더 포함한다. 차아지 보상부는 전원 전압에 한쪽 단이 연결되는 제1 저항; 승압 전압에 한쪽 단이 연결되는 제2 저항; 제2 저항의 한쪽 단 과 접지 전압 사이에 연결되는 제3 저항; 제1 저항의 다른쪽 단과 제2 저항의 다른쪽 단을 입력하는 제1 비교기; 제1 저항의 다른쪽 단과 제1 비교기의 출력 사이에 연결되는 제4 저항; 제1 비교기 출력과 제4 부스트 노드를 입력하는 제2 비교기; 및 승압 전압에 그 소스가 연결되고 제4 부스트 노드에 그 드레인이 연결되고 제2 비교기 출력에 그 게이트가 연결되는 엔모스 트랜지스터를 포함한다.The third pump stage according to an even more preferred embodiment of the present invention further includes a charge compensation unit for precharging the fourth boost node to a predetermined voltage level by comparing the power supply voltage level with the boosted voltage level. The charge compensation unit may include a first resistor having one end connected to a power supply voltage; A second resistor having one end connected to the boosted voltage; A third resistor coupled between one end of the second resistor and a ground voltage; A first comparator for inputting the other end of the first resistor and the other end of the second resistor; A fourth resistor connected between the other end of the first resistor and the output of the first comparator; A second comparator for inputting a first comparator output and a fourth boost node; And an NMOS transistor having a source connected to the boosted voltage, a drain connected to the fourth boost node, and a gate connected to the second comparator output.

따라서, 본 발명의 승압 전압 발생 회로에 의하면, 전원 전압 레벨이 낮아지는 경향에 따라 전원 전압 레벨 보다 차아지 펌핑된 노드의 전압 레벨이 높을 경우 차아지 펌핑된 노드와 전원 전압 사이의 경로를 차단시킴으로써, 차아지 펌핑된 노드의 레벨을 유지시킨다. 이에 따라 승압 전압 발생 회로의 펌핑 효율이 유지된다. 또한, 프리차아지 구간 동안 차아지 펌핑된 노드의 전압 레벨을 일정하게 유지시키기 때문에, 이 후의 펌핑 구간에서의 펌핑 동작시 펌핑 효율이 유지된다.Therefore, according to the boosted voltage generation circuit of the present invention, when the voltage level of the charge-pumped node is higher than the supply voltage level according to the tendency of the supply voltage level is lowered, the path between the charge-pumped node and the supply voltage is cut off. Maintain a level of charged pumped nodes. As a result, the pumping efficiency of the boosted voltage generation circuit is maintained. In addition, since the voltage level of the charge-pumped node is kept constant during the precharge period, the pumping efficiency is maintained during the pumping operation in the subsequent pumping period.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. DETAILED DESCRIPTION In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 3은 본 발명의 승압 전압 발생 회로를 개념적으로 설명하는 도면이다. 이를 참조하면, 승압 전압 발생 회로는 3단 펌프 회로들(310, 320, 330)을 포함하고, 각 펌프 회로들(310, 320, 330)은 순차적으로 펌핑 동작되어 최종적으로 승압 전압(VPP)을 발생시킨다. 펌프 회로들(310, 320, 330)은 커패시터들(C310, C312, C320, C330)과 스위치들(S310, S312, S314, S316, S320, S330, S340)로 구성되어 전원 전압(VDD)의 2배 또는 3배 정도의 전압 레벨로 각 부스트 노드들(N310, N312, N320, N330)을 부스트(boost)시킨다.3 is a diagram conceptually illustrating a boosted voltage generation circuit according to the present invention. Referring to this, the boosted voltage generation circuit includes three stage pump circuits 310, 320, and 330, and each of the pump circuits 310, 320, and 330 is sequentially pumped to finally boost the boosted voltage VPP. Generate. The pump circuits 310, 320, 330 are composed of capacitors C310, C312, C320, C330 and switches S310, S312, S314, S316, S320, S330, S340 to provide two of the power supply voltages VDD. Boost each of the boost nodes N310, N312, N320, and N330 at a voltage level of about three or three times.

제1 펌프 회로(310)는 제1 펌핑 신호(PMP1)에 의해 제1 부스트 노드(N310)를 구동하고, 제2 펌프 회로(320)는 제1 및 제2 펌핑 신호(PMP1, PMP2)에 의해 제2 및 제3 부스트 노드(N312, N320)를 구동하고, 제3 펌프 회로(330)는 제3 펌핑 신호(PMP3)에 의해 제4 부스트 노드(N330)를 구동한다. 제1 펌핑 신호(PMP1)는 각각 제1 커패시터(C310)와 제2 커패시터(C312)를 통해 제1 부스트 노드(N310)와 제2 부스트 노드(N312)의 차아지를 증가시키는 데 사용된다. 제2 펌핑 신호(PMP2)는 제3 커패시터(C320)를 통해 제3 부스트 노드(N320)의 차아지를 증가시키는 데 사용되고, 제3 펌핑 신호(PMP3)는 제4 커패시터(C330)를 통해 제4 부스트 노드(N330)의 차아지를 증가시키는 데 사용된다.The first pump circuit 310 drives the first boost node N310 by the first pumping signal PMP1, and the second pump circuit 320 is driven by the first and second pumping signals PMP1 and PMP2. The second and third boost nodes N312 and N320 are driven, and the third pump circuit 330 drives the fourth boost node N330 by the third pumping signal PMP3. The first pumping signal PMP1 is used to increase the charge of the first boost node N310 and the second boost node N312 through the first capacitor C310 and the second capacitor C312, respectively. The second pumping signal PMP2 is used to increase the charge of the third boost node N320 through the third capacitor C320, and the third pumping signal PMP3 is the fourth boost through the fourth capacitor C330. It is used to increase the charge of node N330.

제2 부스트 노드(N312)는 스위치(S314)를 통해 제3 부스트 노드(N320)와 연결되어 제3 부스트 노드(N320)의 차아지를 더욱 증가시킨다. 제1 및 제3 부스트 노드들(N310, N320)은 스위치들(S316, S330)을 통해 제4 부스트 노드(N330)와 연결되어 제4 부스트 노드(N330)의 차아지를 더욱 증가시킨다. 제4 부스트 노드(N330)의 차아지는 스위치(S340)를 통해 승압 전압(VPP)으로 발생된다. 그리고, 제1 부스트 노드(N310)와 제3 부스트 노드(N320)는 각 스위치들(S310, S312, S314, S320)을 통해 전원 전압(VDD) 레벨로 프리차아지된다.The second boost node N312 is connected to the third boost node N320 through the switch S314 to further increase the charge of the third boost node N320. The first and third boost nodes N310 and N320 are connected to the fourth boost node N330 through the switches S316 and S330 to further increase the charge of the fourth boost node N330. The charge of the fourth boost node N330 is generated as the boosted voltage VPP through the switch S340. The first boost node N310 and the third boost node N320 are precharged to the power supply voltage VDD level through the switches S310, S312, S314, and S320.

도 3의 승압 전압 발생 회로의 펌핑 동작은 도 4의 타이밍 다이어그램으로 설명된다. 도 4를 참조하면, 메모리 장치의 로우 사이클 시간(tRC) 동안 펌핑 동작과 프리차아지 동작이 일어난다. 제1 펌핑 단계는 t1 시간과 t2 시간 사이로 정의되고, 제2 펌핑 단계는 t2 시간과 t3 시간 사이로 정의되고, 제3 펌핑 단계는 t3 시간과 t4 시간 사이로 정의된다. 그리고 t4 시간에서 t5 시간 사이는 프리차아지 구간으로 정의된다. 제1 펌핑 단계에서, 제1 펌핑 신호(PMP1)에 응답하여 제1 커패시터(C310)와 제2 커패시터(C312)에 의한 펌핑 동작이 일어난다. 제2 펌핑 단계에서 제2 펌핑 신호(PMP2)에 응답하여 제3 커패시터(C320)에 의한 펌핑 동작이 일어나고, 제3 펌핑 단계에서 제3 펌핑 신호(PMP3)에 응답하여 제4 커패시터(C330)에 의한 펌핑 동작이 일어난다. 그리고, t2 시간 이후 t5 시간 동안 각각의 스위치들(S310, S312)에 의해 제1 부스트 노드(N310)와 제2 부스트 노드(N312)가 전원 전압(VDD) 레벨로 프리차아지되고, t3 시간 이후 t5 시간 동안 스위치(S320)에 의해 제3 부스트 노드(N320)가 전원 전압(VDD) 레벨로 프리차아지된다.The pumping operation of the boosted voltage generator circuit of FIG. 3 is described by the timing diagram of FIG. 4. Referring to FIG. 4, a pumping operation and a precharge operation occur during the low cycle time tRC of the memory device. The first pumping step is defined between t1 time and t2 time, the second pumping step is defined between t2 time and t3 time, and the third pumping step is defined between t3 time and t4 time. The time between t4 and t5 is defined as a precharge interval. In the first pumping step, a pumping operation by the first capacitor C310 and the second capacitor C312 occurs in response to the first pumping signal PMP1. In the second pumping step, a pumping operation by the third capacitor C320 occurs in response to the second pumping signal PMP2, and in the third pumping step, the pumping operation occurs in response to the third pumping signal PMP3 to the fourth capacitor C330. Pumping operation occurs. After the t2 time, the first boost node N310 and the second boost node N312 are precharged to the power supply voltage VDD level by the switches S310 and S312 for a time t5. The third boost node N320 is precharged to the power supply voltage VDD level by the switch S320 for a time t5.

도 5는 본 발명의 제1 실시예에 따른 승압 전압 발생 회로를 설명하는 구체적인 회로 다이어그램이다. 이를 참조하면, 제1 펌프 회로(310)에서 노드 N502 및 노드 N310은 각각 VDD 전원에 다이오드 연결된 506 트랜지스터와 508 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지 된다. 노드 N502는 VDD 레벨의 하이레벨의 제1 프리차아지 신호(P1)에 연결된 502 커패시터에 의해 부스트된다. 노드 N310은 VDD에 연결되고 부스트된 노드 N502에 게이팅되는 S310 트랜지스터를 통하여 더욱 프리차아지된다. 그리고, 노드 N310은 VDD 레벨의 하이레벨의 제1 펌핑 신호(PMP1)에 연결되는 C310 커패시터에 의해 부스트된다.5 is a detailed circuit diagram illustrating a boosted voltage generation circuit according to a first embodiment of the present invention. Referring to this, nodes N502 and N310 in the first pump circuit 310 are precharged to at least the VDD-Vt voltage level by 506 transistors and 508 transistors diode-connected to the VDD power supply, respectively. Node N502 is boosted by a 502 capacitor coupled to the high level first precharge signal P1 of the VDD level. Node N310 is further precharged via an S310 transistor coupled to VDD and gated to boosted node N502. The node N310 is boosted by a C310 capacitor connected to the high level first pumping signal PMP1 of the VDD level.

제2 펌프 회로(320)에서 노드 N312는 VDD 전원에 다이오드 연결된 510 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지 된다. VDD 전원에 연결되고 부스트된 노드 N312에 게이팅되는 504 트랜지스터에 의해 더욱 프리차아지되어진 노드 N502가 게이트에 연결되는 S312 트랜지스터에 의하여 노드 N312는 더욱 프리차아지된다. 그리고, 노드 N312는 제1 펌핑 신호(PMP1)에 연결된 C312 커패시터에 의해 부스트된다.The node N312 in the second pump circuit 320 is precharged to at least the VDD-Vt voltage level by a 510 transistor diode-connected to the VDD power supply. The node N312 is further precharged by the S312 transistor, which is connected to the gate of the node N502, which is further precharged by the 504 transistor connected to the VDD power source and gated to the boosted node N312. The node N312 is boosted by a C312 capacitor connected to the first pumping signal PMP1.

노드 N516은 VDD 전원에 다이오드 연결된 514 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지되고, VDD 전원에 연결되고 노드 N502에 게이팅되는 512 트랜지스터에 의해 더욱 프리차아지된다. 그리고 노드 N516은 VDD 전압 레벨 이상의 고전압의 제1 스위칭 신호(S1)에 연결된 516 커패시터에 의해 부스트된다. 부스트된 노드 N516에 게이팅되는 S314 트랜지스터와 S316 트랜지스터를 통하여 노드 N312 및 노드 N310의 차아지를 각각 노드 N320 및 노드 N330으로 전달한다.Node N516 is precharged to at least the VDD-Vt voltage level by a 514 transistor diode connected to the VDD power supply, and further precharged by a 512 transistor connected to the VDD power supply and gated to the node N502. The node N516 is boosted by a 516 capacitor connected to the first switching signal S1 having a high voltage equal to or higher than the VDD voltage level. Through the S314 transistor and the S316 transistor gated at the boosted node N516, the charges of the nodes N312 and N310 are transferred to the nodes N320 and N330, respectively.

노드 N518은 VDD 전원에 다이오드 연결된 522 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지되고, VDD 전원에 연결되고 노드 N320에 게이팅되는 520 트랜지스터에 의해 더욱 프리차아지된다. 그리고 노드 N518은 VDD 레벨의 하이레벨의 제2 프리차아지 신호(P2)에 연결되는 C310 커패시터에 의해 부스트된다.Node N518 is precharged to at least the VDD-Vt voltage level by a 522 transistor diode-connected to the VDD power supply, and further precharged by a 520 transistor connected to the VDD power supply and gated to the node N320. The node N518 is boosted by a C310 capacitor connected to the second precharge signal P2 of the high level of the VDD level.

노드 320은 VDD 전원에 다이오드 연결된 524 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지되고, VDD 전원에 연결되고 부스트된 노드 N518에 게이팅되는 523 트랜지스터에 의해 더욱 프리차아지된다. 그리고 노드 N320은 VDD 레벨 의 하이레벨의 제2 펌핑 신호(PMP2)에 연결되는 C320 커패시터에 의해 부스트된다.Node 320 is precharged to at least the VDD-Vt voltage level by a 524 transistor diode connected to the VDD power supply, and further precharged by a 523 transistor connected to the VDD power supply and gated to the boosted node N518. The node N320 is boosted by a C320 capacitor connected to the high level second pumping signal PMP2 of the VDD level.

노드 N530은 VDD 전원에 다이오드 연결된 528 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지되고, VDD 전원에 연결되고 부스트된 노드 N518에 게이팅되는 526 트랜지스터에 의해 더욱 프리차아지된다. 그리고 노드 N530은 VDD 레벨 이상의 고전압의 제2 스위칭 신호(S2)에 연결되는 530 커패시터에 의해 부스트된다. 부스트된 노드 N530에 게이팅되는 S330 트랜지스터에 의해 노드 N320의 차아지는 노드 N330으로 전달된다.Node N530 is precharged to at least the VDD-Vt voltage level by a 528 transistor diode-connected to the VDD power supply, and further precharged by a 526 transistor connected to the VDD power supply and gated to the boosted node N518. The node N530 is boosted by a 530 capacitor connected to the second switching signal S2 having a high voltage of VDD level or higher. The charge at node N320 is transferred to node N330 by the S330 transistor gated at boosted node N530.

제3 펌프 회로(330)에서 노드 N532는 VDD 전원에 다이오드 연결된 536 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지되고, VDD 전원에 연결되고 부스트된 노드 N330에 게이팅되는 534 트랜지스터에 의해 더욱 프리차아지된다. 그리고 노드 N532는 VDD 레벨의 하이레벨의 제3 프리차아지 신호(P3)에 연결되는 532 커패시터에 의해 부스트된다.In the third pump circuit 330 the node N532 is precharged to at least the VDD-Vt voltage level by a 536 transistor diode-connected to the VDD power supply and further pre-charged by a 534 transistor connected to the VDD power supply and gated to the boosted node N330. Be charged. The node N532 is boosted by a 532 capacitor connected to the third precharge signal P3 of the high level of the VDD level.

노드 N546은 VDD 전원에 다이오드 연결된 542 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지되고, VDD 전원에 연결되고 부스트된 노드 N532에 게이팅되는 540 트랜지스터에 의해 더욱 프리차아지된다. 그리고 노드 546은 VDD 레벨 이상의 고전압의 하이레벨인 제3 스위칭 신호(S3)에 연결되는 546 커패시터에 의해 부스트된다. 부스트된 노드 546의 차아지는 노드 N532에 게이팅되는 544 트랜지스터에 의해 노드 N330으로 전달된다.Node N546 is precharged to at least the VDD-Vt voltage level by a 542 transistor diode connected to the VDD power supply, and further precharged by a 540 transistor connected to the VDD power supply and gated to the boosted node N532. The node 546 is boosted by a capacitor 546 connected to the third switching signal S3 which is a high level of the high voltage of the VDD level or higher. The charge at boosted node 546 is delivered to node N330 by a 544 transistor gated at node N532.

노드 N330은 VDD 전원에 다이오드 연결된 538 트랜지스터에 의해 적어도 VDD-Vt 전압 레벨로 프리차아지된다. 그리고 노드 N330은 VDD 레벨의 하이레벨의 제3 펌핑 신호(PMP3)에 연결되는 C330 커패시터에 의해 부스트된다. 노드 N330의 차아지는 부스트된 노드 N546에 게이팅되는 S340 트랜지스터에 의해 승압 전압(VPP)을 구동한다.Node N330 is precharged to at least the VDD-Vt voltage level by a 538 transistor diode diode connected to the VDD power supply. The node N330 is boosted by a C330 capacitor connected to the high level third pumping signal PMP3 of the VDD level. The charge at node N330 drives the boosted voltage VPP by the S340 transistor gated to boosted node N546.

도 6A 및 도 6B는 도 5의 승압 전압 발생 회로의 동작 타이밍도를 설명하는 도면이다. 도 5의 승압 전압 발생 회로와 연계하여, 도 6A를 참조하면, t1 시간에서 t2 시간 동안, 제1 펌핑 신호(PMP1)의 하이레벨에 응답하여 C310 커패시터에 의해 노드 N310가, 그리고 C312 커패시터에 의해 노드 N312가 부스트된다. 그리고 동시에, 고전압의 하이레벨인 제1 스위칭 신호(S1)에 응답하여 턴온되는 S316 트랜지스터 및 S314 트랜지스터를 통하여 부스트된 노드 N310 및 노드 N312의 차아지는 각각 노드 N330 및 노드 N320으로 전달된다. t1 시간과 t2 시간 사이는 노드 N330의 입장에서 보면 제1 펌핑 단계가 된다.6A and 6B are diagrams for explaining an operation timing diagram of the boosted voltage generation circuit in FIG. 5. In conjunction with the boosted voltage generation circuit of FIG. 5, referring to FIG. 6A, for a time t1 to t2, a node N310 by a C310 capacitor and a C312 capacitor in response to the high level of the first pumping signal PMP1. Node N312 is boosted. At the same time, the charges of the nodes N310 and N312 that are boosted through the S316 transistor and the S314 transistor turned on in response to the high voltage high level first switching signal S1 are transmitted to the nodes N330 and N320, respectively. Between the time t1 and time t2 is the first pumping step from the node N330 perspective.

t2 시간에서 t3 시간 동안, 제2 펌핑 신호(PMP2)에 하이레벨에 응답하여 C320 커패시터에 의해 노드 N320이 부스트된다. 그리고 동시에, 고전압의 하이레벨인 제2 스위칭 신호(S2)에 응답하여 턴온되는 S330 트랜지스터를 통하여 부스트된 노드 N320의 차아지는 노드 N330으로 전달된다. t2 시간과 t3 시간 사이는 노드 N330의 입장에서 보면 제2 펌핑 단계가 된다.From time t2 to time t3, the node N320 is boosted by the C320 capacitor in response to the high level in response to the second pumping signal PMP2. At the same time, the boost of the node N320 is transmitted to the node N330 through the S330 transistor turned on in response to the second switching signal S2 which is a high level high voltage. Between the time t2 and time t3 is a second pumping step from the node N330 perspective.

t3 시간에서 t4 시간 동안, 제3 펌핑 신호(PMP3)의 하이레벨에 응답하여 C330 커패시터에 의해 노드 N330이 부스트되는 데, 노드 N330의 입장에서 보면 제3 펌핑 단계가 된다. 그리고, 고전압의 하이레벨인 제3 스위칭 신호(S3)에 응답하여 턴온되는 S340 트랜지스터를 통하여 부스트된 노드 N330의 차아지는 승압 전압(VPP)으로 구동된다.From time t3 to time t4, the node N330 is boosted by the C330 capacitor in response to the high level of the third pumping signal PMP3, which is the third pumping step from the viewpoint of the node N330. The charge of the node N330 boosted through the S340 transistor turned on in response to the third switching signal S3 of the high voltage high level is driven by the boosted voltage VPP.

한편, t2 시간에서, 제1 프리차아지 신호(P1)가 하이레벨로 올라가서 노드 N310 및 노드 N312 각각은 S310 트랜지스터 및 512 트랜지스터를 통해 VDD 레벨로 프리차아지된다. t3 시간에서, 제2 프리차아지 신호(P2)가 하이레벨로 올라가서 노드 N320은 S320 트랜지스터를 통해 VDD 레벨로 프리차아지된다.On the other hand, at time t2, the first precharge signal P1 rises to a high level so that each of the nodes N310 and N312 is precharged to the VDD level through the S310 transistor and the 512 transistor. At time t3, the second precharge signal P2 goes up to a high level so that the node N320 is precharged to the VDD level through the S320 transistor.

승압 전압(VPP)을 구동하기 위하여 노드 N330는 3번의 펌핑 동작을 거쳐 부스트되는 데, 이는 도 6B에 도시되어 있다. 도 6을 참조하면, 노드 N330은 t1 에서 t2 사이의 시간 동안 제1 펌핑 동작이, t2 에서 t3 사이의 시간 동안 제2 펌핑 동작이, 그리고 t3 에서 t4 사이의 시간 동안 제3 펌핑 동작이 일어난다. 그리고 노드 N330은 t4 에서 t5 시간 동안 일정하게 유지된다. 이것은 앞서 도 1 및 2에서 설명했듯이, 부우트 노드(P1A)의 차아지가 VCCP 출력으로 디스차아지된 후 VCC 레벨로 프리차아지되는(t2 와 t3 시간 사이, 도 2) 동안에 부우트 노드(P1A)의 전압레벨이 저전압의 VCC 레벨 보다 높을 경우, 도 6B의 점선으로 표시된 것처럼, 부우트 노드(P1A)의 전압 레벨이 VCC 레벨로 떨어진 후 다시 펌핑 동작을 수행하게 되어 펌핑 효율이 떨어지는 문제점을 해결한다.The node N330 is boosted through three pumping operations to drive the boosted voltage VPP, which is shown in FIG. 6B. Referring to FIG. 6, the node N330 performs a first pumping operation during a time between t1 and t2, a second pumping operation during a time between t2 and t3, and a third pumping operation during a time between t3 and t4. The node N330 is kept constant for t5 time at t4. This is described earlier in FIGS. 1 and 2, while the charge of the boolean node P1A is discharged to the VCCP output and then precharged to the VCC level (between t2 and t3 times, FIG. 2). When the voltage level of P1A is higher than the VCC level of the low voltage, as shown by the dotted line of FIG. 6B, the pumping operation is performed again after the voltage level of the oot node P1A drops to the VCC level, thereby reducing the pumping efficiency. Solve.

도 7은 본 발명의 제2 실시예에 따른 승압 전압 발생 회로를 설명하는 구체적인 회로 다이어그램이다. 이를 참조하면, 승압 전압 발생 회로(700)은 앞서 설명한 도 5의 승압 전압 발생 회로와 비교하여, 제3 펌핑 회로(330) 내 노드 N330에 소정의 큰 저항(R)의 일단이 연결된다는 점에서 차이가 있다. 저항(R)의 다른 일단은 전원 전압(VDD)에 연결된다. 큰 저항(R)은 노드 N330으로부터 전원 전압(VDD)으 로의 전류 경로 형성을 방해하기 위한 키퍼(keeper)로 작용한다. 큰 저항(R) 대신에 너비 대비 길이가 큰 트랜지스터로 구성될 수도 있다. 7 is a detailed circuit diagram illustrating a boosted voltage generation circuit according to a second embodiment of the present invention. Referring to this, the boosted voltage generation circuit 700 has one end of a predetermined large resistor R connected to the node N330 in the third pumping circuit 330 as compared with the boosted voltage generation circuit of FIG. 5 described above. There is a difference. The other end of the resistor R is connected to the power supply voltage VDD. Large resistor R acts as a keeper to prevent the formation of a current path from node N330 to power supply voltage VDD. Instead of the large resistor (R) may be composed of a transistor having a large length to width.

승압 전압 발생 회로(700) 내 나머지 구성 요소들은 도 5의 구성 요소들과 동일한 참조 부호로 표시되어 있다. 설명의 중복을 피하기 위하여, 나머지 구성 요소들에 대한 구체적인 설명은 생략된다.The remaining components in the boosted voltage generator circuit 700 are denoted by the same reference numerals as the components of FIG. 5. In order to avoid duplication of description, detailed description of the remaining components will be omitted.

도 8은 본 발명의 제3 실시예에 따른 승압 전압 발생 회로를 설명하는 도면이다. 이를 참조하면, 승압 전압 발생 회로(800)는 도 5의 승압 전압 발생 회로(500)와 비교하여 제3 펌핑 회로(330) 내 지연부(810), 제어부(820) 그리고 프리차아지 트랜지스터(830)를 더 포함한다.8 is a diagram illustrating a boosted voltage generation circuit according to a third embodiment of the present invention. Referring to this, the boosted voltage generator circuit 800 is compared with the boosted voltage generator circuit 500 of FIG. 5, and the delay unit 810, the controller 820, and the precharge transistor 830 in the third pumping circuit 330. More).

지연부(810)는 제3 프리차아지 신호(P3)를 소정 시간 지연시켜 지연된 제3 프리차아지 신호(D_P3)를 발생한다. 제어부(820)는 노드 N330의 전압 레벨과 전원 전압(VDD) 레벨을 비교하고 그 결과를 지연된 제3 프리차아지 신호(D_P3)에 응답하여 프리차아지 제어 신호(PP3)를 발생한다. 프리차아지 제어 신호(PP3)는 전원 전압(VDD)과 노드 N330) 사이에 연결되는 프리차아지 트랜지스터(830)의 게이트에 연결된다. 제어부(820)는 구체적으로 도 9에 도시되어 있다.The delay unit 810 generates a delayed third precharge signal D_P3 by delaying the third precharge signal P3 for a predetermined time. The controller 820 compares the voltage level of the node N330 with the power supply voltage VDD level and generates the precharge control signal PP3 in response to the delayed third precharge signal D_P3. The precharge control signal PP3 is connected to the gate of the precharge transistor 830 connected between the power supply voltage VDD and the node N330. The control unit 820 is specifically illustrated in FIG. 9.

도 9를 참조하면, 제어부(820)는 전원 전압(VDD)이 연결되는 기준 전압(Vref)과 노드 N330이 연결되는 제어 전압(Vctn)을 비교하는 비교부(901), 비교부(901)의 동작을 인에이블시키는 제1 피모스 및 엔모스 트랜지스터들(902, 903), 비교부(901) 출력에 연결되는 제2 피모스 트랜지스터(904), 반전된 제3 프리차아지 신호(/P3)에 연결되는 제2 엔모스 트랜지스터(905), 지연된 제3 프리차아지 신호(D_P3)에 응답하여 제2 피모스 트랜지스터와 제2 엔모스 트랜지스터 사이의 연결점(N904)의 로직 레벨을 래치하는 플립플롭(906), 플립플롭(906) 출력과 반전된 제3 프리차아지 신호(P3)를 입력하는 노아 게이트(907) 및 노아 게이트(907) 출력에 연결되어 프리차아지 제어 신호(PP3)를 발생하는 커패시터(908)를 포함한다.Referring to FIG. 9, the controller 820 may compare the reference voltage Vref to which the power supply voltage VDD is connected with the control voltage Vctn to which the node N330 is connected. First PMOS and NMOS transistors 902 and 903 to enable operation, a second PMOS transistor 904 connected to the output of the comparator 901, and an inverted third precharge signal / P3 The flip-flop latches the logic level of the connection point N904 between the second PMOS transistor and the second NMOS transistor in response to the second NMOS transistor 905 and the delayed third precharge signal D_P3. 906, a precharge control signal PP3 is connected to a noah gate 907 and a noah gate 907 output for inputting a third precharge signal P3 inverted to the flip-flop 906 output. A capacitor 908.

제3 프리차아지 신호(P3)의 로직 로우레벨일 때 반전된 제3 프리차아지 신호(/P3)에 응답하여 제2 엔모스 트랜지스터(905)가 턴온되어 노드 N904가 로우레벨로 리셋된다. 이 후, 제3 프리차아지 신호(P3)가 로직 하이레벨로 활성화일 때 제1 피모스 및 엔모스 트랜지스터들(902, 903)이 턴온되어, 비교부(901)로 전원 전압(VDD) 및 접지 전압(VSS)이 공급되어 비교부(901)가 인에이블된다. 비교부(901)의 출력에 따라 제어부(820)의 동작이 달라진다.When the logic level of the third precharge signal P3 is low, the second NMOS transistor 905 is turned on in response to the inverted third precharge signal / P3 to reset the node N904 to a low level. Thereafter, when the third precharge signal P3 is activated to a logic high level, the first PMOS and NMOS transistors 902 and 903 are turned on, and the comparator 901 supplies the power supply voltage VDD and the like. The ground voltage VSS is supplied to enable the comparator 901. The operation of the controller 820 varies according to the output of the comparator 901.

먼저, 비교부의 출력이 하이레벨이면, 즉 기준 전압(Vref) 레벨이 제어 전압(Vctn) 레벨 보다 높은 경우, 제2 피모스 트랜지스터(904)가 턴오프된다. 이 때, 로우레벨의 반전된 제3 프리차아지 신호(/P3)에 응답하여 제2 엔모스 트랜지스터(905)는 턴오프되기 때문에, 노드 N904는 리셋된 로우레벨을 유지한다. 플립플롭(906)은 지연된 제3 프리차아지 신호(D_P3)에 응답하여 노드 N904의 로우레벨을 래치한다. 로우레벨의 플립플롭(906) 출력과 로우레벨의 반전된 제3 프리차아지 신호(/P3)를 입력하는 노아 게이트(907) 출력은 하이레벨이 된다. 이에 따라 커패시터(908)를 통해 프리차아지 제어 신호(PP3)는 하이레벨로 발생된다. 하이레벨의 프리차아지 제어 신호(PP3)는 프리차아지 트랜지스터(830)를 턴온시킨다. 이것은 전원 전압(VDD) 레벨이 노드 N330의 전압 레벨 보다 높을 때 턴온된 프리차아 지 트랜지스터(830)를 통해 전원 전압(VDD)으로부터 노드 N330으로의 경로를 형성시켜 노드 N330을 전원 전압(VDD) 레벨로 프리차아지시키기 위함이다. 이 동작은 도 10의 A 부분에 해당한다.First, when the output of the comparator is high level, that is, when the reference voltage Vref level is higher than the control voltage Vctn level, the second PMOS transistor 904 is turned off. At this time, since the second NMOS transistor 905 is turned off in response to the low level inverted third precharge signal / P3, the node N904 maintains the reset low level. Flip-flop 906 latches the low level of node N904 in response to the delayed third precharge signal D_P3. The low level flip-flop 906 output and the low level inverted third precharge signal / P3 input to the output of the NOR gate 907 become a high level. Accordingly, the precharge control signal PP3 is generated at the high level through the capacitor 908. The high level precharge control signal PP3 turns on the precharge transistor 830. This forms a path from the power supply voltage VDD to the node N330 through the precharge transistor 830 turned on when the power supply voltage VDD level is higher than the voltage level of the node N330, thereby bringing the node N330 to the power supply voltage VDD level. To precharge. This operation corresponds to part A of FIG.

다음으로, 비교부의 출력이 로우레벨이면, 즉 기준 전압(Vref) 레벨이 제어 전압(Vctn) 레벨 보다 낮은 경우, 제2 피모스 트랜지스터(904)가 턴온되어 노드 N904는 하이레벨이 된다. 플립플롭(906)은 지연된 제3 프리차아지 신호(D_P3)에 응답하여 노드 N904의 하이레벨을 래치한다. 하이레벨의 플립플롭(906) 출력을 입력하는 노아 게이트(907) 출력은 로우레벨이 된다. 이에 따라 프리차아지 제어 신호(PP3)는 로우레벨로 발생된다. 로우레벨의 프리차아지 제어 신호(PP3)는 프리차아지 트랜지스터(830, 도 8)를 턴오프시킨다. 이것은 전원 전압(VDD) 레벨인 기준 전압(Vref)이 노드 N330의 전압 레벨인 제어 전압(Vctn) 보다 낮을 때 노드 N330으로부터 전원 전압(VDD)으로의 경로 형성이 턴오프된 프리차아지 트랜지스터(830)를 통해 차단된다는 것을 의미한다. 그리하여, 노드 N330는 디스차아지되지 않고 그 전압 레벨을 유지한다. 이 동작은 도 10의 B 부분에 해당된다.Next, when the output of the comparator is low level, that is, when the reference voltage Vref level is lower than the control voltage Vctn level, the second PMOS transistor 904 is turned on and the node N904 becomes high level. The flip-flop 906 latches the high level of the node N904 in response to the delayed third precharge signal D_P3. The NOR gate 907 output, which inputs the high level flip-flop 906 output, is at a low level. Accordingly, the precharge control signal PP3 is generated at a low level. The low level precharge control signal PP3 turns off the precharge transistor 830 (Fig. 8). This is a precharge transistor 830 in which path formation from the node N330 to the power supply voltage VDD is turned off when the reference voltage Vref at the power supply voltage VDD level is lower than the control voltage Vctn at the voltage level of the node N330. ) Is blocked. Thus, node N330 is not discharged and maintains its voltage level. This operation corresponds to part B of FIG. 10.

도 11은 본 발명의 제3 실시예에 따른 승압 전압 발생 회로를 설명하는 도면이다. 이를 참조하면, 승압 전압 발생 회로(1100)는 도 5의승압 전압 발생 회로(500)와 비교하여 차아지 보상부(1110)를 더 포함한다. 차아지 보상부(1110)는 승압 전압(VPP) 레벨과 전원 전압(VCC) 레벨의 차와 노드 N330의 전압 레벨을 비교하여 노드 N330으로의 차아지 공급을 결정한다. 차아지 보상부(1110)는 구체적으로 도 12에 도시되어 있다.11 is a diagram illustrating a boosted voltage generation circuit according to a third embodiment of the present invention. Referring to this, the boosted voltage generation circuit 1100 further includes a charge compensator 1110 as compared with the boosted voltage generation circuit 500 of FIG. 5. The charge compensator 1110 determines the charge supply to the node N330 by comparing the difference between the boosted voltage VPP level and the power supply voltage VCC level and the voltage level of the node N330. The charge compensation unit 1110 is specifically illustrated in FIG. 12.

도 12를 참조하면, 차아지 보상부(1110)는 동일한 저항 값(R)을 갖는 제1 내지 제4 저항들(R1, R2, R3, R4), 제1 비교기(1112), 제2 비교기(1114), 그리고 엔모스 트랜지스터(1116)를 포함한다. 제1 비교기(1112)의 (+) 입력 단자에 VPP/2 전압 레벨이 잡히고 (-) 입력 단자로도 VPP/2 전압 레벨이 잡힌다. 이에 따라, 제1 비교기(112)의 출력 노드(N1112)는 키르히호프 전류 법칙(KCL)에 따라 VPP-VCC 레벨로 잡힌다. 제2 비교기(1114)는 (+) 입력 단자의 VPP-VCC 전압 레벨과 (-) 입력 단자의 노드 N330의 전압 레벨을 비교하여 그 출력으로 엔모스 트랜지스터(1116)를 선택적으로 구동시킨다.Referring to FIG. 12, the charge compensator 1110 may include first to fourth resistors R1, R2, R3, and R4, a first comparator 1112, and a second comparator having the same resistance value R. 1114, and the NMOS transistor 1116. The VPP / 2 voltage level is captured at the positive input terminal of the first comparator 1112, and the VPP / 2 voltage level is also captured at the negative input terminal. Accordingly, the output node N1112 of the first comparator 112 is held at the VPP-VCC level according to the Kirchhoff current law KCL. The second comparator 1114 compares the VPP-VCC voltage level of the (+) input terminal with the voltage level of the node N330 of the (−) input terminal and selectively drives the NMOS transistor 1116 at its output.

즉, 노드 N330의 전압 레벨이 VPP-VCC 전압 레벨 보다 낮을 경우 제2 비교기(1114) 출력은 로직 하이레벨로 출력된다. 로직 하이레벨의 제2 비교기(1114) 출력에 응답하여 엔모스 트랜지스터(1116)가 턴온되어 노드 N330으로 승압 전압(VPP) 레벨의 차아지가 공급된다. 이에 반하여, 노드 N330의 전압 레벨이 VPP-VCC 전압 레벨 보다 높을 경우 제2 비교기(1114) 출력은 로직 로우레벨로 출력되어 엔모스 트랜지스터(1116)를 턴오프시켜서 노드 N330으로의 차아지 공급이 차단된다.That is, when the voltage level of the node N330 is lower than the VPP-VCC voltage level, the output of the second comparator 1114 is output at a logic high level. In response to the output of the second comparator 1114 of the logic high level, the NMOS transistor 1116 is turned on to supply a charge of the boosted voltage (VPP) level to the node N330. In contrast, when the voltage level of the node N330 is higher than the VPP-VCC voltage level, the output of the second comparator 1114 is output at a logic low level, thereby turning off the NMOS transistor 1116 to cut off the charge supply to the node N330. do.

차아지 보상부(1110)의 동작은 노드 N330을 항상 VPP-VCC 레벨로 유지시키게 된다. 이는 프리차아지 구간 동안 노드 N330의 전압 레벨을 일정 레벨로 유지시켜 제1 내지 제3 펌핑 회로(310, 320, 330)에 의한 펌핑 동작에 따른 펌핑 효율을 일정하게 유지시키기 위함이다.The operation of the charge compensator 1110 maintains the node N330 at the VPP-VCC level at all times. This is to maintain the pumping efficiency according to the pumping operation by the first to third pumping circuits 310, 320, and 330 by maintaining the voltage level of the node N330 at a constant level during the precharge period.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

상술한 본 발명의 승압 전압 발생 회로에 의하면, 전원 전압 레벨이 차아지 펌핑된 노드의 전압 레벨 보다 높을 경우에 차아지 펌핑된 노드는 전원 전압레벨로 프리차아지되어 펌핑 효율이 증가되고, 전원 전압 레벨이 차아지 펌핑된 노드의 전압 레벨 보다 낮을 경우에는 차아지 펌핑된 노드와 전원 전압 사이의 경로가 차단되고 차아지 펌핑된 노드의 레벨을 유지되어 펌핑 효율이 유지된다.According to the boosted voltage generation circuit of the present invention described above, when the power supply voltage level is higher than the voltage level of the charge pumped node, the charged pumped node is precharged to the power supply voltage level to increase the pumping efficiency, If the level is lower than the voltage level of the charge pumped node, the path between the charge pumped node and the power supply voltage is blocked and the level of the charge pumped node is maintained to maintain pumping efficiency.

또한, 본 발명의 승압 전압 발생 회로에 의하면, 프리차아지 구간 동안 차아지 펌핑된 노드의 전압 레벨을 일정하게 유지시키기 때문에, 이 후의 펌핑 구간에서의 펌핑 동작시 펌핑 효율이 일정하게 유지된다.In addition, according to the boosted voltage generation circuit of the present invention, since the voltage level of the charge-pumped node is kept constant during the precharge period, the pumping efficiency is kept constant during the pumping operation in the subsequent pumping period.

Claims (42)

제1 프리차아지 신호에 응답하여 제1 부스트 노드를 전원 전압 레벨로 프리차아지시키고, 제1 펌핑 신호에 응답하여 상기 제1 부스트 노드를 부스트시키는 제1 펌프단;A first pump stage precharging the first boost node to a power supply voltage level in response to a first precharge signal and boosting the first boost node in response to a first pumping signal; 상기 제1 프리차아지 신호에 응답하여 제2 부스트 노드를 상기 전원 전압 레벨로 프리차아지시키고, 상기 제1 펌핑 신호에 응답하여 상기 제2 부스트 노드를 부스트시키고, 제2 프리차아지 신호에 응답하여 제3 부스트 노드를 프리차아지시키고, 제2 펌핑 신호에 응답하여 상기 제3 부스트 노드를 부스트시키는 제2 펌프단;Precharge a second boost node to the power supply voltage level in response to the first precharge signal, boost the second boost node in response to the first pumping signal, and respond to a second precharge signal A second pump stage for precharging a third boost node and boosting the third boost node in response to a second pumping signal; 상기 제3 펌핑 신호에 응답하여 제4 부스트 노드를 부스트시키는 제3 펌프단;A third pump stage configured to boost a fourth boost node in response to the third pumping signal; 제1 스위칭 신호에 응답하여 상기 제2 부스트 노드를 제3 부스트 노드로 연결시키는 제1 스위치부;A first switch unit connecting the second boost node to a third boost node in response to a first switching signal; 상기 제1 스위칭 신호에 응답하여 상기 제1 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제2 스위치부; A second switch unit connecting the first boost node to the fourth boost node in response to the first switching signal; 제2 스위칭 신호에 응답하여 상기 제3 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제3 스위치부; 및A third switch unit connecting the third boost node to the fourth boost node in response to a second switching signal; And 제3 스위칭 신호에 응답하여 상기 제4 부스트 노드를 승압 전압으로 연결시키는 제4 스위치부를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a fourth switch unit configured to connect the fourth boost node to the boosted voltage in response to a third switching signal. 제1항에 있어서, 상기 제1 펌프단은The method of claim 1, wherein the first pump stage 상기 전원 전압과 상기 제1 부스트 노드 사이에 다이오드 연결된 제1 엔모스 트랜지스터;A first NMOS transistor diode-connected between the power supply voltage and the first boost node; 상기 제1 프리차아지 신호를 부스팅하는 제1 커패시터;A first capacitor boosting the first precharge signal; 상기 전원 전압과 상기 제1 커패시터 출력 사이에 다이오드 연결된 제2 엔모스 트랜지스터;A second NMOS transistor diode-connected between the power supply voltage and the first capacitor output; 상기 전원 전압과 상기 제1 커패시터 출력 사이에 연결되고 상기 부스트된 제1 펌핑 신호에 게이팅되는 제3 엔모스 트랜지스터;A third NMOS transistor coupled between the power supply voltage and the first capacitor output and gated to the boosted first pumping signal; 상기 전원 전압과 상기 제1 부스트 노드 사이에 연결되고 상기 제1 커패시터 출력에 게이팅되는 제4 엔모스 트랜지스터; 및 A fourth NMOS transistor coupled between the power supply voltage and the first boost node and gated to the first capacitor output; And 상기 제1 펌핑 신호를 부스팅하여 상기 제1 부스트 노드를 부스트시키는 제2 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a second capacitor boosting the first pumping signal to boost the first boost node. 제1항에 있어서, 상기 제2 펌프단은The method of claim 1, wherein the second pump stage 상기 전원 전압과 상기 제2 부스트 노드 사이에 다이오드 연결된 제5 엔모스 트랜지스터;A fifth NMOS transistor diode-connected between the power supply voltage and the second boost node; 상기 제1 펌핑 신호를 부스팅하여 상기 제2 부스트 노드를 부스트시키는 제3 커패시터;A third capacitor boosting the first pumping signal to boost the second boost node; 상기 전원 전압과 상기 제2 부스트 노드 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제6 엔모스 트랜지스터;A sixth NMOS transistor coupled between the power supply voltage and the second boost node and gated to the boosted first precharge signal; 상기 전원 전압과 상기 제3 부스트 노드 사이에 다이오드 연결된 제7 엔모스 트랜지스터;A seventh NMOS transistor diode-connected between the power supply voltage and the third boost node; 상기 제2 프리차아지 신호를 부스팅하는 제4 커패시터;A fourth capacitor boosting the second precharge signal; 상기 전원 전압과 상기 제4 커패시터 출력 사이에 다이오드 연결된 제8 엔모스 트랜지스터;An eighth NMOS transistor diode-connected between the power supply voltage and the fourth capacitor output; 상기 전원 전압과 상기 제4 커패시터 출력 사이에 연결되고 상기 제3 부스트 노드에 게이팅되는 제9 엔모스 트랜지스터;A ninth NMOS transistor coupled between the power supply voltage and the fourth capacitor output and gated to the third boost node; 상기 전원 전압과 상기 제3 부스트 노드 사이에 연결되고 상기 제4 커패시터 출력에 게이팅되는 제10 엔모스 트랜지스터; 및 A tenth NMOS transistor coupled between the power supply voltage and the third boost node and gated to the fourth capacitor output; And 상기 제2 펌핑 신호를 부스팅하여 상기 제3 부스트 노드를 부스트시키는 제5 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a fifth capacitor boosting the second pumping signal to boost the third boost node. 제1항에 있어서, 상기 제3 펌프단은The method of claim 1, wherein the third pump stage 상기 전원 전압과 상기 제4 부스트 노드 사이에 다이오드 연결된 제11 엔모스 트랜지스터;An eleventh NMOS transistor diode-connected between the power supply voltage and the fourth boost node; 제3 프리차아지 신호를 부스팅하는 제6 커패시터;A sixth capacitor boosting the third precharge signal; 상기 전원 전압과 상기 제6 커패시터 출력 사이에 다이오드 연결된 제12 엔모스 트랜지스터;A twelfth NMOS transistor diode-connected between the power supply voltage and the sixth capacitor output; 상기 전원 전압과 상기 제6 커패시터 출력 사이에 연결되고 상기 제4 부스트 노드에 게이팅되는 제13 엔모스 트랜지스터; 및A thirteenth NMOS transistor coupled between the power supply voltage and the sixth capacitor output and gated to the fourth boost node; And 상기 제3 펌핑 신호를 부스팅하여 상기 제4 부스트 노드를 부스트시키는 제7 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a seventh capacitor boosting the third pumping signal to boost the fourth boost node. 제1항에 있어서, 상기 제1 스위치부는The method of claim 1, wherein the first switch unit 상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;An eighth capacitor boosting the first switching signal; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;A fourteenth NMOS transistor diode-connected between the power supply voltage and the eighth capacitor output; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;A fifteenth NMOS transistor coupled between the power supply voltage and the eighth capacitor output and gated to the boosted first precharge signal; 상기 제2 부스트 노드와 상기 제3 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제16 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a sixteenth NMOS transistor coupled between the second boost node and the third boost node and gated to the eighth capacitor output. 제1항에 있어서, 상기 제2 스위치부는The method of claim 1, wherein the second switch unit 상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;An eighth capacitor boosting the first switching signal; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;A fourteenth NMOS transistor diode-connected between the power supply voltage and the eighth capacitor output; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;A fifteenth NMOS transistor coupled between the power supply voltage and the eighth capacitor output and gated to the boosted first precharge signal; 상기 제1 부스트 노드와 상기 제4 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제17 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a seventeenth NMOS transistor connected between the first boost node and the fourth boost node and gated to the eighth capacitor output. 제1항에 있어서, 상기 제3 스위치부는The method of claim 1, wherein the third switch unit 상기 제2 스위칭 신호를 부스팅하는 제9 커패시터;A ninth capacitor boosting the second switching signal; 상기 전원 전압과 상기 제9 커패시터 출력 사이에 다이오드 연결된 제18 엔모스 트랜지스터;An eighteenth NMOS transistor diode-connected between the power supply voltage and the ninth capacitor output; 상기 전원 전압과 상기 제9 커패시터 출력 사이에 연결되고 상기 부스트된 제2 프리차아지 신호에 게이팅되는 제19 엔모스 트랜지스터;A nineteenth NMOS transistor coupled between the power supply voltage and the ninth capacitor output and gated to the boosted second precharge signal; 상기 제3 부스트 노드와 상기 제4 부스트 노드 사이에 연결되고 상기 제9 커패시터 출력에 게이팅되는 제20 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a twentieth NMOS transistor coupled between the third boost node and the fourth boost node and gated to the ninth capacitor output. 제1항에 있어서, 상기 제4 스위치부는The method of claim 1, wherein the fourth switch unit 상기 제3 스위칭 신호를 부스팅하는 제10 커패시터;A tenth capacitor boosting the third switching signal; 상기 전원 전압과 상기 제10 커패시터 출력 사이에 다이오드 연결된 제21 엔모스 트랜지스터;A twenty-first NMOS transistor diode-connected between the power supply voltage and the tenth capacitor output; 상기 전원 전압과 상기 제10 커패시터 출력 사이에 연결되고 부스트된 제3 프리차아지 신호에 게이팅되는 제22 엔모스 트랜지스터;A twenty-second NMOS transistor coupled between the power supply voltage and the tenth capacitor output and gated to a boosted third precharge signal; 상기 제10 커패시터 출력과 상기 제4 부스트 노드 사이에 연결되고 상기 부스트된 제3 프리차아지 신호에 게이팅되는 제23 엔모스 트랜지스터;A twenty-third NMOS transistor coupled between the tenth capacitor output and the fourth boost node and gated to the boosted third precharge signal; 상기 제4 부스트 노드와 상기 승압 전압 사이에 연결되고 상기 제10 커패시터 출력에 게이팅되는 제24 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a twenty-fourth NMOS transistor coupled between the fourth boost node and the boost voltage and gated to the tenth capacitor output. 제1 프리차아지 신호에 응답하여 제1 부스트 노드를 전원 전압 레벨로 프리차아지시키고, 제1 펌핑 신호에 응답하여 상기 제1 부스트 노드를 부스트시키는 제1 펌프단;A first pump stage precharging the first boost node to a power supply voltage level in response to a first precharge signal and boosting the first boost node in response to a first pumping signal; 상기 제1 프리차아지 신호에 응답하여 제2 부스트 노드를 상기 전원 전압 레벨로 프리차아지시키고, 상기 제1 펌핑 신호에 응답하여 상기 제2 부스트 노드를 부스트시키고, 제2 프리차아지 신호에 응답하여 제3 부스트 노드를 프리차아지시키고, 제2 펌핑 신호에 응답하여 상기 제3 부스트 노드를 부스트시키는 제2 펌프단;Precharge a second boost node to the power supply voltage level in response to the first precharge signal, boost the second boost node in response to the first pumping signal, and respond to a second precharge signal A second pump stage for precharging a third boost node and boosting the third boost node in response to a second pumping signal; 상기 전원 전압과 제4 부스트 노드 사이에 상기 제4 부스트 노드의 플로팅을 방지하는 키퍼가 연결되고, 상기 제3 펌핑 신호에 응답하여 제4 부스트 노드를 부스트시키는 제3 펌프단;A third pump stage connected to a keeper preventing floating of the fourth boost node between the power supply voltage and the fourth boost node and boosting a fourth boost node in response to the third pumping signal; 제1 스위칭 신호에 응답하여 상기 제2 부스트 노드를 제3 부스트 노드로 연결시키는 제1 스위치부;A first switch unit connecting the second boost node to a third boost node in response to a first switching signal; 상기 제1 스위칭 신호에 응답하여 상기 제1 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제2 스위치부; A second switch unit connecting the first boost node to the fourth boost node in response to the first switching signal; 제2 스위칭 신호에 응답하여 상기 제3 부스트 노드를 상기 제4 부스트 노드 로 연결시키는 제3 스위치부; 및A third switch unit connecting the third boost node to the fourth boost node in response to a second switching signal; And 제3 스위칭 신호에 응답하여 상기 제4 부스트 노드를 승압 전압으로 연결시키는 제4 스위치부를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a fourth switch unit configured to connect the fourth boost node to the boosted voltage in response to a third switching signal. 제9항에 있어서, 상기 키퍼는10. The apparatus of claim 9, wherein the keeper is 큰 저항으로 구성되는 것을 특징으로 하는 승압 전압 발생 회로.A boosted voltage generator circuit comprising a large resistor. 제9항에 있어서, 상기 키퍼는10. The apparatus of claim 9, wherein the keeper is 너비(width) 대비 길이(length)가 큰 트랜지스터로 구성되는 것을 특징으로 하는 승압 전압 발생 회로.A boosted voltage generation circuit, comprising: a transistor having a greater length than a width; 제9항에 있어서, 상기 제1 펌프단은The method of claim 9, wherein the first pump stage 상기 전원 전압과 상기 제1 부스트 노드 사이에 다이오드 연결된 제1 엔모스 트랜지스터;A first NMOS transistor diode-connected between the power supply voltage and the first boost node; 상기 제1 프리차아지 신호를 부스팅하는 제1 커패시터;A first capacitor boosting the first precharge signal; 상기 전원 전압과 상기 제1 커패시터 출력 사이에 다이오드 연결된 제2 엔모스 트랜지스터;A second NMOS transistor diode-connected between the power supply voltage and the first capacitor output; 상기 전원 전압과 상기 제1 커패시터 출력 사이에 연결되고 상기 부스트된 제1 펌핑 신호에 게이팅되는 제3 엔모스 트랜지스터;A third NMOS transistor coupled between the power supply voltage and the first capacitor output and gated to the boosted first pumping signal; 상기 전원 전압과 상기 제1 부스트 노드 사이에 연결되고 상기 제1 커패시터 출력에 게이팅되는 제4 엔모스 트랜지스터; 및 A fourth NMOS transistor coupled between the power supply voltage and the first boost node and gated to the first capacitor output; And 상기 제1 펌핑 신호를 부스팅하여 상기 제1 부스트 노드를 부스트시키는 제2 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a second capacitor boosting the first pumping signal to boost the first boost node. 제9항에 있어서, 상기 제2 펌프단은The method of claim 9, wherein the second pump stage 상기 전원 전압과 상기 제2 부스트 노드 사이에 다이오드 연결된 제5 엔모스 트랜지스터;A fifth NMOS transistor diode-connected between the power supply voltage and the second boost node; 상기 제1 펌핑 신호를 부스팅하여 상기 제2 부스트 노드를 부스트시키는 제3 커패시터;A third capacitor boosting the first pumping signal to boost the second boost node; 상기 전원 전압과 상기 제2 부스트 노드 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제6 엔모스 트랜지스터;A sixth NMOS transistor coupled between the power supply voltage and the second boost node and gated to the boosted first precharge signal; 상기 전원 전압과 상기 제3 부스트 노드 사이에 다이오드 연결된 제7 엔모스 트랜지스터;A seventh NMOS transistor diode-connected between the power supply voltage and the third boost node; 상기 제2 프리차아지 신호를 부스팅하는 제4 커패시터;A fourth capacitor boosting the second precharge signal; 상기 전원 전압과 상기 제4 커패시터 출력 사이에 다이오드 연결된 제8 엔모스 트랜지스터;An eighth NMOS transistor diode-connected between the power supply voltage and the fourth capacitor output; 상기 전원 전압과 상기 제4 커패시터 출력 사이에 연결되고 상기 제3 부스트 노드에 게이팅되는 제9 엔모스 트랜지스터;A ninth NMOS transistor coupled between the power supply voltage and the fourth capacitor output and gated to the third boost node; 상기 전원 전압과 상기 제3 부스트 노드 사이에 연결되고 상기 제4 커패시터 출력에 게이팅되는 제10 엔모스 트랜지스터; 및 A tenth NMOS transistor coupled between the power supply voltage and the third boost node and gated to the fourth capacitor output; And 상기 제2 펌핑 신호를 부스팅하여 상기 제3 부스트 노드를 부스트시키는 제5 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a fifth capacitor boosting the second pumping signal to boost the third boost node. 제9항에 있어서, 상기 제3 펌프단은The method of claim 9, wherein the third pump stage 상기 전원 전압과 상기 제4 부스트 노드 사이에 다이오드 연결된 제11 엔모스 트랜지스터;An eleventh NMOS transistor diode-connected between the power supply voltage and the fourth boost node; 제3 프리차아지 신호를 부스팅하는 제6 커패시터;A sixth capacitor boosting the third precharge signal; 상기 전원 전압과 상기 제6 커패시터 출력 사이에 다이오드 연결된 제12 엔모스 트랜지스터;A twelfth NMOS transistor diode-connected between the power supply voltage and the sixth capacitor output; 상기 전원 전압과 상기 제6 커패시터 출력 사이에 연결되고 상기 제4 부스트 노드에 게이팅되는 제13 엔모스 트랜지스터; 및A thirteenth NMOS transistor coupled between the power supply voltage and the sixth capacitor output and gated to the fourth boost node; And 상기 제3 펌핑 신호를 부스팅하여 상기 제4 부스트 노드를 부스트시키는 제7 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a seventh capacitor boosting the third pumping signal to boost the fourth boost node. 제9항에 있어서, 상기 제1 스위치부는The method of claim 9, wherein the first switch unit 상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;An eighth capacitor boosting the first switching signal; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;A fourteenth NMOS transistor diode-connected between the power supply voltage and the eighth capacitor output; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;A fifteenth NMOS transistor coupled between the power supply voltage and the eighth capacitor output and gated to the boosted first precharge signal; 상기 제2 부스트 노드와 상기 제3 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제16 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a sixteenth NMOS transistor coupled between the second boost node and the third boost node and gated to the eighth capacitor output. 제9항에 있어서, 상기 제2 스위치부는The method of claim 9, wherein the second switch unit 상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;An eighth capacitor boosting the first switching signal; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;A fourteenth NMOS transistor diode-connected between the power supply voltage and the eighth capacitor output; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;A fifteenth NMOS transistor coupled between the power supply voltage and the eighth capacitor output and gated to the boosted first precharge signal; 상기 제1 부스트 노드와 상기 제4 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제17 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a seventeenth NMOS transistor connected between the first boost node and the fourth boost node and gated to the eighth capacitor output. 제9항에 있어서, 상기 제3 스위치부는The method of claim 9, wherein the third switch unit 상기 제2 스위칭 신호를 부스팅하는 제9 커패시터;A ninth capacitor boosting the second switching signal; 상기 전원 전압과 상기 제9 커패시터 출력 사이에 다이오드 연결된 제18 엔모스 트랜지스터;An eighteenth NMOS transistor diode-connected between the power supply voltage and the ninth capacitor output; 상기 전원 전압과 상기 제9 커패시터 출력 사이에 연결되고 상기 부스트된 제2 프리차아지 신호에 게이팅되는 제19 엔모스 트랜지스터;A nineteenth NMOS transistor coupled between the power supply voltage and the ninth capacitor output and gated to the boosted second precharge signal; 상기 제3 부스트 노드와 상기 제4 부스트 노드 사이에 연결되고 상기 제9 커패시터 출력에 게이팅되는 제20 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a twentieth NMOS transistor coupled between the third boost node and the fourth boost node and gated to the ninth capacitor output. 제9항에 있어서, 상기 제4 스위치부는The method of claim 9, wherein the fourth switch unit 상기 제3 스위칭 신호를 부스팅하는 제10 커패시터;A tenth capacitor boosting the third switching signal; 상기 전원 전압과 상기 제10 커패시터 출력 사이에 다이오드 연결된 제21 엔모스 트랜지스터;A twenty-first NMOS transistor diode-connected between the power supply voltage and the tenth capacitor output; 상기 전원 전압과 상기 제10 커패시터 출력 사이에 연결되고 부스트된 제3 프리차아지 신호에 게이팅되는 제22 엔모스 트랜지스터;A twenty-second NMOS transistor coupled between the power supply voltage and the tenth capacitor output and gated to a boosted third precharge signal; 상기 제10 커패시터 출력과 상기 제4 부스트 노드 사이에 연결되고 상기 부스트된 제3 프리차아지 신호에 게이팅되는 제23 엔모스 트랜지스터;A twenty-third NMOS transistor coupled between the tenth capacitor output and the fourth boost node and gated to the boosted third precharge signal; 상기 제4 부스트 노드와 상기 승압 전압 사이에 연결되고 상기 제10 커패시터 출력에 게이팅되는 제24 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a twenty-fourth NMOS transistor coupled between the fourth boost node and the boost voltage and gated to the tenth capacitor output. 제1 프리차아지 신호에 응답하여 제1 부스트 노드를 전원 전압 레벨로 프리차아지시키고, 제1 펌핑 신호에 응답하여 상기 제1 부스트 노드를 부스트시키는 제1 펌프단;A first pump stage precharging the first boost node to a power supply voltage level in response to a first precharge signal and boosting the first boost node in response to a first pumping signal; 상기 제1 프리차아지 신호에 응답하여 제2 부스트 노드를 상기 전원 전압 레 벨로 프리차아지시키고, 상기 제1 펌핑 신호에 응답하여 상기 제2 부스트 노드를 부스트시키고, 제2 프리차아지 신호에 응답하여 제3 부스트 노드를 프리차아지시키고, 제2 펌핑 신호에 응답하여 상기 제3 부스트 노드를 부스트시키는 제2 펌프단;Precharge a second boost node to the power supply voltage level in response to the first precharge signal, boost the second boost node in response to the first pumping signal, and respond to a second precharge signal A second pump stage for precharging a third boost node and boosting the third boost node in response to a second pumping signal; 프리차아지 제어 신호에 응답하여 상기 제4 부스트 노드를 선택적으로 프리차아지시키고, 상기 제3 펌핑 신호에 응답하여 제4 부스트 노드를 부스트시키는 제3 펌프단;A third pump stage for selectively precharging the fourth boost node in response to a precharge control signal and boosting a fourth boost node in response to the third pumping signal; 제1 스위칭 신호에 응답하여 상기 제2 부스트 노드를 제3 부스트 노드로 연결시키는 제1 스위치부;A first switch unit connecting the second boost node to a third boost node in response to a first switching signal; 상기 제1 스위칭 신호에 응답하여 상기 제1 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제2 스위치부; A second switch unit connecting the first boost node to the fourth boost node in response to the first switching signal; 제2 스위칭 신호에 응답하여 상기 제3 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제3 스위치부; 및A third switch unit connecting the third boost node to the fourth boost node in response to a second switching signal; And 제3 스위칭 신호에 응답하여 상기 제4 부스트 노드를 승압 전압으로 연결시키는 제4 스위치부를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a fourth switch unit configured to connect the fourth boost node to the boosted voltage in response to a third switching signal. 제19항에 있어서, 상기 프리차아지 제어 신호는20. The method of claim 19, wherein the precharge control signal is 상기 전원 전압 레벨과 상기 제4 부스트 노드 레벨을 비교하는 제어부에 의해 발생되고,Generated by the controller comparing the power supply voltage level with the fourth boost node level, 제어부는The controller 상기 제3 프리차아지 신호에 응답하여 제1 연결점을 접지 전압 레벨로 리셋 시키는 제1 엔모스 트랜지스터; A first NMOS transistor for resetting a first connection point to a ground voltage level in response to the third precharge signal; 상기 제3 프리차아지 신호를 입력하여 소정 시간 지연시키는 지연부;A delay unit configured to delay the predetermined time by inputting the third precharge signal; 상기 제3 프리차아지 신호에 응답하여 상기 전원 전압 레벨과 상기 제4 부스트 노드 레벨을 비교하는 비교부;A comparison unit comparing the power supply voltage level with the fourth boost node level in response to the third precharge signal; 상기 전원 전압과 상기 제1 연결점 사이에 연결되고 상기 비교부 출력에 게이팅되는 피모스 트랜지스터;A PMOS transistor connected between the power supply voltage and the first connection point and gated at the output of the comparator; 상기 지연된 제3 프리차아지 신호에 응답하여 상기 제1 연결점의 레벨을 래치하는 플립플롭;A flip-flop for latching a level of the first connection point in response to the delayed third precharge signal; 상기 플립플롭 출력 및 상기 제3 프리차아지 신호를 입력하는 노아 게이트;A noah gate for inputting the flip-flop output and the third precharge signal; 상기 노아 게이트 출력을 부스팅하는 커패시터; 및A capacitor boosting the noah gate output; And 상기 전원 전압과 상기 제4 부스트 노드 사이에 연결되고 상기 커패시터 출력에 게이팅되는 제2 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a second NMOS transistor coupled between the power supply voltage and the fourth boost node and gated to the capacitor output. 제19항에 있어서, 상기 제1 펌프단은20. The method of claim 19, wherein the first pump stage 상기 전원 전압과 상기 제1 부스트 노드 사이에 다이오드 연결된 제1 엔모스 트랜지스터;A first NMOS transistor diode-connected between the power supply voltage and the first boost node; 상기 제1 프리차아지 신호를 부스팅하는 제1 커패시터;A first capacitor boosting the first precharge signal; 상기 전원 전압과 상기 제1 커패시터 출력 사이에 다이오드 연결된 제2 엔모스 트랜지스터;A second NMOS transistor diode-connected between the power supply voltage and the first capacitor output; 상기 전원 전압과 상기 제1 커패시터 출력 사이에 연결되고 상기 부스트된 제1 펌핑 신호에 게이팅되는 제3 엔모스 트랜지스터;A third NMOS transistor coupled between the power supply voltage and the first capacitor output and gated to the boosted first pumping signal; 상기 전원 전압과 상기 제1 부스트 노드 사이에 연결되고 상기 제1 커패시터 출력에 게이팅되는 제4 엔모스 트랜지스터; 및 A fourth NMOS transistor coupled between the power supply voltage and the first boost node and gated to the first capacitor output; And 상기 제1 펌핑 신호를 부스팅하여 상기 제1 부스트 노드를 부스트시키는 제2 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a second capacitor boosting the first pumping signal to boost the first boost node. 제19항에 있어서, 상기 제2 펌프단은The method of claim 19, wherein the second pump stage 상기 전원 전압과 상기 제2 부스트 노드 사이에 다이오드 연결된 제5 엔모스 트랜지스터;A fifth NMOS transistor diode-connected between the power supply voltage and the second boost node; 상기 제1 펌핑 신호를 부스팅하여 상기 제2 부스트 노드를 부스트시키는 제3 커패시터;A third capacitor boosting the first pumping signal to boost the second boost node; 상기 전원 전압과 상기 제2 부스트 노드 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제6 엔모스 트랜지스터;A sixth NMOS transistor coupled between the power supply voltage and the second boost node and gated to the boosted first precharge signal; 상기 전원 전압과 상기 제3 부스트 노드 사이에 다이오드 연결된 제7 엔모스 트랜지스터;A seventh NMOS transistor diode-connected between the power supply voltage and the third boost node; 상기 제2 프리차아지 신호를 부스팅하는 제4 커패시터;A fourth capacitor boosting the second precharge signal; 상기 전원 전압과 상기 제4 커패시터 출력 사이에 다이오드 연결된 제8 엔모스 트랜지스터;An eighth NMOS transistor diode-connected between the power supply voltage and the fourth capacitor output; 상기 전원 전압과 상기 제4 커패시터 출력 사이에 연결되고 상기 제3 부스트 노드에 게이팅되는 제9 엔모스 트랜지스터;A ninth NMOS transistor coupled between the power supply voltage and the fourth capacitor output and gated to the third boost node; 상기 전원 전압과 상기 제3 부스트 노드 사이에 연결되고 상기 제4 커패시터 출력에 게이팅되는 제10 엔모스 트랜지스터; 및 A tenth NMOS transistor coupled between the power supply voltage and the third boost node and gated to the fourth capacitor output; And 상기 제2 펌핑 신호를 부스팅하여 상기 제3 부스트 노드를 부스트시키는 제5 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a fifth capacitor boosting the second pumping signal to boost the third boost node. 제19항에 있어서, 상기 제3 펌프단은The method of claim 19, wherein the third pump stage 상기 전원 전압과 상기 제4 부스트 노드 사이에 다이오드 연결된 제11 엔모스 트랜지스터;An eleventh NMOS transistor diode-connected between the power supply voltage and the fourth boost node; 제3 프리차아지 신호를 부스팅하는 제6 커패시터;A sixth capacitor boosting the third precharge signal; 상기 전원 전압과 상기 제6 커패시터 출력 사이에 다이오드 연결된 제12 엔모스 트랜지스터;A twelfth NMOS transistor diode-connected between the power supply voltage and the sixth capacitor output; 상기 전원 전압과 상기 제6 커패시터 출력 사이에 연결되고 상기 제4 부스트 노드에 게이팅되는 제13 엔모스 트랜지스터; 및A thirteenth NMOS transistor coupled between the power supply voltage and the sixth capacitor output and gated to the fourth boost node; And 상기 제3 펌핑 신호를 부스팅하여 상기 제4 부스트 노드를 부스트시키는 제7 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a seventh capacitor boosting the third pumping signal to boost the fourth boost node. 제19항에 있어서, 상기 제1 스위치부는The method of claim 19, wherein the first switch unit 상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;An eighth capacitor boosting the first switching signal; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;A fourteenth NMOS transistor diode-connected between the power supply voltage and the eighth capacitor output; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;A fifteenth NMOS transistor coupled between the power supply voltage and the eighth capacitor output and gated to the boosted first precharge signal; 상기 제2 부스트 노드와 상기 제3 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제16 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a sixteenth NMOS transistor coupled between the second boost node and the third boost node and gated to the eighth capacitor output. 제19항에 있어서, 상기 제2 스위치부는The method of claim 19, wherein the second switch unit 상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;An eighth capacitor boosting the first switching signal; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;A fourteenth NMOS transistor diode-connected between the power supply voltage and the eighth capacitor output; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;A fifteenth NMOS transistor coupled between the power supply voltage and the eighth capacitor output and gated to the boosted first precharge signal; 상기 제1 부스트 노드와 상기 제4 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제17 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a seventeenth NMOS transistor connected between the first boost node and the fourth boost node and gated to the eighth capacitor output. 제19항에 있어서, 상기 제3 스위치부는The method of claim 19, wherein the third switch unit 상기 제2 스위칭 신호를 부스팅하는 제9 커패시터;A ninth capacitor boosting the second switching signal; 상기 전원 전압과 상기 제9 커패시터 출력 사이에 다이오드 연결된 제18 엔 모스 트랜지스터;An eighteenth NMOS transistor diode-connected between the power supply voltage and the ninth capacitor output; 상기 전원 전압과 상기 제9 커패시터 출력 사이에 연결되고 상기 부스트된 제2 프리차아지 신호에 게이팅되는 제19 엔모스 트랜지스터;A nineteenth NMOS transistor coupled between the power supply voltage and the ninth capacitor output and gated to the boosted second precharge signal; 상기 제3 부스트 노드와 상기 제4 부스트 노드 사이에 연결되고 상기 제9 커패시터 출력에 게이팅되는 제20 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a twentieth NMOS transistor coupled between the third boost node and the fourth boost node and gated to the ninth capacitor output. 제19항에 있어서, 상기 제4 스위치부는The method of claim 19, wherein the fourth switch unit 상기 제3 스위칭 신호를 부스팅하는 제10 커패시터;A tenth capacitor boosting the third switching signal; 상기 전원 전압과 상기 제10 커패시터 출력 사이에 다이오드 연결된 제21 엔모스 트랜지스터;A twenty-first NMOS transistor diode-connected between the power supply voltage and the tenth capacitor output; 상기 전원 전압과 상기 제10 커패시터 출력 사이에 연결되고 부스트된 제3 프리차아지 신호에 게이팅되는 제22 엔모스 트랜지스터;A twenty-second NMOS transistor coupled between the power supply voltage and the tenth capacitor output and gated to a boosted third precharge signal; 상기 제10 커패시터 출력과 상기 제4 부스트 노드 사이에 연결되고 상기 부스트된 제3 프리차아지 신호에 게이팅되는 제23 엔모스 트랜지스터;A twenty-third NMOS transistor coupled between the tenth capacitor output and the fourth boost node and gated to the boosted third precharge signal; 상기 제4 부스트 노드와 상기 승압 전압 사이에 연결되고 상기 제10 커패시터 출력에 게이팅되는 제24 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a twenty-fourth NMOS transistor coupled between the fourth boost node and the boost voltage and gated to the tenth capacitor output. 제1 프리차아지 신호에 응답하여 제1 부스트 노드를 전원 전압 레벨로 프리 차아지시키고, 제1 펌핑 신호에 응답하여 상기 제1 부스트 노드를 부스트시키는 제1 펌프단;A first pump stage for precharging the first boost node to a power supply voltage level in response to a first precharge signal and boosting the first boost node in response to a first pumping signal; 상기 제1 프리차아지 신호에 응답하여 제2 부스트 노드를 상기 전원 전압 레벨로 프리차아지시키고, 상기 제1 펌핑 신호에 응답하여 상기 제2 부스트 노드를 부스트시키고, 제2 프리차아지 신호에 응답하여 제3 부스트 노드를 프리차아지시키고, 제2 펌핑 신호에 응답하여 상기 제3 부스트 노드를 부스트시키는 제2 펌프단;Precharge a second boost node to the power supply voltage level in response to the first precharge signal, boost the second boost node in response to the first pumping signal, and respond to a second precharge signal A second pump stage for precharging a third boost node and boosting the third boost node in response to a second pumping signal; 상기 전원 전압 레벨과 승압 전압 레벨을 비교하는 차아지 펌프부에 의해 상기 제4 부스트 노드를 소정의 전압 레벨로 프리차아지시키고, 상기 제3 펌핑 신호에 응답하여 제4 부스트 노드를 부스트시키는 제3 펌프단;A third pump for precharging the fourth boost node to a predetermined voltage level by a charge pump unit comparing the power supply voltage level and the boosted voltage level, and boosting a fourth boost node in response to the third pumping signal; Pump stage; 제1 스위칭 신호에 응답하여 상기 제2 부스트 노드를 제3 부스트 노드로 연결시키는 제1 스위치부;A first switch unit connecting the second boost node to a third boost node in response to a first switching signal; 상기 제1 스위칭 신호에 응답하여 상기 제1 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제2 스위치부; A second switch unit connecting the first boost node to the fourth boost node in response to the first switching signal; 제2 스위칭 신호에 응답하여 상기 제3 부스트 노드를 상기 제4 부스트 노드로 연결시키는 제3 스위치부; 및A third switch unit connecting the third boost node to the fourth boost node in response to a second switching signal; And 제3 스위칭 신호에 응답하여 상기 제4 부스트 노드를 상기 승압 전압으로 연결시키는 제4 스위치부를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a fourth switch unit configured to connect the fourth boost node to the boosted voltage in response to a third switching signal. 제28항에 있어서, 상기 차아지 보상부는The method of claim 28, wherein the charge compensation unit 상기 전원 전압에 한쪽 단이 연결되는 제1 저항;A first resistor having one end connected to the power supply voltage; 상기 승압 전압에 한쪽 단이 연결되는 제2 저항;A second resistor having one end connected to the boosted voltage; 상기 제2 저항의 한쪽 단과 접지 전압 사이에 연결되는 제3 저항;A third resistor connected between one end of the second resistor and a ground voltage; 상기 제1 저항의 다른쪽 단과 상기 제2 저항의 다른쪽 단을 입력하는 제1 비교기;A first comparator configured to input the other end of the first resistor and the other end of the second resistor; 상기 제1 저항의 다른쪽 단과 상기 제1 비교기의 출력 사이에 연결되는 제4 저항;A fourth resistor connected between the other end of the first resistor and the output of the first comparator; 상기 제1 비교기 출력과 상기 제4 부스트 노드를 입력하는 제2 비교기; 및A second comparator for inputting the first comparator output and the fourth boost node; And 상기 승압 전압에 그 소스가 연결되고 상기 제4 부스트 노드에 그 드레인이 연결되고 상기 제2 비교기 출력에 그 게이트가 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And an NMOS transistor having a source connected to the boosted voltage, a drain connected to the fourth boost node, and a gate connected to the output of the second comparator. 제28항에 있어서, 상기 제1 펌프단은The method of claim 28, wherein the first pump stage 상기 전원 전압과 상기 제1 부스트 노드 사이에 다이오드 연결된 제1 엔모스 트랜지스터;A first NMOS transistor diode-connected between the power supply voltage and the first boost node; 상기 제1 프리차아지 신호를 부스팅하는 제1 커패시터;A first capacitor boosting the first precharge signal; 상기 전원 전압과 상기 제1 커패시터 출력 사이에 다이오드 연결된 제2 엔모스 트랜지스터;A second NMOS transistor diode-connected between the power supply voltage and the first capacitor output; 상기 전원 전압과 상기 제1 커패시터 출력 사이에 연결되고 상기 부스트된 제1 펌핑 신호에 게이팅되는 제3 엔모스 트랜지스터;A third NMOS transistor coupled between the power supply voltage and the first capacitor output and gated to the boosted first pumping signal; 상기 전원 전압과 상기 제1 부스트 노드 사이에 연결되고 상기 제1 커패시터 출력에 게이팅되는 제4 엔모스 트랜지스터; 및 A fourth NMOS transistor coupled between the power supply voltage and the first boost node and gated to the first capacitor output; And 상기 제1 펌핑 신호를 부스팅하여 상기 제1 부스트 노드를 부스트시키는 제2 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a second capacitor boosting the first pumping signal to boost the first boost node. 제28항에 있어서, 상기 제2 펌프단은The method of claim 28, wherein the second pump stage 상기 전원 전압과 상기 제2 부스트 노드 사이에 다이오드 연결된 제5 엔모스 트랜지스터;A fifth NMOS transistor diode-connected between the power supply voltage and the second boost node; 상기 제1 펌핑 신호를 부스팅하여 상기 제2 부스트 노드를 부스트시키는 제3 커패시터;A third capacitor boosting the first pumping signal to boost the second boost node; 상기 전원 전압과 상기 제2 부스트 노드 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제6 엔모스 트랜지스터;A sixth NMOS transistor coupled between the power supply voltage and the second boost node and gated to the boosted first precharge signal; 상기 전원 전압과 상기 제3 부스트 노드 사이에 다이오드 연결된 제7 엔모스 트랜지스터;A seventh NMOS transistor diode-connected between the power supply voltage and the third boost node; 상기 제2 프리차아지 신호를 부스팅하는 제4 커패시터;A fourth capacitor boosting the second precharge signal; 상기 전원 전압과 상기 제4 커패시터 출력 사이에 다이오드 연결된 제8 엔모스 트랜지스터;An eighth NMOS transistor diode-connected between the power supply voltage and the fourth capacitor output; 상기 전원 전압과 상기 제4 커패시터 출력 사이에 연결되고 상기 제3 부스트 노드에 게이팅되는 제9 엔모스 트랜지스터;A ninth NMOS transistor coupled between the power supply voltage and the fourth capacitor output and gated to the third boost node; 상기 전원 전압과 상기 제3 부스트 노드 사이에 연결되고 상기 제4 커패시터 출력에 게이팅되는 제10 엔모스 트랜지스터; 및 A tenth NMOS transistor coupled between the power supply voltage and the third boost node and gated to the fourth capacitor output; And 상기 제2 펌핑 신호를 부스팅하여 상기 제3 부스트 노드를 부스트시키는 제5 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a fifth capacitor boosting the second pumping signal to boost the third boost node. 제28항에 있어서, 상기 제3 펌프단은The method of claim 28, wherein the third pump stage 상기 전원 전압과 상기 제4 부스트 노드 사이에 다이오드 연결된 제11 엔모스 트랜지스터;An eleventh NMOS transistor diode-connected between the power supply voltage and the fourth boost node; 제3 프리차아지 신호를 부스팅하는 제6 커패시터;A sixth capacitor boosting the third precharge signal; 상기 전원 전압과 상기 제6 커패시터 출력 사이에 다이오드 연결된 제12 엔모스 트랜지스터;A twelfth NMOS transistor diode-connected between the power supply voltage and the sixth capacitor output; 상기 전원 전압과 상기 제6 커패시터 출력 사이에 연결되고 상기 제4 부스트 노드에 게이팅되는 제13 엔모스 트랜지스터; 및A thirteenth NMOS transistor coupled between the power supply voltage and the sixth capacitor output and gated to the fourth boost node; And 상기 제3 펌핑 신호를 부스팅하여 상기 제4 부스트 노드를 부스트시키는 제7 커패시터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a seventh capacitor boosting the third pumping signal to boost the fourth boost node. 제28항에 있어서, 상기 제1 스위치부는The method of claim 28, wherein the first switch unit 상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;An eighth capacitor boosting the first switching signal; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;A fourteenth NMOS transistor diode-connected between the power supply voltage and the eighth capacitor output; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;A fifteenth NMOS transistor coupled between the power supply voltage and the eighth capacitor output and gated to the boosted first precharge signal; 상기 제2 부스트 노드와 상기 제3 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제16 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a sixteenth NMOS transistor coupled between the second boost node and the third boost node and gated to the eighth capacitor output. 제28항에 있어서, 상기 제2 스위치부는The method of claim 28, wherein the second switch unit 상기 제1 스위칭 신호를 부스팅하는 제8 커패시터;An eighth capacitor boosting the first switching signal; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 다이오드 연결된 제14 엔모스 트랜지스터;A fourteenth NMOS transistor diode-connected between the power supply voltage and the eighth capacitor output; 상기 전원 전압과 상기 제8 커패시터 출력 사이에 연결되고 상기 부스트된 제1 프리차아지 신호에 게이팅되는 제15 엔모스 트랜지스터;A fifteenth NMOS transistor coupled between the power supply voltage and the eighth capacitor output and gated to the boosted first precharge signal; 상기 제1 부스트 노드와 상기 제4 부스트 노드 사이에 연결되고 상기 제8 커패시터 출력에 게이팅되는 제17 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a seventeenth NMOS transistor connected between the first boost node and the fourth boost node and gated to the eighth capacitor output. 제28항에 있어서, 상기 제3 스위치부는The method of claim 28, wherein the third switch unit 상기 제2 스위칭 신호를 부스팅하는 제9 커패시터;A ninth capacitor boosting the second switching signal; 상기 전원 전압과 상기 제9 커패시터 출력 사이에 다이오드 연결된 제18 엔모스 트랜지스터;An eighteenth NMOS transistor diode-connected between the power supply voltage and the ninth capacitor output; 상기 전원 전압과 상기 제9 커패시터 출력 사이에 연결되고 상기 부스트된 제2 프리차아지 신호에 게이팅되는 제19 엔모스 트랜지스터;A nineteenth NMOS transistor coupled between the power supply voltage and the ninth capacitor output and gated to the boosted second precharge signal; 상기 제3 부스트 노드와 상기 제4 부스트 노드 사이에 연결되고 상기 제9 커패시터 출력에 게이팅되는 제20 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a twentieth NMOS transistor coupled between the third boost node and the fourth boost node and gated to the ninth capacitor output. 제28항에 있어서, 상기 제4 스위치부는The method of claim 28, wherein the fourth switch unit 상기 제3 스위칭 신호를 부스팅하는 제10 커패시터;A tenth capacitor boosting the third switching signal; 상기 전원 전압과 상기 제10 커패시터 출력 사이에 다이오드 연결된 제21 엔모스 트랜지스터;A twenty-first NMOS transistor diode-connected between the power supply voltage and the tenth capacitor output; 상기 전원 전압과 상기 제10 커패시터 출력 사이에 연결되고 부스트된 제3 프리차아지 신호에 게이팅되는 제22 엔모스 트랜지스터;A twenty-second NMOS transistor coupled between the power supply voltage and the tenth capacitor output and gated to a boosted third precharge signal; 상기 제10 커패시터 출력과 상기 제4 부스트 노드 사이에 연결되고 상기 부스트된 제3 프리차아지 신호에 게이팅되는 제23 엔모스 트랜지스터;A twenty-third NMOS transistor coupled between the tenth capacitor output and the fourth boost node and gated to the boosted third precharge signal; 상기 제4 부스트 노드와 상기 승압 전압 사이에 연결되고 상기 제10 커패시터 출력에 게이팅되는 제24 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a twenty-fourth NMOS transistor coupled between the fourth boost node and the boost voltage and gated to the tenth capacitor output. 프리차아징과 부스팅 동작의 연속으로 승압 전압을 발생하는 승압 전압 발생 회로에 있어서,In a boosted voltage generation circuit that generates a boosted voltage in succession of precharging and boosting operations, 최종 부스팅 동작으로 부스트된 부스트 노드를 상기 승압 전압으로 전달하는 스위치; 및A switch for transferring a boost node boosted in a final boosting operation to the boosted voltage; And 상기 프리차아징시 상기 부스트된 부스트 노드로부터 전원 전압으로의 경로 형성을 방지하는 키퍼를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a keeper for preventing the formation of a path from the boosted boost node to a power supply voltage during the precharging. 제37항에 있어서, 상기 키퍼는38. The system of claim 37, wherein the keeper is 상기 전원 전압과 상기 부스트 노드 사이에 연결되는 큰 저항으로 구성되는 것을 특징으로 하는 승압 전압 발생 회로.A boosted voltage generator circuit comprising a large resistor connected between the power supply voltage and the boost node. 제37항에 있어서, 상기 키퍼는38. The system of claim 37, wherein the keeper is 상기 전원 전압과 상기 부스트 노드 사이에 연결되는 너비(width) 대비 길이(length)가 큰 트랜지스터로 구성되는 것을 특징으로 하는 승압 전압 발생 회로.A boosted voltage generation circuit comprising a transistor having a length greater than a width connected between the power supply voltage and the boost node. 프리차아징과 부스팅 동작의 연속으로 승압 전압을 발생하는 승압 전압 발생 회로에 있어서,In a boosted voltage generation circuit that generates a boosted voltage in succession of precharging and boosting operations, 최종 부스팅 동작으로 부스트된 부스트 노드를 상기 승압 전압으로 전달하는 스위치; 및A switch for transferring a boost node boosted in a final boosting operation to the boosted voltage; And 상기 프리차아징시 상기 부스트 노드의 전압 레벨을 소정의 레벨로 일정하게 유지시키는 차아지 보상부를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And a charge compensator for maintaining a constant voltage level of the boost node at a predetermined level during the precharging. 제40항에 있어서, 상기 차아지 보상부는41. The method of claim 40, wherein the charge compensation unit 상기 부스트 노드의 전압 레벨이 상기 승압 전압 레벨과 전원 전압 레벨의 차이 만큼 유지시키는 것을 특징으로 하는 승압 전압 발생 회로.And boosting the voltage level of the boost node by the difference between the boosting voltage level and the power supply voltage level. 제40항에 있어서, 상기 차아지 보상부는41. The method of claim 40, wherein the charge compensation unit 전원 전압에 한쪽 단이 연결되는 제1 저항;A first resistor having one end connected to the power supply voltage; 상기 승압 전압에 한쪽 단이 연결되는 제2 저항;A second resistor having one end connected to the boosted voltage; 상기 제2 저항의 한쪽 단과 접지 전압 사이에 연결되는 제3 저항;A third resistor connected between one end of the second resistor and a ground voltage; 상기 제1 저항의 다른쪽 단과 상기 제2 저항의 다른쪽 단을 입력하는 제1 비교기;A first comparator configured to input the other end of the first resistor and the other end of the second resistor; 상기 제1 저항의 다른쪽 단과 상기 제1 비교기의 출력 사이에 연결되는 제4 저항;A fourth resistor connected between the other end of the first resistor and the output of the first comparator; 상기 제1 비교기 출력과 상기 제4 부스트 노드를 입력하는 제2 비교기; 및A second comparator for inputting the first comparator output and the fourth boost node; And 상기 승압 전압에 그 소스가 연결되고 상기 제4 부스트 노드에 그 드레인이 연결되고 상기 제2 비교기 출력에 그 게이트가 연결되는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 승압 전압 발생 회로.And an NMOS transistor having a source connected to the boosted voltage, a drain connected to the fourth boost node, and a gate connected to the output of the second comparator.
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