KR101052924B1 - Test Mode Enable Control Circuit - Google Patents

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KR101052924B1
KR101052924B1 KR1020080132034A KR20080132034A KR101052924B1 KR 101052924 B1 KR101052924 B1 KR 101052924B1 KR 1020080132034 A KR1020080132034 A KR 1020080132034A KR 20080132034 A KR20080132034 A KR 20080132034A KR 101052924 B1 KR101052924 B1 KR 101052924B1
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Abstract

본 발명은 제1 퓨즈 및 제2 퓨즈를 포함하고, 상기 제1 퓨즈 및 제2 퓨즈의 컷팅 여부에 따라 각각 제1 설정신호 및 제2 설정신호를 생성하는 퓨즈셋과, 상기 제1 및 제2 설정신호의 조합에 따라 인에이블되는 제어신호를 생성하는 제어신호 생성부와, 제1 테스트모드 인에이블신호를 전달하여 테스트모드 진입을 위한 제2 테스트모드 인에이블신호로 출력하되, 상기 제어신호에 응답하여 상기 제2 테스트모드 인에이블신호를 디스에이블시키는 전달제어부를 포함하는 테스트모드 인에이블 제어회로를 제공한다.The present invention includes a fuse set including a first fuse and a second fuse, the fuse set generating a first set signal and a second set signal according to whether the first fuse and the second fuse are cut, and the first and second fuses. A control signal generation unit for generating a control signal enabled according to a combination of a set signal and a first test mode enable signal is transmitted and output as a second test mode enable signal for entering a test mode. A test mode enable control circuit comprising a transfer control unit for disabling the second test mode enable signal in response.

퓨즈, 테스트모드, 어드레스, 모드 레지스터 라이트, MRW Fuse, Test Mode, Address, Mode Register Light, MRW

Description

테스트모드 인에이블 제어회로{TEST MODE ENABLE CONTROL CIRCUIT}Test Mode Enable Control Circuit {TEST MODE ENABLE CONTROL CIRCUIT}

본 발명은 테스트모드 인에이블 제어회로에 관한 것으로, 보다 구체적으로, 모드 레지스터 셋 동작시 테스트모드로 진입하는 오동작을 방지하도록 한 테스트모드 인에이블 제어회로에 관한 것이다.The present invention relates to a test mode enable control circuit, and more particularly, to a test mode enable control circuit for preventing a malfunction that enters a test mode during a mode register set operation.

최근, 반도체 메모리 장치는 기술의 발달에 따라 고집적화, 고속화가 지속적으로 이루어지고 있으며, 대형 가전제품에서부터 소형 모바일 제품에 이르기까지 다양한 제품에 탑재되어 사용되고 있다. 이에 따라, 반도체 메모리 장치를 대량으로 양산하고 있으며, 불량률을 낮추기 위해 다양한 종류의 테스트를 시행하고 있다.In recent years, semiconductor memory devices have been continuously integrated with high speed and high speed according to the development of technology, and are used in various products ranging from large home appliances to small mobile products. As a result, a large amount of semiconductor memory devices are mass-produced, and various kinds of tests are performed to reduce the defect rate.

통상, 웨이퍼 제조 공정이 완료되고 패키징 전 단계에서 반도체 메모리 장치의 성능을 테스트하게 되는데, 이때, 특정 커맨드와 어드레스 신호가 입력되는 경우 반도체 메모리 장치가 테스트모드로 진입하도록 설정된다.In general, the wafer fabrication process is completed and the performance of the semiconductor memory device is tested at the pre-packaging stage. In this case, when a specific command and an address signal are input, the semiconductor memory device is set to enter the test mode.

특히, LPDDR2 이상의 고성능 반도체 메모리 장치는 특정 어드레스 신호가 하이레벨로 입력되고, 모드 레지스터 라이트 커맨드(Mode Register Write, 이하MRW)가 입력되는 경우 테스트모드로 진입한다. 이때, 진행될 테스트의 종류는 별도의 테스트 핀들을 통해 입력되는 정보에 따라 결정된다.In particular, the high performance semiconductor memory device of LPDDR2 or higher enters the test mode when a specific address signal is input at a high level and a mode register write command (MRW) is input. In this case, the type of test to be performed is determined according to information input through separate test pins.

한편, 반도체 메모리 장치가 동작을 수행하기 위해서는 사전에 모드 레지스터에 카스 레이턴시(Cas Latency: CL), 버스트 랭쓰(Burst Length: BL) 및 버스트 타입(Burst Type) 등의 동작 정보가 저장되어야 한다. LPDDR2의 경우 모드 레지스터 라이트 커맨드(MRW)가 입력되는 경우 모드 레지스터에 동작 정보를 저장하기 위한 모드 레지스터 셋 동작이 수행되는데, 이때, 모드 레지스터에는 입력되는 어드레스 신호들의 조합에 따라 카스 레이턴시(CL), 버스트 랭쓰(BL) 및 버스트 타입(BT)이 저장된다.Meanwhile, in order for the semiconductor memory device to perform an operation, operation information such as cas latency (CL), burst length (BL), and burst type (Burst Type) must be stored in the mode register in advance. In the case of LPDDR2, when a mode register write command (MRW) is input, a mode register set operation for storing operation information is performed in the mode register. At this time, the mode register has a cascade latency (CL), Burst length BL and burst type BT are stored.

그런데, 모드 레지스터 셋 동작시 테스트모드가 아님에도 불구하고, 상기 특정 어드레스 신호가 하이레벨 상태가 되는 경우에는 반도체 메모리 장치가 의도하지 않게 테스트모드로 진입하는 오작동이 일어날 수 있다.However, even when the mode register set operation is not the test mode, a malfunction may occur in which the semiconductor memory device enters the test mode unintentionally.

따라서, 본 발명은 퓨즈 컷팅에 따라 테스트모드 진입 가능 여부를 제어함으로써, 모드 레지스터 셋 동작 중 의도하지 않은 테스트모드 진입을 차단할 수 있을 뿐만 아니라 다시 테스트모드 진입이 가능한 상태로 복귀가 가능한 테스트모드 인에이블 제어회로를 개시한다.Therefore, according to the present invention, by controlling whether the test mode can be entered according to the cutting of the fuse, the test mode enables not only the unintended entry into the test mode during the mode register set operation but also the return to the test mode. Start the control circuit.

이를 위해 본 발명은 제1 퓨즈 및 제2 퓨즈를 포함하고, 상기 제1 퓨즈 및 제2 퓨즈의 컷팅 여부에 따라 각각 제1 설정신호 및 제2 설정신호를 생성하는 퓨즈셋과, 상기 제1 및 제2 설정신호의 조합에 따라 인에이블되는 제어신호를 생성하는 제어신호 생성부와, 제1 테스트모드 인에이블신호를 전달하여 테스트모드 진입을 위한 제2 테스트모드 인에이블신호로 출력하되, 상기 제어신호에 응답하여 상기 제2 테스트모드 인에이블신호를 디스에이블시키는 전달제어부를 포함하는 테스트모드 인에이블 제어회로를 제공한다.To this end, the present invention includes a fuse set including a first fuse and a second fuse, and generating a first set signal and a second set signal according to whether the first fuse and the second fuse are cut, and the first and second fuses. The control signal generation unit for generating a control signal enabled according to the combination of the second set signal and the first test mode enable signal is transmitted to output a second test mode enable signal for entering the test mode, the control A test mode enable control circuit including a transfer control unit for disabling the second test mode enable signal in response to a signal is provided.

본 발명에서, 상기 퓨즈셋은 상기 제1 퓨즈가 컷팅되고, 상기 제2 퓨즈가 컷팅되지 않은 경우 인에이블되는 제1 설정신호와 디스에이블되는 제2 설정신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the fuse set generates the first setting signal enabled and the second setting signal disabled when the first fuse is cut and the second fuse is not cut.

본 발명에서, 상기 제어신호 생성부는 상기 제1 설정신호 및 제2 설정신호를 입력받아 인에이블되는 제어신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the control signal generating unit generates the control signal enabled by receiving the first setting signal and the second setting signal.

본 발명에서, 상기 전달제어부는 상기 제어신호에 응답하여 상기 제2 테스트모드 인에이블신호를 디스에이블시키는 것이 바람직하다.In the present invention, the transfer control unit preferably disables the second test mode enable signal in response to the control signal.

본 발명에서, 상기 퓨즈셋은 상기 제1 퓨즈가 컷팅되고, 상기 제2 퓨즈가 컷 팅되는 경우 인에이블되는 제1 설정신호와 인에이블되는 제2 설정신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the fuse set generates the first set signal enabled and the second set signal enabled when the first fuse is cut and the second fuse is cut.

본 발명에서, 상기 제어신호 생성부는 상기 제1 설정신호 및 제2 설정신호를 입력받아 디스에이블되는 제어신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the control signal generator generates the control signal disabled by receiving the first setting signal and the second setting signal.

본 발명에서, 상기 전달제어부는 상기 제어신호에 응답하여, 상기 제1 테스트모드 인에이블신호를 전달하여 상기 제2 테스트모드 인에이블신호를 출력하는 것이 바람직하다.In the present invention, it is preferable that the transfer control unit outputs the second test mode enable signal by transmitting the first test mode enable signal in response to the control signal.

본 발명에서, 상기 퓨즈셋은 상기 제1 퓨즈의 컷팅 여부에 따라 상기 제1 설정신호를 생성하는 제1 퓨즈부와, 상기 제2 퓨즈의 컷팅 여부에 따라 상기 제2 설정신호를 생성하는 제2 퓨즈부를 포함한다.The fuse set may include a first fuse unit generating the first set signal according to whether the first fuse is cut, and a second set signal generating the second set signal according to whether the second fuse is cut. It includes a fuse unit.

본 발명에서, 상기 제1 퓨즈부는 전원전압과 제1 노드 사이에 연결되는 상기 제1 퓨즈와, 파워업 구간에서 턴-온되어 상기 제1 노드를 풀다운 구동하는 제1 스위칭소자와, 상기 제1 퓨즈의 컷팅 여부에 따라 레벨이 결정되는 제1 노드의 신호를 래치하는 제1 래치부와, 상기 제1 래치부의 출력신호를 반전시켜 제1 설정신호를 생성하는 제1 인버터를 포함한다.The first fuse unit may include the first fuse connected between a power supply voltage and a first node, a first switching device turned on in a power-up period to pull down the first node, and the first fuse; And a first latch unit for latching a signal of a first node whose level is determined according to whether a fuse is cut, and a first inverter for inverting an output signal of the first latch unit to generate a first set signal.

본 발명에서, 상기 제2 퓨즈부는 전원전압과 제2 노드 사이에 연결되는 상기 제2 퓨즈와, 파워업 구간에서 턴-온되어 상기 제2 노드를 풀다운 구동하는 제2 스위칭소자와, 상기 제2 퓨즈의 컷팅 여부에 따라 레벨이 결정되는 제2 노드의 신호를 래치하는 제2 래치부와, 상기 제2 래치부의 출력신호를 반전시켜 제2 설정신호를 생성하는 제2 인버터를 포함한다.The second fuse unit may include the second fuse connected between a power supply voltage and a second node, a second switching device turned on in a power-up period to pull down the second node, and the second fuse. And a second latch unit for latching a signal of a second node whose level is determined according to whether a fuse is cut, and a second inverter for inverting an output signal of the second latch unit to generate a second set signal.

본 발명에서, 상기 제어신호 생성부는 상기 제1 설정신호 및 제2 설정신호를 입력받아 상기 제1 퓨즈 및 제2 퓨즈의 컷팅 여부에 따른 상태신호를 생성하는 상태판별부와, 상기 상태신호를 래치하여 상기 제어신호를 생성하는 제3 래치부를 포함한다.In an embodiment of the present invention, the control signal generation unit receives the first setting signal and the second setting signal and generates a state signal according to whether the first fuse and the second fuse is cut, and latches the state signal. And a third latch unit generating the control signal.

또한, 본 발명은 기설정된 커맨드 및 어드레스 신호의 조합이 입력되는 경우 인에이블되는 제1 테스트모드신호 인에이블신호를 생성하는 테스트모드 인에이블신호 생성부와, 상기 제1 테스트모드신호를 전달하여 테스트모드 진입을 위한 제2 테스트모드 인에이블신호로 출력하되, 퓨즈 컷팅 여부에 따라 상기 제2 테스트모드 인에이블신호를 디스에이블시키는 출력제어회로를 포함하는 테스트모드 인에이블 제어회로를 제공한다.The present invention also provides a test mode enable signal generator for generating a first test mode signal enable signal that is enabled when a combination of a predetermined command and address signal is input, and transfers the first test mode signal to a test. A test mode enable control circuit outputs a second test mode enable signal for mode entry, and includes an output control circuit for disabling the second test mode enable signal according to whether a fuse is cut.

본 발명에서, 상기 기설정된 커맨드는 모드 레지스터 라이트 커맨드(MRW)인 것이 바람직하다.In the present invention, the predetermined command is preferably a mode register write command MRW.

본 발명에서, 상기 출력제어회로는 제1 퓨즈 및 제2 퓨즈를 포함하고, 상기 제1 퓨즈 및 제2 퓨즈의 컷팅 여부에 따라 각각 제1 설정신호 및 제2 설정신호를 생성하는 퓨즈셋과, 상기 제1 및 제2 설정신호의 조합에 따라 인에이블되는 제어신호를 생성하는 제어신호 생성부와, 제1 테스트모드 인에이블신호를 전달하여 테스트모드 진입을 위한 제2 테스트모드 인에이블신호로 출력하되, 상기 제어신호에 응답하여 상기 제2 테스트모드 인에이블신호를 디스에이블시키는 전달제어부를 포함한다.In an embodiment of the present invention, the output control circuit includes a fuse set including a first fuse and a second fuse, and generating a first set signal and a second set signal according to whether the first fuse and the second fuse are cut, respectively; A control signal generator for generating a control signal enabled according to the combination of the first and second set signals and a first test mode enable signal are transmitted to output a second test mode enable signal for entering a test mode. The control unit may include a transfer control unit configured to disable the second test mode enable signal in response to the control signal.

본 발명에서, 상기 퓨즈셋은 상기 제1 퓨즈가 컷팅되고, 상기 제2 퓨즈가 컷 팅되지 않은 경우 인에이블되는 제1 설정신호와 디스에이블되는 제2 설정신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the fuse set generates a first set signal enabled and a second set signal disabled when the first fuse is cut and the second fuse is not cut.

본 발명에서, 상기 제어신호 생성부는 상기 제1 설정신호 및 제2 설정신호를 입력받아 인에이블되는 제어신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the control signal generator generates the control signal enabled by receiving the first and second setting signals.

본 발명에서, 상기 전달제어부는 상기 제어신호에 응답하여 상기 제2 테스트모드 인에이블신호를 디스에이블시키는 것이 바람직하다.In the present invention, the transfer control unit preferably disables the second test mode enable signal in response to the control signal.

본 발명에서, 상기 퓨즈셋은 상기 제1 퓨즈가 컷팅되고, 상기 제2 퓨즈가 컷팅되는 경우 인에이블되는 제1 설정신호와 인에이블되는 제2 설정신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the fuse set generates a first set signal enabled and a second set signal enabled when the first fuse is cut and the second fuse is cut.

본 발명에서, 상기 제어신호 생성부는 상기 제1 설정신호 및 제2 설정신호를 입력받아 디스에이블되는 제어신호를 생성하는 것이 바람직하다.In the present invention, it is preferable that the control signal generator generates the control signal disabled by receiving the first setting signal and the second setting signal.

본 발명에서, 상기 전달제어부는 상기 제어신호에 응답하여, 상기 제1 테스트모드 인에이블신호를 전달하여 상기 제2 테스트모드 인에이블신호를 출력하는 것이 바람직하다.In the present invention, it is preferable that the transfer control unit outputs the second test mode enable signal by transmitting the first test mode enable signal in response to the control signal.

본 발명에서, 상기 퓨즈셋은 상기 제1 퓨즈의 컷팅 여부에 따라 상기 제1 설정신호를 생성하는 제1 퓨즈부와, 상기 제2 퓨즈의 컷팅 여부에 따라 상기 제2 설정신호를 생성하는 제2 퓨즈부를 포함한다.The fuse set may include a first fuse unit generating the first set signal according to whether the first fuse is cut, and a second set signal generating the second set signal according to whether the second fuse is cut. It includes a fuse unit.

본 발명에서, 상기 제1 퓨즈부는 전원전압과 제1 노드 사이에 연결되는 상기 제1 퓨즈와, 파워업 구간에서 턴-온되어 상기 제1 노드를 풀다운 구동하는 제1 스위칭소자와, 상기 제1 퓨즈의 컷팅 여부에 따라 레벨이 결정되는 제1 노드의 신호 를 래치하는 제1 래치부와, 상기 제1 래치부의 출력신호를 반전시켜 제1 설정신호를 생성하는 제1 인버터를 포함한다.The first fuse unit may include the first fuse connected between a power supply voltage and a first node, a first switching device turned on in a power-up period to pull down the first node, and the first fuse; And a first latch unit for latching a signal of a first node whose level is determined according to whether a fuse is cut, and a first inverter for inverting an output signal of the first latch unit to generate a first set signal.

본 발명에서, 상기 제2 퓨즈부는 전원전압과 제2 노드 사이에 연결되는 상기 제2 퓨즈와, 파워업 구간에서 턴-온되어 상기 제2 노드를 풀다운 구동하는 제2 스위칭소자와, 상기 제2 퓨즈의 컷팅 여부에 따라 레벨이 결정되는 제2 노드의 신호를 래치하는 제2 래치부와, 상기 제2 래치부의 출력신호를 반전시켜 제2 설정신호를 생성하는 제2 인버터를 포함한다.The second fuse unit may include the second fuse connected between a power supply voltage and a second node, a second switching device turned on in a power-up period to pull down the second node, and the second fuse. And a second latch unit for latching a signal of a second node whose level is determined according to whether a fuse is cut, and a second inverter for inverting an output signal of the second latch unit to generate a second set signal.

본 발명에서, 상기 제어신호 생성부는 상기 제1 설정신호 및 제2 설정신호를 입력받아 상기 제1 퓨즈 및 제2 퓨즈의 컷팅 여부에 따른 상태신호를 생성하는 상태판별부와, 상기 상태신호를 래치하여 상기 제어신호를 생성하는 제3 래치부를 포함한다.In an embodiment of the present invention, the control signal generation unit receives the first setting signal and the second setting signal and generates a state signal according to whether the first fuse and the second fuse is cut, and latches the state signal. And a third latch unit generating the control signal.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These embodiments are only for illustrating the present invention, and the scope of rights of the present invention is not limited by these embodiments.

도1은 본 발명의 실시예에 따른 테스트모드 인에이블 제어회로의 구성을 도시한 블럭도이다.1 is a block diagram showing the configuration of a test mode enable control circuit according to an embodiment of the present invention.

테스트모드 인에이블 제어회로는 도1에 도시된 바와 같이, 테스트모드 인에이블신호 생성부(1) 및 출력제어회로(2)로 구성된다.As shown in FIG. 1, the test mode enable control circuit includes a test mode enable signal generator 1 and an output control circuit 2.

테스트모드 인에이블신호 생성부(1)는 모드 레지스터 라이트 커맨드(MRW) 및 제7 어드레스신호(ADD<7>)를 입력받아 제1 테스트모드 인에이블신호(TME1)를 생성한다. 여기서, 모드 레지스터 라이트 커맨드(MRW)는 모드 레지스터에 카스 레이턴시(CL), 버스트 랭쓰(BL) 및 버스트 타입(BT)을 설정하기 위한 명령이다. 여기서, 모드 레지스터에는 입력되는 어드레스 신호들의 조합에 따라 버스트 랭쓰(BL), 버스트 타입(BT) 및 카스 레이턴시(CL)가 설정된다. 이때, 제7 어드레스 신호(ADD<7>)의 레벨은 모드 레지스터 라이트 커맨드(MRW)와 함께 테스트모드 인에이블 여부를 판단하는데 사용된다. 즉, 제1 테스트모드 인에이블신호(TME1)는 모드 레지스터 라이트 커맨드(MRW)가 입력되고, 제7 어드레스 신호(ADD<7>)가 하이레벨로 입력되는 경우 하이레벨로 인에이블된다.The test mode enable signal generator 1 receives the mode register write command MRW and the seventh address signal ADD <7> and generates a first test mode enable signal TME1. Here, the mode register write command MRW is an instruction for setting the cas latency, CL, burst length BL, and burst type BT in the mode register. Here, the burst length BL, the burst type BT, and the cascade latency CL are set in the mode register according to the combination of the input address signals. In this case, the level of the seventh address signal ADD <7> is used to determine whether the test mode is enabled together with the mode register write command MRW. That is, when the mode register write command MRW is input and the seventh address signal ADD <7> is input at the high level, the first test mode enable signal TME1 is enabled at the high level.

출력제어회로(2)는 퓨즈셋(20), 제어신호 생성부(22) 및 전달제어부(24)를 포함하여 구성된다.The output control circuit 2 includes a fuse set 20, a control signal generator 22, and a transfer control unit 24.

퓨즈셋(20)은 도2에 도시된 바와 같이, 제1 퓨즈부(200) 및 제2 퓨즈부(205)를 포함한다.As shown in FIG. 2, the fuse set 20 includes a first fuse part 200 and a second fuse part 205.

제1 퓨즈부(200)는 전원전압(VDD)과 노드(nd1) 사이에 연결되는 제1 퓨즈(F1)와, 파워업신호(PWRUP)에 응답하여 노드(nd1)를 풀다운 구동하는 NMOS트랜지스터(N1)와, 제1 퓨즈(F1)의 컷팅 여부에 따라 레벨이 결정되는 노드(nd1)의 신호를 래치하는 제1 래치부(202)와, 제1 래치부(202)의 출력신호를 반전시켜 제1 설정신호(/SET1)를 생성하는 인버터(IV3)를 포함한다. 여기서, 제1 설정신호(/SET1)는 제1 퓨즈(F1)가 컷팅되는 경우 로우레벨로 인에이블된다.The first fuse unit 200 includes a first fuse F1 connected between the power supply voltage VDD and the node nd1 and an NMOS transistor pull-down driving the node nd1 in response to the power-up signal PWRUP. N1), the first latch unit 202 for latching a signal of the node nd1 whose level is determined according to whether the first fuse F1 is cut, and the output signal of the first latch unit 202 are inverted. An inverter IV3 for generating the first setting signal / SET1 is included. Here, the first set signal / SET1 is enabled at a low level when the first fuse F1 is cut.

제2 퓨즈부(205)는 전원전압(VDD)과 노드(nd2) 사이에 연결되는 제2 퓨 즈(F2)와, 파워업신호(PWRUP)에 응답하여 노드(nd2)를 풀다운 구동하는 NMOS트랜지스터(N2)와, 제2 퓨즈(F2)의 컷팅 여부에 따라 레벨이 결정되는 노드(nd2)의 신호를 래치하는 제2 래치부(207)와, 제2 래치부(207)의 출력신호를 반전시켜 제2 설정신호(/SET2)를 생성하는 인버터(IV6)를 포함한다. 여기서, 제2 설정신호(/SET2)는 제2 퓨즈(F2)가 컷팅되는 경우 로우레벨로 인에이블된다.The second fuse unit 205 is a second fuse F2 connected between the power supply voltage VDD and the node nd2 and an NMOS transistor pull-down driving the node nd2 in response to the power-up signal PWRUP. (N2) and the second latch unit 207 for latching the signal of the node nd2 whose level is determined according to whether the second fuse F2 is cut, and the output signal of the second latch unit 207 is inverted. Inverter IV6 is generated to generate a second set signal / SET2. Here, the second set signal / SET2 is enabled at a low level when the second fuse F2 is cut.

제어신호 생성부(22)는 도3에 도시된 바와 같이, 상태판별부(220), 제3 래치부(222) 및 초기화부(224)를 포함한다.As illustrated in FIG. 3, the control signal generator 22 includes a state discriminating unit 220, a third latching unit 222, and an initialization unit 224.

상태판별부(220)는 제1 설정신호(/SET1) 및 제2 설정신호(/SET2)를 입력받아 제1 퓨즈(F1) 및 제2 퓨즈(F2)의 컷팅 여부에 따른 상태신호(CON)를 생성하며, 제1 설정신호(/SET1)와 제2 설정신호(/SET2)의 반전신호를 부정논리합 연산하는 노아게이트(NR1)와, 노아게이트(NR1)의 출력신호를 반전시켜 상태신호(CON)를 생성하는 인버터(IV8)를 포함하여 구성된다.The state discriminating unit 220 receives the first setting signal / SET1 and the second setting signal / SET2 and receives the state signal CON according to whether the first fuse F1 and the second fuse F2 are cut. The NOR gate NR1 performs a negative logic sum operation on the inversion signals of the first set signal / SET1 and the second set signal / SET2, and the output signal of the NOA gate NR1 is inverted to generate a state signal ( And an inverter IV8 for generating CON.

제3 래치부(222)는 상태신호(CON)를 래치하여 제어신호(/CS)를 생성한다.The third latch unit 222 generates a control signal / CS by latching the state signal CON.

초기화부(224)는 파워업구간에서 상태신호(CON)를 로우레벨로 설정하여 제어신호(/CS)를 로우레벨로 초기화시키며, 하이레벨의 파워업신호(PWRUP)에 응답하여 턴-온되는 NMOS트랜지스터(N3)를 포함하여 구성된다.The initialization unit 224 initializes the control signal / CS to a low level by setting the state signal CON to a low level in the power-up section, and is turned on in response to the high-level power-up signal PWRUP. The NMOS transistor N3 is configured to be included.

즉, 제어신호 생성부(22)는 제1 설정신호(/SET1)가 로우레벨로 인에이블되고, 제2 설정신호(/SET2)가 하이레벨로 디스에이블되는 경우 로우레벨로 인에이블되는 제어신호(/CS)를 생성한다. 반면, 제1 설정신호(/SET1)가 로우레벨로 인에이블되고, 제2 설정신호(/SET2)도 로우레벨로 인에이블되는 경우에는 하이레벨로 디 스에이블되는 제어신호(/CS)가 생성된다.That is, the control signal generator 22 enables the control signal to be enabled at the low level when the first setting signal / SET1 is enabled at the low level and the second setup signal / SET2 is disabled at the high level. (/ CS) is generated. On the other hand, when the first set signal / SET1 is enabled at the low level and the second set signal / SET2 is also enabled at the low level, a control signal / CS is disabled which is disabled at the high level. do.

전달제어부(24)는 제1 테스트모드 인에이블신호(TME1) 및 제어신호(/CS)를 부정논리곱 연산하는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 반전시켜 제2 테스트모드 인에이블신호(TME2)를 생성하는 인버터(IV11)를 포함하여 구성된다. 즉, 전달제어부(24)는 제어신호(/CS)가 하이레벨로 디스에이블되면 제1 테스트모드 인에이블신호(TME1)를 전달하여 그대로 제2 테스트모드 인에이블신호(TME2)로 출력하고, 제어신호(/CS)가 로우레벨로 인에이블되면 제1 테스트모드 인에이블신호(TME1)의 전달을 차단하고, 제2 테스트모드 인에이블신호(TME2)를 로우레벨로 디스에이블시킨다.The transfer control unit 24 inverts the output signal of the NAND gate ND1 and the NAND gate ND1 by performing a negative logic operation on the first test mode enable signal TME1 and the control signal / CS, and then performs a second test. And an inverter IV11 for generating the mode enable signal TME2. That is, when the control signal / CS is disabled to the high level, the transfer controller 24 transmits the first test mode enable signal TME1 and outputs the second test mode enable signal TME2 as it is. When the signal / CS is enabled at the low level, the transfer of the first test mode enable signal TME1 is interrupted, and the second test mode enable signal TME2 is disabled at the low level.

이와 같이 구성된 테스트모드 인에이블 제어회로의 동작을 테스트를 위해 테스트모드로 진입하는 경우, 테스트 종료 후 테스트모드 진입을 차단하는 경우 및 재 테스트를 위해 테스트모드 진입이 가능한 상태로 복귀시키는 경우로 구분하여 설명하면 다음과 같다.When the operation of the test mode enable control circuit configured as described above enters the test mode for the test, the test mode is blocked after the end of the test, and the case where the test mode can be entered for the retest is returned. The explanation is as follows.

우선, 테스트를 위해 테스트모드로 진입하는 경우를 살펴보면 다음과 같다.First, the case of entering the test mode for testing is as follows.

테스트모드 인에이블신호 생성부(1)는 모드 레지스터 라이트 커맨드(MRW) 및 하이레벨의 제7 어드레스 신호(ADD<7>)가 입력되는 경우 테스트모드 진입을 위한 하이레벨의 제1 테스트모드 인에이블신호(TME1)를 생성한다. 이 외의 경우에는 로우레벨의 제1 테스트모드 인에이블신호(TME1)가 생성된다.When the mode register write command MRW and the high level seventh address signal ADD <7> are input, the test mode enable signal generator 1 enables a high level first test mode to enter the test mode. Generate the signal TME1. In other cases, the low level first test mode enable signal TME1 is generated.

한편, 퓨즈셋(20)의 제1 퓨즈(F1)와 제2 퓨즈(F2)는 모두 컷팅하지 않는다. 따라서, 파워업구간에서 하이레벨의 파워업신호(PWRUP)에 응답하여 턴-온되는 NMOS 트랜지스터(N1)와 NMOS트랜지스터(N2)를 통해 노드(nd1)와 노드(nd2)는 모두 로우레벨로 천이되지만, 파워업구간 종료 후 노드(nd1)와 노드(nd2)는 다시 전원전압(VDD)에 의해 하이레벨로 천이된다. 이때, 노드(nd1)의 신호는 제1 래치부(202)에 래치되고, 인버터(IV3)를 통해 하이레벨의 제1 설정신호(/SET1)로 생성된다. 또한, 노드(nd2)의 신호는 제2 래치부(207)에 래치되고, 인버터(IV6)를 통해 하이레벨의 제2 설정신호(/SET2)로 생성된다.Meanwhile, neither the first fuse F1 nor the second fuse F2 of the fuse set 20 is cut. Accordingly, the node nd1 and the node nd2 both transition to the low level through the NMOS transistor N1 and the NMOS transistor N2 which are turned on in response to the high level power-up signal PWRUP in the power-up period. However, after the end of the power-up period, the node nd1 and the node nd2 are transitioned to the high level again by the power supply voltage VDD. At this time, the signal of the node nd1 is latched by the first latch unit 202, and is generated as the first set signal / SET1 having a high level through the inverter IV3. In addition, the signal of the node nd2 is latched by the second latch unit 207, and is generated as the high setting second set signal / SET2 through the inverter IV6.

제어신호 생성부(22)의 상태판별부(220)는 하이레벨의 제1 설정신호(/SET1)와 하이레벨의 제2 설정신호(/SET2)를 입력받아 하이레벨의 상태신호(CON)를 생성하고, 이 상태신호(CON)에 의해 제어신호(/CS)는 하이레벨로 디스에이블된다.The state discriminating unit 220 of the control signal generator 22 receives the high level first setting signal / SET1 and the high level second setting signal / SET2 to receive the high level state signal CON. Is generated, and the control signal / CS is disabled to a high level by this state signal CON.

이에 따라, 전달제어부(24)는 하이레벨의 제어신호(/CS)에 응답하여 제1 테스트모드 인에이블신호(TME1)를 전달하여 제2 테스트모드 인에이블신호(TME2)를 출력한다. 즉, 제1 테스트모드 인에이블신호(TME1)가 하이레벨이면 하이레벨의 제2 테스트모드 인에이블신호(TME2)가 출력되고, 제1 테스트모드 인에이블신호(TME1)가 로우레벨이면 로우레벨의 제2 테스트모드 인에이블신호(TME2)가 출력된다. 즉, 초기에 테스트 수행을 위해서 제1 퓨즈(F1)와 제2 퓨즈(F2)의 연결 상태를 유지하여 테스트모드 진입이 가능한 상태로 설정한다.Accordingly, the transfer control unit 24 transmits the first test mode enable signal TME1 in response to the high level control signal / CS and outputs the second test mode enable signal TME2. That is, when the first test mode enable signal TME1 is at a high level, a second test mode enable signal TME2 at a high level is output, and when the first test mode enable signal TME1 is at a low level, The second test mode enable signal TME2 is output. That is, in order to initially perform the test, the connection state of the first fuse F1 and the second fuse F2 is maintained and set to a state in which the test mode can be entered.

다음, 테스트 종료 후 테스트모드 진입을 차단하는 경우를 살펴보면 다음과 같다.Next, the case of blocking the test mode entry after the test is as follows.

퓨즈셋(20)의 제1 퓨즈(F1)는 컷팅하고, 제2 퓨즈(F2)는 컷팅하지 않는다. 따라서, 파워업구간에서 NMOS트랜지스터(N1)가 턴-온되면, 노드(nd1)의 신호는 로 우레벨이 되어 제1 래치부(202)에 래치되고, 인버터(IV3)를 통해 로우레벨로 인에이블되는 제1 설정신호(/SET1)로 생성된다. 또한, 노드(nd2)의 신호는 하이레벨이 되어 제2 래치부(207)에 래치되고, 인버터(IV6)를 통해 하이레벨로 디스에이블되는 제2 설정신호(/SET2)로 생성된다.The first fuse F1 of the fuse set 20 is cut, and the second fuse F2 is not cut. Therefore, when the NMOS transistor N1 is turned on in the power-up period, the signal of the node nd1 becomes the low level and is latched to the first latch unit 202, and goes to the low level through the inverter IV3. It is generated by the first set signal / SET1 that is enabled. In addition, the signal of the node nd2 becomes high level and is latched by the second latch unit 207 and is generated as the second setting signal / SET2 disabled by the inverter IV6 to the high level.

제어신호 생성부(22)의 상태판별부(220)는 로우레벨의 제1 설정신호(/SET1)와 하이레벨의 제2 설정신호(/SET2)를 입력받아 로우레벨의 상태신호(CON)를 생성하며, 이 상태신호(CON)에 의해 제어신호(/CS)는 로우레벨로 인에이블된다.The state discrimination unit 220 of the control signal generator 22 receives the low level first setting signal / SET1 and the high level second setting signal / SET2 to receive the low level state signal CON. The control signal / CS is enabled at the low level by the status signal CON.

이에 따라, 전달제어부(24)는 제1 테스트모드 인에이블신호(TME1)를 차단하고, 제2 테스트모드 인에이블신호(TME2)를 로우레벨로 디스에이블시킨다. 즉, 테스트 종료 후 모드 레지스터 셋 동작 중 모드 레지스터 라이트 커맨드(MRW)와 제7 어드레스 신호(ADD<7>)에 의해 테스트모드로 진입하는 동작을 막기 위해 퓨즈셋(20)의 제1 퓨즈(F1)를 컷팅하여 테스트모드 진입 가능성을 차단하게 된다.Accordingly, the transfer controller 24 blocks the first test mode enable signal TME1 and disables the second test mode enable signal TME2 at a low level. That is, after the test is finished, the first fuse F1 of the fuse set 20 may be prevented from entering the test mode by the mode register write command MRW and the seventh address signal ADD <7> during the mode register set operation. ) To cut off the possibility of entering test mode.

다음, 재 테스트를 위해 테스트모드 진입이 가능한 상태로 복귀시키는 경우를 살펴보면 다음과 같다.Next, the case of returning to the test mode entry state for retesting is as follows.

퓨즈셋(20)의 제1 퓨즈(F1)도 컷팅하고, 제2 퓨즈(F2)도 컷팅한다. 따라서, 파워업구간에서 NMOS트랜지스터(N1)가 턴-온되면 노드(nd1)의 신호는 로우레벨이 되어 제1 래치부(202)에 래치되고, 인버터(IV3)를 통해 로우레벨로 인에이블되는 제1 설정신호(/SET1)로 생성된다. 또한, 노드(nd2)의 신호는 로우레벨이 되어 제2 래치부(207)에 래치되고, 인버터(IV6)를 통해 로우레벨로 인에이블되는 제2 설정신호(/SET2)로 생성된다.The first fuse F1 of the fuse set 20 is also cut, and the second fuse F2 is also cut. Therefore, when the NMOS transistor N1 is turned on in the power-up period, the signal of the node nd1 becomes low level and is latched to the first latch unit 202 and is enabled low level through the inverter IV3. The first set signal / SET1 is generated. In addition, the signal of the node nd2 becomes low level and is latched by the second latch unit 207 and is generated as the second setting signal / SET2 enabled by the inverter IV6 to the low level.

제어신호 생성부(20)의 상태판별부(220)는 로우레벨의 제1 설정신호(/SET1)와 로우레벨의 제2 설정신호(/SET2)를 입력받아 하이레벨의 상태신호(CON)를 생성하며, 이 상태신호(CON)에 의해 제어신호(/CS)는 하이레벨로 디스에이블된다.The state discriminating unit 220 of the control signal generator 20 receives the low level first setting signal / SET1 and the low level second setting signal / SET2 to receive the high level state signal CON. And the control signal / CS is disabled to a high level by this state signal CON.

이에 따라, 전달제어부(24)는 하이레벨의 제어신호(/CS)에 응답하여 제1 테스트모드 인에이블신호(TME1)를 전달하여 제2 테스트모드 인에이블신호(TME2)를 출력한다. 즉, 반도체 메모리 장치의 재 테스트가 필요한 경우 제1 퓨즈(F1)를 컷팅한 상태에서 제2 퓨즈(F2)도 컷팅함으로써, 반도체 메모리 장치를 테스트모드 진입이 가능한 상태로 복귀시킬 수 있다. 이러한 상태는 제1 퓨즈(F1) 컷팅 후에 반도체 메모리 장치에 불량이 발생하여 불량을 제거하고, 재 테스트가 요구되는 경우 활용될 수 있다.Accordingly, the transfer control unit 24 transmits the first test mode enable signal TME1 in response to the high level control signal / CS and outputs the second test mode enable signal TME2. That is, when the semiconductor memory device needs to be retested, the second memory F2 may also be cut while the first fuse F1 is cut, thereby returning the semiconductor memory device to a test mode. This state may be utilized when a defect occurs in the semiconductor memory device after the first fuse F1 is cut, and the defect is removed and a retest is required.

이를 정리하면, 본 실시예에 따른 테스트모드 인에이블 제어회로는 모드 레지스터 라이트 커맨드(MRW)가 입력되어 모드 레지스터 셋 동작 중 제7 어드레스 신호(ADD<7>)가 하이레벨로 잘못 입력되는 경우에도 테스트모드 진입 가능성을 차단하여 오동작을 방지할 수 있을뿐만 아니라 다시 테스트가 요구되는 상황에서 테스트모드 진입이 가능한 상태로 복귀될 수 있다.In summary, the test mode enable control circuit according to the present exemplary embodiment may use the mode register write command MRW even when the seventh address signal ADD <7> is incorrectly input to the high level during the mode register set operation. By preventing the possibility of entering the test mode, a malfunction can be prevented, and the test mode can be returned to a state in which the test mode can be entered again when a test is required.

도1은 본 발명의 실시예에 따른 테스트모드 인에이블 제어회로의 구성을 도시한 블럭도이다.1 is a block diagram showing the configuration of a test mode enable control circuit according to an embodiment of the present invention.

도2는 도1의 퓨즈셋을 도시한 회로도이다.FIG. 2 is a circuit diagram illustrating the fuse set of FIG. 1.

도3은 도1의 제어신호 생성부를 도시한 회로도이다.3 is a circuit diagram illustrating a control signal generator of FIG. 1.

도4는 도1의 전달제어부를 도시한 회로도이다.4 is a circuit diagram illustrating the transfer control unit of FIG. 1.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

1: 테스트모드 인에이블신호 생성부 2: 출력제어회로1: test mode enable signal generation unit 2: output control circuit

20: 퓨즈셋 22: 제어신호 생성부20: fuse set 22: control signal generator

24: 전달제어부 MRW: 모드 레지스터 라이트 커맨드24: transfer control unit MRW: mode register write command

TME1: 제1 테스트모드 인에이블신호 TME2: 제2 테스트모드 인에이블신호TME1: first test mode enable signal TME2: second test mode enable signal

/SET1: 제1 설정신호 /SET2: 제2 설정신호/ SET1: first setting signal / SET2: second setting signal

/CS: 제어신호/ CS: control signal

Claims (24)

제1 퓨즈 및 제2 퓨즈를 포함하고, 상기 제1 퓨즈 및 제2 퓨즈의 컷팅 여부에 따라 각각 제1 설정신호 및 제2 설정신호를 생성하는 퓨즈셋;A fuse set including a first fuse and a second fuse and generating a first set signal and a second set signal according to whether the first fuse and the second fuse are cut; 상기 제1 및 제2 설정신호의 조합에 따라 인에이블되는 제어신호를 생성하는 제어신호 생성부; 및A control signal generator configured to generate a control signal enabled according to the combination of the first and second set signals; And 제1 테스트모드 인에이블신호를 버퍼링하여 테스트모드 진입을 위한 제2 테스트모드 인에이블신호로 출력하되, 상기 제어신호에 응답하여 상기 제2 테스트모드 인에이블신호를 디스에이블시키는 전달제어부를 포함하는 테스트모드 인에이블 제어회로.A buffer including a transfer control unit configured to buffer the first test mode enable signal and output the second test mode enable signal for entering the test mode, and to disable the second test mode enable signal in response to the control signal Mode enable control circuit. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서, 상기 퓨즈셋은 상기 제1 퓨즈가 컷팅되고, 상기 제2 퓨즈가 컷팅되지 않은 경우 인에이블되는 제1 설정신호와 디스에이블되는 제2 설정신호를 생성하는 테스트모드 인에이블 제어회로.The test mode enable control of claim 1, wherein the fuse set generates a first set signal enabled and a second set signal disabled when the first fuse is cut and the second fuse is not cut. Circuit. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 2 항에 있어서, 상기 제어신호 생성부는 상기 제1 설정신호 및 제2 설정신호를 입력받아 인에이블되는 제어신호를 생성하는 테스트모드 인에이블 제어회로.3. The test mode enable control circuit of claim 2, wherein the control signal generation unit receives the first setting signal and the second setting signal to generate a control signal that is enabled. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 3 항에 있어서, 상기 전달제어부는 상기 제어신호에 응답하여 상기 제2 테스트모드 인에이블신호를 디스에이블시키는 테스트모드 인에이블 제어회로.The test mode enable control circuit of claim 3, wherein the transfer control unit disables the second test mode enable signal in response to the control signal. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1 항에 있어서, 상기 퓨즈셋은 상기 제1 퓨즈가 컷팅되고, 상기 제2 퓨즈가 컷팅되는 경우 인에이블되는 제1 설정신호와 인에이블되는 제2 설정신호를 생성하는 테스트모드 인에이블 제어회로.The test mode enable control circuit of claim 1, wherein the fuse set generates a first set signal enabled and a second set signal enabled when the first fuse is cut and the second fuse is cut. . 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 5 항에 있어서, 상기 제어신호 생성부는 상기 제1 설정신호 및 제2 설정신호를 입력받아 디스에이블되는 제어신호를 생성하는 테스트모드 인에이블 제어회로.The test mode enable control circuit of claim 5, wherein the control signal generation unit receives the first setting signal and the second setting signal to generate a control signal that is disabled. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 6 항에 있어서, 상기 전달제어부는 상기 제어신호에 응답하여, 상기 제1 테스트모드 인에이블신호를 전달하여 상기 제2 테스트모드 인에이블신호를 출력하는 테스트모드 인에이블 제어회로. The test mode enable control circuit of claim 6, wherein the transfer control unit transmits the first test mode enable signal and outputs the second test mode enable signal in response to the control signal. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 1 항에 있어서, 상기 퓨즈셋은The method of claim 1, wherein the fuse set 상기 제1 퓨즈의 컷팅 여부에 따라 상기 제1 설정신호를 생성하는 제1 퓨즈부; 및A first fuse unit generating the first set signal according to whether the first fuse is cut; And 상기 제2 퓨즈의 컷팅 여부에 따라 상기 제2 설정신호를 생성하는 제2 퓨즈부를 포함하는 테스트모드 인에이블 제어회로.And a second fuse unit configured to generate the second set signal according to whether the second fuse is cut. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 전원전압과 제1 노드 사이에 연결되는 상기 제1 퓨즈;The first fuse connected between a power supply voltage and a first node; 파워업 구간에서 턴-온되어 상기 제1 노드를 풀다운 구동하는 제1 스위칭소자;A first switching device turned on in a power-up period to pull down the first node; 상기 제1 퓨즈의 컷팅 여부에 따라 레벨이 결정되는 제1 노드의 신호를 래치하는 제1 래치부; 및A first latch unit for latching a signal of a first node whose level is determined according to whether the first fuse is cut; And 상기 제1 래치부의 출력신호를 반전시켜 제1 설정신호를 생성하는 제1 인버터를 포함하는 테스트모드 인에이블 제어회로.And a first inverter configured to invert the output signal of the first latch unit to generate a first set signal. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 8 항에 있어서, 상기 제2 퓨즈부는The method of claim 8, wherein the second fuse unit 전원전압과 제2 노드 사이에 연결되는 상기 제2 퓨즈;The second fuse connected between a power supply voltage and a second node; 파워업 구간에서 턴-온되어 상기 제2 노드를 풀다운 구동하는 제2 스위칭소자;A second switching device turned on in a power-up period to pull down the second node; 상기 제2 퓨즈의 컷팅 여부에 따라 레벨이 결정되는 제2 노드의 신호를 래치하는 제2 래치부; 및A second latch unit for latching a signal of a second node whose level is determined according to whether the second fuse is cut; And 상기 제2 래치부의 출력신호를 반전시켜 제2 설정신호를 생성하는 제2 인버터를 포함하는 테스트모드 인에이블 제어회로.And a second inverter configured to invert the output signal of the second latch unit to generate a second set signal. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제 1 항에 있어서, 상기 제어신호 생성부는The method of claim 1, wherein the control signal generator 상기 제1 설정신호 및 제2 설정신호를 입력받아 상기 제1 퓨즈 및 제2 퓨즈 의 컷팅 여부에 따른 상태신호를 생성하는 상태판별부; 및A state discriminating unit receiving the first setting signal and the second setting signal and generating a state signal according to whether the first fuse and the second fuse are cut; And 상기 상태신호를 래치하여 상기 제어신호를 생성하는 제3 래치부를 포함하는 테스트모드 인에이블 제어회로.And a third latch unit configured to latch the state signal to generate the control signal. 기설정된 커맨드 및 어드레스 신호의 조합이 입력되는 경우 인에이블되는 제1 테스트모드신호 인에이블신호를 생성하는 테스트모드 인에이블신호 생성부; 및A test mode enable signal generator configured to generate a first test mode signal enable signal enabled when a combination of a predetermined command and address signal is input; And 상기 제1 테스트모드 인에이블신호를 버퍼링하여 테스트모드 진입을 위한 제2 테스트모드 인에이블신호로 출력하되, 퓨즈 컷팅 여부에 따라 상기 제2 테스트모드 인에이블신호를 디스에이블시키는 출력제어회로를 포함하는 테스트모드 인에이블 제어회로. And an output control circuit buffering the first test mode enable signal and outputting the second test mode enable signal for entering a test mode, wherein the output control circuit disables the second test mode enable signal according to whether a fuse is cut. Test mode enable control circuit. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.Claim 13 was abandoned upon payment of a registration fee. 제 12 항에 있어서, 상기 기설정된 커맨드는 모드 레지스터 라이트 커맨드(MRW)인 테스트모드 인에이블 제어회로.The test mode enable control circuit of claim 12, wherein the predetermined command is a mode register write command (MRW). 청구항 14은(는) 설정등록료 납부시 포기되었습니다.Claim 14 was abandoned when the registration fee was paid. 제 12 항에 있어서, 상기 출력제어회로는13. The circuit of claim 12, wherein the output control circuit is 제1 퓨즈 및 제2 퓨즈를 포함하고, 상기 제1 퓨즈 및 제2 퓨즈의 컷팅 여부에 따라 각각 제1 설정신호 및 제2 설정신호를 생성하는 퓨즈셋;A fuse set including a first fuse and a second fuse and generating a first set signal and a second set signal according to whether the first fuse and the second fuse are cut; 상기 제1 및 제2 설정신호의 조합에 따라 인에이블되는 제어신호를 생성하는 제어신호 생성부; 및A control signal generator configured to generate a control signal enabled according to the combination of the first and second set signals; And 제1 테스트모드 인에이블신호를 전달하여 테스트모드 진입을 위한 제2 테스 트모드 인에이블신호로 출력하되, 상기 제어신호에 응답하여 상기 제2 테스트모드 인에이블신호를 디스에이블시키는 전달제어부를 포함하는 테스트모드 인에이블 제어회로.And transmitting a first test mode enable signal to output a second test mode enable signal for entering a test mode, wherein the transfer control unit disables the second test mode enable signal in response to the control signal. Test mode enable control circuit. 청구항 15은(는) 설정등록료 납부시 포기되었습니다.Claim 15 was abandoned upon payment of a registration fee. 제 14 항에 있어서, 상기 퓨즈셋은 상기 제1 퓨즈가 컷팅되고, 상기 제2 퓨즈가 컷팅되지 않은 경우 인에이블되는 제1 설정신호와 디스에이블되는 제2 설정신호를 생성하는 테스트모드 인에이블 제어회로.15. The test mode enable control of claim 14, wherein the fuse set generates a first set signal enabled and a second set signal disabled when the first fuse is cut and the second fuse is not cut. Circuit. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.Claim 16 was abandoned upon payment of a setup registration fee. 제 15 항에 있어서, 상기 제어신호 생성부는 상기 제1 설정신호 및 제2 설정신호를 입력받아 인에이블되는 제어신호를 생성하는 테스트모드 인에이블 제어회로.The test mode enable control circuit of claim 15, wherein the control signal generation unit receives the first setting signal and the second setting signal to generate a control signal that is enabled. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.Claim 17 has been abandoned due to the setting registration fee. 제 16 항에 있어서, 상기 전달제어부는 상기 제어신호에 응답하여 상기 제2 테스트모드 인에이블신호를 디스에이블시키는 테스트모드 인에이블 제어회로.17. The test mode enable control circuit of claim 16, wherein the transfer control unit disables the second test mode enable signal in response to the control signal. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.Claim 18 was abandoned upon payment of a set-up fee. 제 14 항에 있어서, 상기 퓨즈셋은 상기 제1 퓨즈가 컷팅되고, 상기 제2 퓨즈가 컷팅되는 경우 인에이블되는 제1 설정신호와 인에이블되는 제2 설정신호를 생성하는 테스트모드 인에이블 제어회로.15. The test mode enable control circuit of claim 14, wherein the fuse set generates a first set signal enabled and a second set signal enabled when the first fuse is cut and the second fuse is cut. . 청구항 19은(는) 설정등록료 납부시 포기되었습니다.Claim 19 was abandoned upon payment of a registration fee. 제 18 항에 있어서, 상기 제어신호 생성부는 상기 제1 설정신호 및 제2 설정 신호를 입력받아 디스에이블되는 제어신호를 생성하는 테스트모드 인에이블 제어회로.19. The test mode enable control circuit of claim 18, wherein the control signal generation unit receives the first setting signal and the second setting signal to generate a control signal that is disabled. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.Claim 20 was abandoned upon payment of a registration fee. 제 19 항에 있어서, 상기 전달제어부는 상기 제어신호에 응답하여, 상기 제1 테스트모드 인에이블신호를 전달하여 상기 제2 테스트모드 인에이블신호를 출력하는 테스트모드 인에이블 제어회로. 20. The test mode enable control circuit of claim 19, wherein the transfer control unit outputs the second test mode enable signal by transmitting the first test mode enable signal in response to the control signal. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.Claim 21 has been abandoned due to the setting registration fee. 제 14 항에 있어서, 상기 퓨즈셋은The method of claim 14, wherein the fuse set 상기 제1 퓨즈의 컷팅 여부에 따라 상기 제1 설정신호를 생성하는 제1 퓨즈부; 및A first fuse unit generating the first set signal according to whether the first fuse is cut; And 상기 제2 퓨즈의 컷팅 여부에 따라 상기 제2 설정신호를 생성하는 제2 퓨즈부를 포함하는 테스트모드 인에이블 제어회로.And a second fuse unit configured to generate the second set signal according to whether the second fuse is cut. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.Claim 22 is abandoned in setting registration fee. 제 21 항에 있어서, 상기 제1 퓨즈부는 The method of claim 21, wherein the first fuse portion 전원전압과 제1 노드 사이에 연결되는 상기 제1 퓨즈;The first fuse connected between a power supply voltage and a first node; 파워업 구간에서 턴-온되어 상기 제1 노드를 풀다운 구동하는 제1 스위칭소자;A first switching device turned on in a power-up period to pull down the first node; 상기 제1 퓨즈의 컷팅 여부에 따라 레벨이 결정되는 제1 노드의 신호를 래치하는 제1 래치부; 및A first latch unit for latching a signal of a first node whose level is determined according to whether the first fuse is cut; And 상기 제1 래치부의 출력신호를 반전시켜 제1 설정신호를 생성하는 제1 인버 터를 포함하는 테스트모드 인에이블 제어회로.And a first inverter configured to invert the output signal of the first latch unit to generate a first set signal. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.Claim 23 was abandoned upon payment of a set-up fee. 제 21 항에 있어서, 상기 제2 퓨즈부는The method of claim 21, wherein the second fuse portion 전원전압과 제2 노드 사이에 연결되는 상기 제2 퓨즈;The second fuse connected between a power supply voltage and a second node; 파워업 구간에서 턴-온되어 상기 제2 노드를 풀다운 구동하는 제2 스위칭소자;A second switching device turned on in a power-up period to pull down the second node; 상기 제2 퓨즈의 컷팅 여부에 따라 레벨이 결정되는 제2 노드의 신호를 래치하는 제2 래치부; 및A second latch unit for latching a signal of a second node whose level is determined according to whether the second fuse is cut; And 상기 제2 래치부의 출력신호를 반전시켜 제2 설정신호를 생성하는 제2 인버터를 포함하는 테스트모드 인에이블 제어회로.And a second inverter configured to invert the output signal of the second latch unit to generate a second set signal. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.Claim 24 is abandoned in setting registration fee. 제 14 항에 있어서, 상기 제어신호 생성부는15. The apparatus of claim 14, wherein the control signal generator 상기 제1 설정신호 및 제2 설정신호를 입력받아 상기 제1 퓨즈 및 제2 퓨즈의 컷팅 여부에 따른 상태신호를 생성하는 상태판별부; 및A state discriminating unit receiving the first setting signal and the second setting signal and generating a state signal according to whether the first fuse and the second fuse are cut; And 상기 상태신호를 래치하여 상기 제어신호를 생성하는 제3 래치부를 포함하는 테스트모드 인에이블 제어회로.And a third latch unit configured to latch the state signal to generate the control signal.
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