KR100878298B1 - Input and Output Mode Selecting Circuit of Semiconductor Memory Apparatus - Google Patents

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Abstract

본 발명은 테스트시 테스트 펄스를 입력되면 상기 테스트 펄스의 라이징 타이밍에 테스트 모드 입출력 모드 제어 신호를 인에이블시키고 상기 테스트 펄스의 폴링 타이밍에 레벨이 천이되는 테스트 입출력 모드 선택 신호를 생성하는 테스트 입출력 모드 선택 수단, 테스트 종료후 퓨즈의 연결 상태에 따라 입출력 모드를 변경하기 위한 퓨즈 입출력 모드 선택 신호를 생성하는 퓨즈 입출력 모드 선택 수단, 및 상기 테스트 입출력 모드 제어 신호, 상기 테스트 입출력 모드 선택 신호, 상기 퓨즈 입출력 모드 선택 신호, 및 입출력 모드 선택 패드 레벨에 응답하여 입출력 모드 선택 신호를 생성하는 입출력 모드 선택 신호 생성 수단을 포함한다.According to the present invention, when a test pulse is input during a test, a test input / output mode selection for enabling a test mode input / output mode control signal at a rising timing of the test pulse and generating a test input / output mode selection signal whose level is shifted to the polling timing of the test pulse is performed. Means, a fuse input / output mode selection means for generating a fuse input / output mode selection signal for changing the input / output mode according to the connection state of the fuse after the test is terminated, and the test input / output mode control signal, the test input / output mode selection signal, the fuse input / output mode And an input / output mode selection signal generating means for generating an input / output mode selection signal in response to the selection signal and the input / output mode selection pad level.

테스트, 데이터 입출력 모드 Test, Data I / O Mode

Description

반도체 메모리 장치의 입출력 모드 선택 회로{Input and Output Mode Selecting Circuit of Semiconductor Memory Apparatus}Input / Output Mode Selecting Circuit of Semiconductor Memory Apparatus

도 1은 본 발명에 따른 반도체 메모리 장치의 입출력 모드 선택 회로의 블록도, 1 is a block diagram of an input / output mode selection circuit of a semiconductor memory device according to the present invention;

도 2는 도 1의 테스트 입출력 모드 선택 수단의 블록도,FIG. 2 is a block diagram of test input / output mode selection means of FIG. 1;

도 3은 도 2의 제어 신호 생성부의 회로도,3 is a circuit diagram of a control signal generator of FIG. 2;

도 4는 도 1의 퓨즈 입출력 모드 선택 수단의 회로도,4 is a circuit diagram of a fuse input and output mode selection means of FIG.

도 5는 도 1의 제 1 입출력 모드 선택 신호 생성 수단의 회로도,5 is a circuit diagram of a first input / output mode selection signal generating means of FIG. 1;

도 6은 도 1의 제 2 입출력 모드 선택 신호 생성 수단의 회로도,6 is a circuit diagram of a second input / output mode selection signal generating means of FIG. 1;

도 7은 도 2의 테스트 입출력 모드 선택 수단의 출력 타이밍도이다.7 is an output timing diagram of the test input / output mode selection means of FIG. 2.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

10: 테스트 입출력 모드 선택 수단10: test input / output mode selection means

20: 퓨즈 입출력 모드 선택 수단20: fuse input / output mode selection means

30: 입출력 모드 선택 신호 생성 수단30: input / output mode selection signal generating means

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 반도체 메모리 장치의 입출력 모드 선택 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to an input / output mode selection circuit of a semiconductor memory device.

종래 반도체 메모리 장치의 데이터 입출력 방법은 한번의 컬럼 동작으로 동시에 입력 또는 출력되는 데이터의 수에 따라 X4, X8, X16, X32 등으로 나눌 수 있다. The data input / output method of a conventional semiconductor memory device may be divided into X4, X8, X16, and X32 according to the number of data input or output simultaneously in one column operation.

종래에는 이와 같은 데이터 입출력 방식을 패드 본딩 옵션(Pad Bonding Option)으로 제어하기 때문에 입출력 모드를 변경하여 테스트하는데 어려움이 있다.Conventionally, since the data input / output method is controlled by a pad bonding option, it is difficult to change and test the input / output mode.

패드 본딩 옵션이란 입출력 모드 선택 패드에 외부 전원을 연결하던가 접지단을 연결하는 방식으로 4개의 데이터 입출력 모드를 선택할 경우 2개의 입출력 모드 선택 패드를 외부 전원 또는 접지단에 연결시키고 그 레벨 조합으로 디코딩한다. 결국, 2개의 입출력 모드 선택 패드 레벨로부터 4개의 데이터 입출력 모드 중 하나의 데이터 입출력 모드를 선택하게 된다.The pad bonding option connects two input / output mode selection pads to an external power source or ground terminal and decodes them in a level combination when four data input / output modes are selected. . As a result, one data input / output mode of the four data input / output modes is selected from the two input / output mode selection pad levels.

이러한 패드 본딩 방식은 4개의 데이터 입출력 모드를 갖는 디램을 테스트할 경우 입출력 모드 선택 패드 2개를 외부 전원 또는 접지단에 각각 연결하고 테스트한 후 다시 커팅하고 다른 방식으로 연결하고 테스트하는 동작을 반복적으로 수행하여야 하는 문제점이 있다. In the pad bonding method, when testing a DRAM having four data input / output modes, two input / output mode selection pads are connected to an external power source or a ground terminal, tested, cut again, and connected and tested in a different manner. There is a problem that needs to be done.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 테스트시 테스트 펄스로 데이터 입출력 모드를 변경할 수 있는 반도체 메모리 장치의 입출력 모 드 선택 회로를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and an object thereof is to provide an input / output mode selection circuit of a semiconductor memory device that can change a data input / output mode with a test pulse during a test.

본 발명에 따른 반도체 메모리 장치의 입출력 모드 선택 회로는 테스트시 테스트 펄스를 입력되면 상기 테스트 펄스의 라이징 타이밍에 테스트 모드 입출력 모드 제어 신호를 인에이블시키고 상기 테스트 펄스의 폴링 타이밍에 레벨이 천이되는 테스트 입출력 모드 선택 신호를 생성하는 테스트 입출력 모드 선택 수단, 테스트 종료후 퓨즈의 연결 상태에 따라 입출력 모드를 변경하기 위한 퓨즈 입출력 모드 선택 신호를 생성하는 퓨즈 입출력 모드 선택 수단, 및 상기 테스트 입출력 모드 제어 신호, 상기 테스트 입출력 모드 선택 신호, 상기 퓨즈 입출력 모드 선택 신호, 및 입출력 모드 선택 패드 레벨에 응답하여 입출력 모드 선택 신호를 생성하는 입출력 모드 선택 신호 생성 수단을 포함한다.In the input / output mode selection circuit of the semiconductor memory device according to the present invention, when a test pulse is input during a test, the test input / output mode enables the test mode input / output mode control signal at the rising timing of the test pulse and shifts the level to the polling timing of the test pulse. Test input / output mode selection means for generating a mode selection signal, fuse input / output mode selection means for generating a fuse input / output mode selection signal for changing the input / output mode according to the connection state of the fuse after the test is finished, and the test input / output mode control signal, the And an input / output mode selection signal generating means for generating an input / output mode selection signal in response to a test input / output mode selection signal, the fuse input / output mode selection signal, and the input / output mode selection pad level.

이하, 본 발명에 따른 반도체 메모리 장치의 바람직한 일실시예를 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.Hereinafter, a preferred embodiment of a semiconductor memory device according to the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 반도체 메모리 장치의 입출력 모드 선택 회로의 블록도이다.1 is a block diagram of an input / output mode selection circuit of a semiconductor memory device according to the present invention.

테스트 입출력 모드 선택 수단(10)은 테스트 모드 진입 신호(Test_EN)와 테스트 펄스(Test_pulse)를 입력으로 하여 테스트 입출력 모드 제어 신호(IOMD_ctrl), 제 1 테스트 입출력 모드 선택 신호(Test_MD1), 및 제 2 테스트 입출력 모드 선택 신호(Test_MD2)를 생성한다.The test input / output mode selecting means 10 receives a test input / output mode control signal IOMD_ctrl, a first test input / output mode selection signal Test_MD1, and a second test using the test mode entry signal Test_EN and the test pulse Test_pulse as inputs. Generates the input / output mode selection signal Test_MD2.

상기 테스트 입출력 모드 선택 수단(10)은 상기 테스트 모드 진입 신호(Test_EN)가 로우로 디스에이블되면 상기 테스트 펄스(Test_pulse)와는 무관하게 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1), 및 상기 제 2 테스트 입출력 모드 선택 신호(Test_MD2)를 모두 로우로 디스에이블 시킨다. 한편, 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)는 하이로 디스에이블된다.The test input / output mode selecting unit 10 may disable the first test input / output mode selection signal Test_MD1 and the second test regardless of the test pulse Test_pulse when the test mode entry signal Test_EN is low. Disable all of the input / output mode selection signals Test_MD2 to low. Meanwhile, the test input / output mode control signal IOMD_ctrl is disabled high.

또한, 상기 테스트 입출력 모드 선택 수단(10)은 상기 테스트 모드 진입 신호(Test_EN)가 하이로 인에이블되면 상기 테스트 펄스(Test_pulse)의 라이징 타이밍에 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 로우로 인에이블되며 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)는 상기 테스트 펄스(Test_pulse)의 폴링 타이밍마다 천이한다. 상기 제 2 테스트 입출력 모드 선택 신호(Test_MD2)는 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)의 폴링 타이밍마다 천이한다.In addition, the test input / output mode selecting means 10 enables the test input / output mode control signal IOMD_ctrl to low at the rising timing of the test pulse Test_pulse when the test mode entry signal Test_EN is enabled high. The first test input / output mode selection signal Test_MD1 transitions at each polling timing of the test pulse Test_pulse. The second test input / output mode selection signal Test_MD2 transitions at each polling timing of the first test input / output mode selection signal Test_MD1.

퓨즈 입출력 모드 선택 수단(20)은 파워 업 신호(PWRUP)가 하이인 경우 퓨즈의 연결 상태에 따라 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)와 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)의 레벨을 결정한다.The fuse input / output mode selection means 20 determines the level of the first fuse input / output mode selection signal Fuse_MD1 and the second fuse input / output mode selection signal Fuse_MD2 according to the connection state of the fuse when the power-up signal PWRUP is high. do.

입출력 모드 선택 신호 생성 수단(30)은 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl), 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1), 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1), 반전된 상기 파워 업 신호(PWRUPB), 제 1 입출력 모드 선택 패드(PDMD1) 레벨에 응답하여 제 1 입출력 모드 선택 신호(IOMD_sel1)를 생성하는 제 1 입출력 모드 선택 신호 생성부(31), 및 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl), 상기 제 2 테스트 입출력 모드 선택 신호(Test_MD2), 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2), 반전된 상기 파워 업 신호(PWRUPB), 제 2 입출력 모드 선택 패드(PDMD2) 레벨에 응답하여 제 2 입 출력 모드 선택 신호(IOMD_sel2)를 생성하는 제 2 입출력 모드 선택 신호 생성부(32)를 포함한다.The input / output mode selection signal generating unit 30 may include the test input / output mode control signal IOMD_ctrl, the first test input / output mode selection signal Test_MD1, the first fuse input / output mode selection signal Fuse_MD1, and the inverted power-up signal. (PWRUPB), a first input / output mode selection signal generator 31 for generating a first input / output mode selection signal IOMD_sel1 in response to the first input / output mode selection pad PDMD1 level, and the test input / output mode control signal IOMD_ctrl. ) In response to a level of the second test input / output mode selection signal Test_MD2, the second fuse input / output mode selection signal Fuse_MD2, the inverted power-up signal PWRUPB, and a second input / output mode selection pad PDMD2. And a second input / output mode selection signal generator 32 for generating a two input / output mode selection signal IOMD_sel2.

상기 제 1 입출력 모드 선택 신호 생성부(31)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 하이로 디스에이블된 경우 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1) 또는 상기 제 1 입출력 모드 선택 패드(PDMD1)의 레벨에 따라 상기 제 1 입출력 모드 선택 신호(IOMD_sel1) 레벨을 결정한다. 한편 상기 제 1 입출력 모드 선택 신호 생성부(31)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 로우로 인에이블된 경우 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 상기 제 1 입출력 모드 선택 신호(IOMD_sel1)로서 출력한다.When the test input / output mode control signal IOMD_ctrl is disabled, the first input / output mode selection signal generator 31 may generate the first fuse input / output mode selection signal Fuse_MD1 or the first input / output mode selection pad PDMD1. The level of the first input / output mode selection signal IOMD_sel1 is determined according to the level of? Meanwhile, when the test input / output mode control signal IOMD_ctrl is low, the first input / output mode selection signal generation unit 31 sends the first test input / output mode selection signal Test_MD1 to the first input / output mode selection signal ( IOMD_sel1).

상기 제 2 입출력 모드 선택 신호 생성부(32) 또한 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 하이로 디스에이블된 경우 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2) 또는 상기 제 2 입출력 모드 선택 패드(PDMD2) 레벨에 따라 상기 제 2 입출력 모드 선택 신호(IOMD_sel2) 레벨을 결정한다. 한편 상기 제 2 입출력 모드 선택 신호 생성부(32)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 로우로 인에이블된 경우 상기 제 2 테스트 입출력 모드 선택 신호(Test_MD2)를 상기 제 2 입출력 모드 선택 신호(IOMD_sel2)로서 출력한다.When the test input / output mode control signal IOMD_ctrl is disabled, the second input / output mode selection signal generation unit 32 may also use the second fuse input / output mode selection signal Fuse_MD2 or the second input / output mode selection pad PDMD2. Level of the second input / output mode selection signal IOMD_sel2 is determined according to the &quot; Meanwhile, when the test input / output mode control signal IOMD_ctrl is low, the second input / output mode selection signal generation unit 32 transmits the second test input / output mode selection signal Test_MD2 to the second input / output mode selection signal ( Output as IOMD_sel2).

도 2는 도 1의 테스트 입출력 모드 선택 수단의 블록도이다.FIG. 2 is a block diagram of test input / output mode selection means of FIG. 1.

테스트 입출력 모드 선택 수단(10)은 테스트 모드 진입 신호(Test_EN)와 테스트 펄스(Test_pulse)에 응답하여 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 생성하는 제어 신호 생성부(11), 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)와 상기 테스트 펄스(Test_pulse)에 응답하여 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 생성하는 제 1 카운터(12), 및 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)와 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)에 응답하여 상기 제 2 테스트 입출력 모드 선택 신호(Test_MD2)를 생성하는 제 2 카운터(13)를 포함한다.The test input / output mode selecting means 10 includes a control signal generator 11 generating a test input / output mode control signal IOMD_ctrl in response to a test mode entry signal Test_EN and a test pulse Test_pulse, and the test input / output mode control signal. A first counter 12 which generates a first test input / output mode selection signal Test_MD1 in response to IOMD_ctrl and the test pulse Test_pulse, and the test input / output mode control signal IOMD_ctrl and the first test input / output mode The second counter 13 generates the second test input / output mode selection signal Test_MD2 in response to the selection signal Test_MD1.

상기 제어 신호 생성부(11)는 상기 테스트 모드 진입 신호(Test_EN)가 로우로 디스에이블되면 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 하이로 디스에이블시킨다. 또한 상기 제어 신호 생성부(11)는 상기 테스트 모드 진입 신호(Test_EN)가 하이로 인에이블되고 상기 테스트 펄스(Test_pulse)가 하이로 천이하는 타이밍 즉, 라이징 타이밍에 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)는 로우로 인에이블된다.The control signal generator 11 disables the test input / output mode control signal IOMD_ctrl when the test mode entry signal Test_EN is low. In addition, the control signal generator 11 performs the test input / output mode control signal IOMD_ctrl at a timing at which the test mode entry signal Test_EN is enabled high and the test pulse Test_pulse transitions high, that is, a rising timing. Is enabled low.

상기 제 1 카운터(12)는 로우로 인에이블된 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)와 상기 테스트 펄스(Test_pulse)를 입력으로 하여 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 생성한다.The first counter 12 receives the test input / output mode control signal IOMD_ctrl and the test pulse Test_pulse enabled as low to generate a first test input / output mode selection signal Test_MD1.

상기 제 1 카운터(12)는 로우로 인에이블된 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 입력으로 하여 상기 테스트 펄스(Test_pulse)의 폴링 타이밍마다 자신의 출력 신호를 천이시켜 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)로서 출력한다. 이때, 상기 제 1 카운터(12)는 로우 레벨인 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 입력 받아 턴온되며 로우를 출력한다. The first counter 12 selects the first test input / output mode by shifting its output signal at every polling timing of the test pulse Test_pulse by inputting the test input / output mode control signal IOMD_ctrl enabled as low. It outputs as a signal Test_MD1. In this case, the first counter 12 is turned on by receiving the test input / output mode control signal IOMD_ctrl which is a low level and outputs a low.

상기 제 2 카운터(13)는 로우로 인에이블된 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)와 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 입력으로 하여 제 2 테스트 입출력 모드 선택 신호(Test_MD2)를 생성한다.The second counter 13 generates a second test input / output mode selection signal Test_MD2 by inputting the test input / output mode control signal IOMD_ctrl and the first test input / output mode selection signal Test_MD1 that are enabled as low. do.

상기 제 2 카운터(13)는 로우로 인에이블된 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 입력으로 하여 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)의 폴링 타이밍마다 자신의 출력 신호를 천이시켜 상기 제 2 테스트 입출력 모드 선택 신호(Test_MD2)로서 출력한다. 이때, 상기 제 2 카운터(13)는 로우 레벨인 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 입력 받아 턴온되며 로우를 출력한다.The second counter 13 inputs the test input / output mode control signal IOMD_ctrl enabled as a low to transition its output signal at every polling timing of the first test input / output mode selection signal Test_MD1. 2 Outputs as a test input / output mode selection signal (Test_MD2). In this case, the second counter 13 is turned on by receiving the test input / output mode control signal IOMD_ctrl which is a low level and outputs a low.

도 3은 도 2의 제어 신호 생성부의 회로도이다.3 is a circuit diagram of a control signal generator of FIG. 2.

상기 제어 신호 생성부(11)는 상기 테스트 모드 진입 신호(Test_EN)와 상기 테스트 펄스(Test_pulse)를 입력으로 하여 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)의 레벨을 결정하는 신호 생성부(11-1), 상기 신호 생성부(11-1)의 출력 신호를 유지하기 위한 제 1 래치부(11-2), 상기 래치부(11-2)의 출력 신호를 반전시켜 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)로서 출력하는 제 1 인버터(IV13)를 포함한다.The control signal generator 11 receives the test mode entry signal Test_EN and the test pulse Test_pulse as inputs and determines a level of the test input / output mode control signal IOMD_ctrl. The test input / output mode control signal IOMD_ctrl is performed by inverting the output signal of the first latch unit 11-2 and the latch unit 11-2 for holding the output signal of the signal generator 11-1. It includes a first inverter IV13 that outputs as.

상기 신호 생성부(11-1)는 게이트단에 상기 테스트 모드 진입 신호(Test_EN)를 입력 받고 소오스단에 외부 전압(VDD)을 인가 받는 제 1 트랜지스터(P11), 게이트단에 상기 테스트 모드 진입 신호(Test_EN)를 입력 받고 드레인단에 상기 제 1 트랜지스터(P11)의 드레인단이 연결되는 제 2 트랜지스터(N11), 및 게이트단에 상기 테스트 펄스(Test_pulse)를 입력 받고 드레인단에 상기 제 2 트랜 지스터(N11)의 소오스단이 연결되며 소오스단에 접지단(VSS)이 연결된 제 3 트랜지스터(N12)를 포함한다. 이때, 상기 신호 생성부(11-1)의 출력단은 상기 제 1 트랜지스터(P11)와 상기 제 2 트랜지스터(N11)가 연결된 노드이다.The signal generator 11-1 receives the test mode entrance signal Test_EN at a gate terminal and an external voltage VDD at a source terminal, and the test mode entry signal at a gate terminal. A second transistor N11 connected to a drain terminal of the first transistor P11 at a drain terminal thereof and a test pulse Test_pulse at a gate terminal thereof, and a second transistor at a drain terminal thereof. A source transistor of N11 is connected and includes a third transistor N12 having a ground terminal VSS connected to the source terminal. In this case, an output terminal of the signal generator 11-1 is a node to which the first transistor P11 and the second transistor N11 are connected.

상기 제 1 래치부(11-2)는 상기 신호 생성부(11-1)의 출력 신호를 반전시키는 제 2 인버터(IV11), 상기 제 2 인버터(IV11)의 출력 신호를 반전시켜 상기 제 2 인버터(IV11)에 입력하는 제 3 인버터(IV12)를 포함한다. 이때, 상기 제 2 인버터(IV11)의 출력 신호가 상기 제 1 래치부(11-2)의 출력 신호이다.The first latch unit 11-2 inverts the output signal of the second inverter IV11 and the second inverter IV11 that inverts the output signal of the signal generator 11-1. A third inverter IV12 input to IV11 is included. In this case, an output signal of the second inverter IV11 is an output signal of the first latch unit 11-2.

도 4는 도 1의 퓨즈 입출력 모드 선택 수단의 회로도이다.4 is a circuit diagram of a fuse input / output mode selection means of FIG.

퓨즈 입출력 모드 선택 수단(20)은 파워 업 신호(PWRUP)를 입력으로 하여 반전된 상기 파워 업 신호(PWRUPB), 퓨즈 연결 상태에 따라 그 레벨이 달라지는 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)와 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)를 생성한다.The fuse input / output mode selection means 20 may include the power-up signal PWRUPB inverted by inputting the power-up signal PWRUP and a first fuse input / output mode selection signal Fuse_MD1 whose level varies depending on the fuse connection state. 2 Generate a fuse input / output mode selection signal (Fuse_MD2).

상기 퓨즈 입출력 모드 선택 수단(20)은 상기 파워 업 신호(PWRUP)에 응답하여 외부 전압(VDD)을 출력하는 전압 인가부(21), 및 상기 전압 인가부(21)의 출력 전압을 인가 받고 퓨즈 연결 상태에 따라 그 레벨이 달라지는 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)와 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)를 생성하는 퓨즈부(22)를 포함한다.The fuse input / output mode selecting means 20 receives a voltage applying unit 21 for outputting an external voltage VDD in response to the power up signal PWRUP, and an output voltage of the voltage applying unit 21. The fuse unit 22 may generate the first fuse input / output mode selection signal Fuse_MD1 and the second fuse input / output mode selection signal Fuse_MD2 having a different level depending on a connection state.

상기 전압 인가부(21)는 상기 파워 업 신호(PWRUP)를 반전시켜 출력하는 제 4 인버터(IV21), 및 상기 제 4 인버터(IV21)의 출력 신호에 응답하여 외부 전압(VDD)을 출력하는 스위칭부(21-1)를 포함한다. The voltage applying unit 21 switches a fourth inverter IV21 for inverting and outputting the power-up signal PWRUP and an external voltage VDD in response to an output signal of the fourth inverter IV21. The part 21-1 is included.

상기 스위칭부(21-1)는 게이트단에 상기 제 4 인버터(IV21)의 출력 신호를 입력 받고 소오스단에 외부 전압(VDD)을 인가 받으며 드레인단이 상기 스위칭부(21-1)의 출력단인 제 4 트랜지스터(P21)를 포함한다.The switching unit 21-1 receives an output signal of the fourth inverter IV21 at a gate terminal thereof, receives an external voltage VDD from a source terminal thereof, and a drain terminal thereof is an output terminal of the switching unit 21-1. A fourth transistor P21 is included.

상기 퓨즈부(22)는 상기 전압 인가부(21)의 출력 전압을 인가 받아 자신의 연결 상태에 따라 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)를 생성하는 제 1 퓨즈(Fuse1), 및 상기 전압 인가부(21)의 출력 전압을 인가 받아 자신의 연결 상태에 따라 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)를 생성하는 제 2 퓨즈(Fuse2)를 포함한다.The fuse unit 22 receives the output voltage of the voltage applying unit 21 to generate the first fuse input / output mode selection signal Fuse_MD1 according to a connection state thereof, and the voltage. The second fuse Fuse2 receives the output voltage of the applying unit 21 and generates the second fuse input / output mode selection signal Fuse_MD2 according to its connection state.

도 5는 도 1의 제 1 입출력 모드 선택 신호 생성 수단의 회로도이다.5 is a circuit diagram of the first input / output mode selection signal generating means of FIG.

제 1 입출력 모드 선택 신호 생성 수단(31)은 테스트 입출력 모드 제어 신호(IOMD_ctrl)에 응답하여 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1) 또는 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 선택적으로 출력하는 제 1 테스트 퓨즈 선택부(31-1), 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)에 응답하여 제 1 입출력 모드 선택 패드(PDMD1) 레벨 또는 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 선택적으로 출력하는 제 1 테스트 패드 선택부(31-2), 및 상기 제 1 테스트 퓨즈 선택부(31-1)와 상기 제 1 테스트 패드 선택부(31-2)의 출력 신호 중 어느 하나의 신호라도 하이로 인에이블되면 하이인 제 1 입출력 모드 선택 신호(IOMD_sel1)를 출력하는 제 1 선택 신호 생성부(31-3)를 포함한다.The first input / output mode selection signal generating unit 31 selectively outputs the first fuse input / output mode selection signal Fuse_MD1 or the first test input / output mode selection signal Test_MD1 in response to the test input / output mode control signal IOMD_ctrl. A first test fuse selector 31-1 selectively outputs a first input / output mode selection pad PDMD1 level or a first test input / output mode selection signal Test_MD1 in response to the test input / output mode control signal IOMD_ctrl. 1 Enables any signal among the test pad selector 31-2 and the output signals of the first test fuse selector 31-1 and the first test pad selector 31-2 to high. The first selection signal generator 31-3 outputting the first input / output mode selection signal IOMD_sel1 that is high when the signal is high.

상기 제 1 테스트 퓨즈 선택부(31-1)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 로우로 인에이블되면 상기 제 1 테스트 입출력 모드 선택 신 호(Test_MD1)를 출력하고 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 하이로 디스에이블되면 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)를 출력한다.When the test input / output mode control signal IOMD_ctrl is low, the first test fuse selector 31-1 outputs the first test input / output mode selection signal Test_MD1 and the test input / output mode control signal ( When IOMD_ctrl is disabled, the first fuse input / output mode selection signal Fuse_MD1 is output.

상기 제 1 테스트 퓨즈 선택부(31-1)는 반전된 파워 업 신호(PWRUPB)에 응답하여 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)를 로우 레벨로 초기화시키는 제 1 초기화부(31-1-1), 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)의 초기화 상태를 유지시키기 위한 제 2 래치부(31-1-2), 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)에 응답하여 상기 제 2 래치부(31-1-2)의 출력 신호를 출력하는 제 1 퓨즈 선택부(31-1-3), 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 반전시켜 출력하는 제 5 인버터(IV34), 상기 제 1 퓨즈 선택부(31-1-3)와 상기 제 5 인버터(IV34)의 출력 신호를 입력으로 하여 상기 제 1 테스트 퓨즈 선택부(31-1)의 출력 신호를 생성하는 제 1 신호 조합부(31-1-4)를 포함한다.The first test fuse selector 31-1 initializes the first fuse input / output mode select signal Fuse_MD1 to a low level in response to the inverted power-up signal PWRUPB. 1), a second latch unit 31-1-2 for maintaining an initialization state of the first fuse input / output mode selection signal Fuse_MD1, and the second latch unit in response to the test input / output mode control signal IOMD_ctrl. A first fuse selection unit 31-1-3 for outputting the output signal of (31-1-2), a fifth inverter IV34 for inverting and outputting the first test input / output mode selection signal Test_MD1, and A first signal combination unit which generates an output signal of the first test fuse selection unit 31-1 by inputting the output signal of the first fuse selection unit 31-1-3 and the fifth inverter IV34. (31-1-4).

상기 제 1 초기화부(31-1-1)는 상기 반전된 파워 업 신호(PWRUPB)가 하이 레벨일 경우에만 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)를 로우 레벨로 초기화 시킨다.The first initialization unit 31-1-1 initializes the first fuse input / output mode selection signal Fuse_MD1 to a low level only when the inverted power-up signal PWRUPB is at a high level.

상기 제 1 초기화부(31-1-1)는 게이트단에 상기 반전된 파워 업 신호(PWRUPB)를 입력 받고 드레인단에 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)를 입력 받으며 소오스단에 접지단(VSS)이 연결된 제 5 트랜지스터(N31)를 포함한다.The first initialization unit 31-1-1 receives the inverted power-up signal PWRUPB at a gate terminal, the first fuse input / output mode selection signal Fuse_MD1 at a drain terminal, and a ground terminal at a source terminal. And a fifth transistor N31 to which VSS is connected.

상기 제 2 래치부(31-1-2)는 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)가 로우 레벨일 경우에만 로우 레벨을 유지시킨다.The second latch unit 31-1-2 maintains a low level only when the first fuse input / output mode selection signal Fuse_MD1 is at a low level.

상기 제 2 래치부(31-1-2)는 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)를 반전시켜 출력하는 제 6 인버터(IV31), 및 게이트단에 상기 제 6 인버터(IV31)의 출력 신호를 입력 받고 드레인단에 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)를 입력 받으며 소오스단에 접지단(VSS)이 연결된 제 6 트랜지스터(N32)를 포함한다.The second latch unit 31-1-2 is a sixth inverter IV31 for inverting and outputting the first fuse input / output mode selection signal Fuse_MD1, and an output signal of the sixth inverter IV31 at a gate end thereof. And a sixth transistor N32 receiving the first fuse input / output mode selection signal Fuse_MD1 at a drain terminal and having a ground terminal VSS connected to the source terminal.

상기 제 1 퓨즈 선택부(31-1-3)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 로우 레벨로 인에이블된 경우 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)와는 무관하게 상기 제 1 퓨즈 선택부(31-1-3)의 출력 신호를 하이 레벨로 고정시킨다. 또한 상기 제 1 퓨즈 선택부(31-1-3)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 하이 레벨로 디스에이블된 경우 반전된 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)를 상기 퓨즈 선택부(31-1-3)의 출력 신호로서 출력한다. The first fuse selector 31-1-3 selects the first fuse regardless of the first fuse input / output mode select signal Fuse_MD1 when the test input / output mode control signal IOMD_ctrl is enabled at a low level. The output signal of negative 31-1-3 is fixed at a high level. In addition, the first fuse selector 31-1-3 may output the inverted first fuse input / output mode select signal Fuse_MD1 when the test input / output mode control signal IOMD_ctrl is disabled to a high level. It outputs as an output signal of (31-1-3).

상기 제 1 퓨즈 선택부(31-1-3)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 반전시켜 출력하는 제 7 인버터(IV33), 제 1 제어단에 상기 제 7 인버터(IV33)의 출력 신호를 입력 받고 제 2 제어단에 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 입력 받으며 입력단에 상기 제 2 래치부(31-1-2)의 출력 신호를 입력 받는 제 1 제어 인버터(IVC31), 상기 제 1 제어 인버터(IVC31)의 출력 신호를 반전시켜 출력하는 제 8 인버터(IV32), 게이트단에 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 입력 받고 소오스단에 외부 전압(VDD)이 인가되며 드레인단에 상기 제 8 인버터(IV32)의 출력단이 연결된 제 7 트랜지스터(P31)를 포함한 다. 이때, 상기 제 8 인버터(IV32)의 출력단과 상기 제 7 트랜지스터(P31)의 드레인단이 연결된 노드가 상기 제 1 퓨즈 선택부(31-1-3)의 출력단이다.The first fuse selector 31-1-3 may output a seventh inverter IV33 that inverts the test input / output mode control signal IOMD_ctrl and outputs the output signal of the seventh inverter IV33 to a first control terminal. The first control inverter (IVC31), the first control input receiving the test input and output mode control signal (IOMD_ctrl) to the second control terminal and the output signal of the second latch unit 31-1-2 to the input terminal, 1 The eighth inverter IV32 which inverts the output signal of the control inverter IVC31 and outputs the input / output mode control signal IOMD_ctrl to the gate terminal, and the external voltage VDD is applied to the source terminal and the drain terminal. A seventh transistor P31 connected to an output terminal of the eighth inverter IV32 is included. In this case, the node connected to the output terminal of the eighth inverter IV32 and the drain terminal of the seventh transistor P31 is the output terminal of the first fuse selector 31-1-3.

상기 제 1 신호 조합부(31-1-4)는 상기 제 1 퓨즈 선택부(31-1-3)의 출력 신호와 상기 제 5 인버터(IV34)의 출력 신호를 입력 받아 상기 제 1 테스트 퓨즈 선택부(31-1)의 출력 신호를 생성하는 제 1 낸드 게이트(ND31)를 포함한다. 즉, 상기 제 1 신호 조합부(31-1-4)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 로우로 인에이블되면 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 상기 제 1 테스트 퓨즈 선택부(31-1)의 출력 신호로서 출력하고 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 하이로 디스에이블되면 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)를 상기 제 1 테스트 퓨즈 선택부(31-1)의 출력 신호로서 출력한다.The first signal combination unit 31-1-4 receives the output signal of the first fuse selection unit 31-1-3 and the output signal of the fifth inverter IV34 and selects the first test fuse. And a first NAND gate ND31 for generating an output signal of the unit 31-1. That is, when the test input / output mode control signal IOMD_ctrl is low, the first signal combination unit 31-1-4 may output the first test input / output mode selection signal Test_MD1 to the first test fuse selector. The first fuse input / output mode select signal Fuse_MD1 is output to the first test fuse selector 31-1 when the test input / output mode control signal IOMD_ctrl is disabled to the high level. Output as an output signal.

상기 제 1 테스트 패드 선택부(31-2)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)에 응답하여 상기 제 1 입출력 모드 선택 패드(PDMD1) 또는 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 출력한다.The first test pad selector 31-2 outputs the first input / output mode selection pad PDMD1 or the first test input / output mode selection signal Test_MD1 in response to the test input / output mode control signal IOMD_ctrl. .

상기 제 1 테스트 패드 선택부(31-2)는 상기 반전된 파워 업 신호(PWRUPB)에 응답하여 상기 제 1 입출력 모드 선택 패드(PDMD1) 레벨을 로우 레벨로 초기화 시키고 상기 초기화 레벨로 유지하는 제 3 래치부(31-2-1), 상기 제 3 래치부(31-2-1)의 출력 신호를 반전시켜 출력하는 제 9 인버터(IV36), 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)에 응답하여 상기 제 9 인버터(IV36)의 출력 신호를 반전시켜 출력하는 제 1 패드 선택부(31-2-2), 및 반전된 상기 제 1 패드 선택부(31-2- 2)의 출력 신호 또는 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 출력하는 제 2 신호 조합부(31-2-3)를 포함한다.The first test pad selector 31-2 initializes the first input / output mode selection pad PDMD1 level to a low level in response to the inverted power up signal PWRUPB, and maintains the reset level at the initialization level. The latch unit 31-2-1, the ninth inverter IV36 inverting the output signal of the third latch unit 31-2-1 and outputting the inverted signal, and in response to the test input / output mode control signal IOMD_ctrl, A first pad selector 31-2-2 for inverting and outputting an output signal of a ninth inverter IV36, and an output signal of the inverted first pad selector 31-2-2 or the first And a second signal combination unit 31-2-3 for outputting a test input / output mode selection signal Test_MD1.

상기 제 3 래치부(31-2-1)는 상기 반전된 파워 업 신호(PWRUPB)가 하이 레벨일 경우 상기 제 1 입출력 모드 선택 패드(PDMD1) 레벨을 로우 레벨로 초기화시키고 그 레벨을 유지한다. 또한 상기 반전된 파워 업 신호(PWRUPB)가 로우 레벨로 천이되면 상기 제 1 입출력 모드 선택 패드(PDMD1) 레벨을 반전시켜 출력한다.When the inverted power-up signal PWRUPB is at the high level, the third latch unit 31-2-1 initializes the level of the first input / output mode selection pad PDMD1 to a low level and maintains the level. In addition, when the inverted power-up signal PWRUPB transitions to a low level, the level of the first input / output mode selection pad PDMD1 is inverted and output.

상기 제 3 래치부(31-2-1)는 상기 반전된 파워 업 신호(PWRUPB)를 반전시켜 출력하는 제 10 인버터(IV39), 상기 제 1 입출력 모드 선택 패드(PDMD1) 레벨과 상기 제 10 인버터(IV39)의 출력 신호를 입력 받는 제 2 낸드 게이트(ND32), 및 게이트단에 상기 제 2 낸드 게이트(ND32)의 출력 신호를 입력 받고 소오스단에 접지단(VSS)이 연결되며 드레인단에 상기 제 1 입출력 모드 선택 패드(PDMD1)가 연결된 제 8 트랜지스터(N33)를 포함한다.The third latch unit 31-2-1 may include a tenth inverter IV39 that inverts and outputs the inverted power-up signal PWRUPB, the first input / output mode selection pad PDMD1 level, and the tenth inverter. A second NAND gate ND32 that receives the output signal of (IV39) and an output signal of the second NAND gate ND32 at a gate terminal thereof, and a ground terminal VSS is connected to a source terminal, and the drain terminal is connected to the drain terminal. The eighth transistor N33 is connected to the first input / output mode selection pad PDMD1.

상기 제 1 패드 선택부(31-2-2)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 하이 레벨로 디스에이블된 경우 상기 제 9 인버터(IV36)의 출력 신호를 반전시켜 출력하고 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 로우 레벨로 인에이블된 경우 상기 제 9 인터버(IV36)의 출력 신호, 즉 상기 제 1 입출력 모드 선택 패드(PDMD1) 레벨과는 무관하게 하이 레벨을 출력한다.When the test input / output mode control signal IOMD_ctrl is disabled to a high level, the first pad selector 31-2-2 inverts the output signal of the ninth inverter IV36 and outputs the inverted output signal. When the control signal IOMD_ctrl is enabled at a low level, a high level is output regardless of the output signal of the ninth interleaver IV36, that is, the level of the first input / output mode selection pad PDMD1.

상기 제 1 패드 선택부(31-2-2)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 반전시켜 출력하는 제 11 인버터(IV37), 제 1 제어단에 상기 제 11 인버터(IV37)의 출력 신호를 입력 받고 제 2 제어단에 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 입력되며 입력단에 상기 제 9 인버터(IV36)의 출력 신호를 입력 받는 제 2 제어 인버터(IVC32), 게이트단에 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 입력 받고 소오스단에 외부 전압(VDD)을 인가 받으며 드레인단에 상기 제 2 제어 인버터(IVC32)의 출력단이 연결된 제 9 트랜지스터(P32)를 포함한다. 이때, 상기 제 9 트랜지스터(P32)의 드레인단과 상기 제 2 제어 인버터(IVC32)의 출력단이 연결된 노드가 상기 제 1 패드 선택부(31-2-2)의 출력단이다.The first pad selection unit 31-2-2 is an eleventh inverter IV37 that inverts the test input / output mode control signal IOMD_ctrl and outputs an output signal of the eleventh inverter IV37 to a first control terminal. Is input to the test input / output mode control signal IOMD_ctrl to the second control terminal, the second control inverter (IVC32) receiving the output signal of the ninth inverter IV36 to the input terminal, the test input / output mode to the gate terminal The ninth transistor P32 receives a control signal IOMD_ctrl, receives an external voltage VDD at a source terminal, and has an output terminal of the second control inverter IVC32 connected to a drain terminal thereof. In this case, the node connected to the drain terminal of the ninth transistor P32 and the output terminal of the second control inverter IVC32 is an output terminal of the first pad selector 31-2-2.

상기 제 2 신호 조합부(31-2-3)는 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 반전시켜 출력하는 제 12 인버터(IV38), 및 상기 제 1 패드 선택부(31-2-2)와 상기 제 12 인버터(IV38)의 출력 신호를 입력으로 하는 제 3 낸드 게이트(ND33)를 포함한다. The second signal combination unit 31-2-3 may include a twelfth inverter IV38 for inverting and outputting the first test input / output mode selection signal Test_MD1, and the first pad selection unit 31-2-2. ) And a third NAND gate ND33 to which the output signal of the twelfth inverter IV38 is input.

상기 제 1 선택 신호 생성부(31-3)는 상기 제 1 테스트 퓨즈 선택부(31-1)와 상기 제 2 테스트 패드 선택부(31-2)의 출력 신호를 입력 받는 제 1 노어 게이트(NOR31), 및 상기 제 1 노어 게이트(NOR31)의 출력 신호를 반전시켜 출력하는 제 13 인버터(IV35)를 포함한다.The first selection signal generator 31-3 may include a first NOR gate NOR31 that receives output signals from the first test fuse selector 31-1 and the second test pad selector 31-2. And a thirteenth inverter IV35 that inverts and outputs the output signal of the first NOR gate NOR31.

도 6은 도 1의 제 2 입출력 모드 선택 신호 생성 수단의 회로도이다.6 is a circuit diagram of the second input / output mode selection signal generating means of FIG.

제 2 입출력 모드 선택 신호 생성 수단(32)은 테스트 입출력 모드 제어 신호(IOMD_ctrl)에 응답하여 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2) 또는 제 2 테스트 입출력 모드 선택 신호(Test_MD2)를 선택적으로 출력하는 제 2 테스트 퓨즈 선택부(32-1), 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)에 응답하여 제 2 입출력 모드 선택 패드(PDMD2) 레벨 또는 제 2 테스트 입출력 모드 선택 신 호(Test_MD2)를 선택적으로 출력하는 제 2 테스트 패드 선택부(32-2), 및 상기 제 2 테스트 퓨즈 선택부(32-1)와 상기 제 2 테스트 패드 선택부(32-2)의 출력 신호 중 어느 하나의 신호라도 하이로 인에이블되면 하이인 제 2 입출력 모드 선택 신호(IOMD_sel2)를 출력하는 제 2 선택 신호 생성부(32-3)를 포함한다.The second input / output mode selection signal generating unit 32 selectively outputs the second fuse input / output mode selection signal Fuse_MD2 or the second test input / output mode selection signal Test_MD2 in response to the test input / output mode control signal IOMD_ctrl. 2 The test fuse selector 32-1 selectively outputs a second input / output mode selection pad PDMD2 level or a second test input / output mode selection signal Test_MD2 in response to the test input / output mode control signal IOMD_ctrl. Any signal of the second test pad selector 32-2 and the output signals of the second test fuse selector 32-1 and the second test pad selector 32-2 is pulled high And a second selection signal generator 32-3 for outputting a second input / output mode selection signal IOMD_sel2 that is high when the signal is enabled.

상기 제 2 테스트 퓨즈 선택부(32-1)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 로우로 인에이블되면 상기 제 2 테스트 입출력 모드 선택 신호(Test_MD2)를 출력하고 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 하이로 디스에이블되면 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)를 출력한다.When the test input / output mode control signal IOMD_ctrl is low, the second test fuse selector 32-1 outputs the second test input / output mode selection signal Test_MD2 and the test input / output mode control signal IOMD_ctrl. Is disabled, the second fuse input / output mode selection signal Fuse_MD2 is output.

상기 제 2 테스트 퓨즈 선택부(32-1)는 반전된 파워 업 신호(PWRUPB)에 응답하여 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)를 로우 레벨로 초기화시키는 제 2 초기화부(32-1-1), 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)의 초기화 상태를 유지시키기 위한 제 4 래치부(32-1-2), 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)에 응답하여 상기 제 4 래치부(32-1-2)의 출력 신호를 출력하는 제 2 퓨즈 선택부(32-1-3), 상기 제 2 테스트 입출력 모드 선택 신호(Test_MD2)를 반전시켜 출력하는 제 14 인버터(IV44), 상기 제 2 퓨즈 선택부(32-1-3)와 상기 제 14 인버터(IV44)의 출력 신호를 입력으로 하여 상기 제 2 테스트 퓨즈 선택부(32-1)의 출력 신호를 생성하는 제 3 신호 조합부(32-1-4)를 포함한다.The second test fuse selector 32-1 initializes the second fuse input / output mode select signal Fuse_MD2 to a low level in response to the inverted power-up signal PWRUPB. 1), a fourth latch unit 32-1-2 for maintaining an initialization state of the second fuse input / output mode selection signal Fuse_MD2, and the fourth latch unit in response to the test input / output mode control signal IOMD_ctrl. A second fuse selector 32-1-3 for outputting the output signal of (32-1-2), a fourteenth inverter IV44 for inverting and outputting the second test input / output mode selection signal Test_MD2, and A third signal combination unit configured to generate an output signal of the second test fuse selection unit 32-1 by inputting an output signal of the second fuse selection unit 32-1-3 and the fourteenth inverter IV44; (32-1-4).

상기 제 2 초기화부(32-1-1)는 상기 반전된 파워 업 신호(PWRUPB)가 하이 레벨일 경우에만 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)를 로우 레벨로 초기화 시킨다.The second initialization unit 32-1-1 initializes the second fuse input / output mode selection signal Fuse_MD2 to a low level only when the inverted power-up signal PWRUPB is at a high level.

상기 제 2 초기화부(32-1-1)는 게이트단에 상기 반전된 파워 업 신호(PWRUPB)를 입력 받고 드레인단에 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)를 입력 받으며 소오스단에 접지단(VSS)이 연결된 제 10 트랜지스터(N41)를 포함한다.The second initialization unit 32-1-1 receives the inverted power-up signal PWRUPB at a gate terminal, the second fuse input / output mode selection signal Fuse_MD2 at a drain terminal, and a ground terminal at a source terminal. And a tenth transistor N41 to which VSS is connected.

상기 제 4 래치부(32-1-2)는 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)가 로우 레벨일 경우에만 로우 레벨을 유지시킨다.The fourth latch part 32-1-2 maintains a low level only when the second fuse input / output mode selection signal Fuse_MD2 is at a low level.

상기 제 4 래치부(32-1-2)는 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)를 반전시켜 출력하는 제 15 인버터(IV41), 및 게이트단에 상기 제 15 인버터(IV41)의 출력 신호를 입력 받고 드레인단에 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)를 입력 받으며 소오스단에 접지단(VSS)이 연결된 제 11 트랜지스터(N42)를 포함한다.The fourth latch unit 32-1-2 is a fifteenth inverter IV41 for inverting and outputting the second fuse input / output mode selection signal Fuse_MD2, and an output signal of the fifteenth inverter IV41 at a gate end thereof. And an eleventh transistor N42 receiving the second fuse input / output mode selection signal Fuse_MD2 at a drain terminal and having a ground terminal VSS connected to a source terminal.

상기 제 2 퓨즈 선택부(32-1-3)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 로우 레벨로 인에이블된 경우 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)와는 무관하게 상기 제 2 퓨즈 선택부(32-1-3)의 출력 신호를 하이 레벨로 고정시킨다. 또한 상기 제 2 퓨즈 선택부(32-1-3)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 하이 레벨로 디스에이블된 경우 반전된 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)를 상기 제 2 퓨즈 선택부(32-1-3)의 출력 신호로서 출력한다. The second fuse selector 32-1-3 selects the second fuse regardless of the second fuse input / output mode selection signal Fuse_MD2 when the test input / output mode control signal IOMD_ctrl is enabled at a low level. The output signal of negative 32-1-3 is fixed at a high level. The second fuse selector 32-1-3 may output the inverted second fuse input / output mode selection signal Fuse_MD2 when the test input / output mode control signal IOMD_ctrl is disabled to a high level. It outputs as an output signal of the selection part 32-1-3.

상기 제 2 퓨즈 선택부(32-1-3)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 반전시켜 출력하는 제 16 인버터(IV43), 제 1 제어단에 상기 제 16 인버터(IV43)의 출력 신호를 입력 받고 제 2 제어단에 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 입력 받으며 입력단에 상기 제 4 래치부(32-1-2)의 출력 신호를 입력 받는 제 3 제어 인버터(IVC41), 상기 제 3 제어 인버터(IVC41)의 출력 신호를 반전시켜 출력하는 제 17 인버터(IV42), 게이트단에 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 입력 받고 소오스단에 외부 전압(VDD)이 인가되며 드레인단에 상기 제 17 인버터(IV42)의 출력단이 연결된 제 12 트랜지스터(P41)를 포함한다. 이때, 상기 제 17 인버터(IV42)의 출력단과 상기 제 12 트랜지스터(P41)의 드레인단이 연결된 노드가 상기 제 2 퓨즈 선택부(32-1-3)의 출력단이다.The second fuse selector 32-1-3 may output the sixteenth inverter IV43 that inverts the test input / output mode control signal IOMD_ctrl and outputs the output signal of the sixteenth inverter IV43 to the first control terminal. A third control inverter (IVC41) receiving the test input / output mode control signal (IOMD_ctrl) to the second control terminal and receiving the output signal of the fourth latch unit 32-1-2 to the input terminal. A seventeenth inverter IV42 that inverts the output signal of the control inverter IVC41 and outputs the same, and the test input / output mode control signal IOMD_ctrl is input to a gate terminal, and an external voltage VDD is applied to a source terminal. The twelfth transistor P41 connected to the output terminal of the seventeenth inverter IV42 is included. In this case, the node connected to the output terminal of the seventeenth inverter IV42 and the drain terminal of the twelfth transistor P41 is an output terminal of the second fuse selector 32-1-3.

상기 제 3 신호 조합부(32-1-4)는 상기 제 2 퓨즈 선택부(32-1-3)의 출력 신호와 상기 제 14 인버터(IV44)의 출력 신호를 입력 받아 상기 제 2 테스트 퓨즈 선택부(32-1)의 출력 신호를 생성하는 제 4 낸드 게이트(ND41)를 포함한다. 즉, 상기 제 3 신호 조합부(32-1-4)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 로우로 인에이블되면 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 상기 제 2 테스트 퓨즈 선택부(32-1)의 출력 신호로서 출력하고 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 하이로 디스에이블되면 상기 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)를 상기 제 2 테스트 퓨즈 선택부(32-1)의 출력 신호로서 출력한다.The third signal combination unit 32-1-4 receives the output signal of the second fuse selection unit 32-1-3 and the output signal of the fourteenth inverter IV44 to select the second test fuse. And a fourth NAND gate ND41 for generating the output signal of the part 32-1. That is, when the test input / output mode control signal IOMD_ctrl is low, the third signal combination unit 32-1-4 may transmit the first test input / output mode selection signal Test_MD1 to the second test fuse selector. The second fuse input / output mode select signal Fuse_MD2 is output to the second test fuse selector 32-1 when the test input / output mode control signal IOMD_ctrl is disabled and output as the output signal of 32-32. Output as an output signal.

상기 제 2 테스트 패드 선택부(32-2)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)에 응답하여 상기 제 2 입출력 모드 선택 패드(PDMD2) 또는 상기 제 2 테스트 입출력 모드 선택 신호(Test_MD2)를 출력한다.The second test pad selector 32-2 outputs the second input / output mode selection pad PDMD2 or the second test input / output mode selection signal Test_MD2 in response to the test input / output mode control signal IOMD_ctrl. .

상기 제 2 테스트 패드 선택부(32-2)는 상기 반전된 파워 업 신호(PWRUPB)에 응답하여 상기 제 2 입출력 모드 선택 패드(PDMD2) 레벨을 로우 레벨로 초기화 시키고 상기 초기화 레벨로 유지하는 제 5 래치부(32-2-1), 상기 제 5 래치부(32-2-1)의 출력 신호를 반전시켜 출력하는 제 18 인버터(IV46), 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)에 응답하여 상기 제 18 인버터(IV46)의 출력 신호를 반전시켜 출력하는 제 2 패드 선택부(32-2-2), 및 반전된 상기 제 2 패드 선택부(32-2-2)의 출력 신호 또는 상기 제 2 테스트 입출력 모드 선택 신호(Test_MD2)를 출력하는 제 4 신호 조합부(32-2-3)를 포함한다.The second test pad selector 32-2 initializes the level of the second input / output mode selection pad PDMD2 to a low level in response to the inverted power-up signal PWRUPB, and maintains the reset level at the initialization level. The latch unit 32-2-1, the eighteenth inverter IV46 inverting the output signal of the fifth latch unit 32-2-1 and outputting the inverted signal and the test input / output mode control signal IOMD_ctrl. A second pad selector 32-2-2 for inverting and outputting an output signal of the eighteenth inverter IV46 and an inverted output signal of the second pad selector 32-2-2 or the second; And a fourth signal combination unit 32-2-3 for outputting a test input / output mode selection signal Test_MD2.

상기 제 5 래치부(32-2-1)는 상기 반전된 파워 업 신호(PWRUPB)가 하이 레벨일 경우 상기 제 2 입출력 모드 선택 패드(PDMD2) 레벨을 로우 레벨로 초기화시키고 그 레벨을 유지한다. 또한 상기 반전된 파워 업 신호(PWRUPB)가 로우 레벨로 천이되면 상기 제 2 입출력 모드 선택 패드(PDMD2) 레벨을 반전시켜 출력한다.When the inverted power-up signal PWRUPB is at the high level, the fifth latch unit 32-2-1 initializes the level of the second input / output mode selection pad PDMD2 to a low level and maintains the level. In addition, when the inverted power-up signal PWRUPB transitions to a low level, the second input / output mode selection pad PDMD2 level is inverted and output.

상기 제 5 래치부(32-2-1)는 상기 반전된 파워 업 신호(PWRUPB)를 반전시켜 출력하는 제 19 인버터(IV49), 상기 제 2 입출력 모드 선택 패드(PDMD2) 레벨과 상기 제 19 인버터(IV49)의 출력 신호를 입력 받는 제 5 낸드 게이트(ND42), 및 게이트단에 상기 제 5 낸드 게이트(ND42)의 출력 신호를 입력 받고 소오스단에 접지단(VSS)이 연결되며 드레인단에 상기 제 2 입출력 모드 선택 패드(PDMD2)가 연결된 제 13 트랜지스터(N43)를 포함한다.The fifth latch part 32-2-1 is a nineteenth inverter IV49 for inverting and outputting the inverted power-up signal PWRUPB, the second input / output mode selection pad PDMD2 level, and the nineteenth inverter. A fifth NAND gate ND42 receiving the output signal of IVIV, and an output signal of the fifth NAND gate ND42 at a gate end thereof, and a ground terminal VSS connected to a source end thereof, and being connected to a drain end thereof. The thirteenth transistor N43 is connected to the second input / output mode selection pad PDMD2.

상기 제 2 패드 선택부(32-2-2)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 하이 레벨로 디스에이블된 경우 상기 제 18 인버터(IV46)의 출력 신호를 반전시켜 출력하고 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 로우 레벨로 인에이블된 경우 상기 제 18 인터버(IV46)의 출력 신호, 즉 상기 제 2 입출력 모드 선택 패드(PDMD2) 레벨과는 무관하게 하이 레벨을 출력한다.When the test input / output mode control signal IOMD_ctrl is disabled to a high level, the second pad selector 32-2-2 inverts the output signal of the eighteenth inverter IV46 and outputs the inverted output signal. When the control signal IOMD_ctrl is enabled at a low level, a high level is output regardless of the output signal of the eighteenth interleaver IV46, that is, the level of the second input / output mode selection pad PDMD2.

상기 제 2 패드 선택부(32-2-2)는 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 반전시켜 출력하는 제 20 인버터(IV47), 제 1 제어단에 상기 제 20 인버터(IV47)의 출력 신호를 입력 받고 제 2 제어단에 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 입력되며 입력단에 상기 제 18 인버터(IV46)의 출력 신호를 입력 받는 제 4 제어 인버터(IVC42), 게이트단에 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 입력 받고 소오스단에 외부 전압(VDD)을 인가 받으며 드레인단에 상기 제 4 제어 인버터(IVC42)의 출력단이 연결된 제 14 트랜지스터(P42)를 포함한다. 이때, 상기 제 14 트랜지스터(P42)의 드레인단과 상기 제 4 제어 인버터(IVC42)의 출력단이 연결된 노드가 상기 제 2 패드 선택부(32-2-2)의 출력단이다.The second pad selector 32-2-2 outputs the twentieth inverter IV47 that inverts the test input / output mode control signal IOMD_ctrl and outputs the output signal of the twentieth inverter IV47 to the first control terminal. The fourth control inverter (IVC42) receives the input and the test input / output mode control signal (IOMD_ctrl) to the second control terminal, the output signal of the eighteenth inverter (IV46) to the input terminal, the test input / output mode to the gate terminal And a fourteenth transistor P42 that receives a control signal IOMD_ctrl, receives an external voltage VDD at a source terminal, and has an output terminal of the fourth control inverter IVC42 connected to a drain terminal. In this case, the node connected to the drain terminal of the fourteenth transistor P42 and the output terminal of the fourth control inverter IVC42 is an output terminal of the second pad selector 32-2-2.

상기 제 4 신호 조합부(32-2-3)는 상기 제 2 테스트 입출력 모드 선택 신호(Test_MD2)를 반전시켜 출력하는 제 21 인버터(IV48), 및 상기 제 2 패드 선택부(32-2-2)와 상기 제 21 인버터(IV48)의 출력 신호를 입력으로 하는 제 6 낸드 게이트(ND43)를 포함한다. The fourth signal combination unit 32-2-3 is a twenty-first inverter IV48 that inverts and outputs the second test input / output mode selection signal Test_MD2, and the second pad selection unit 32-2-2. ) And a sixth NAND gate ND43 to which the output signal of the twenty-first inverter IV48 is input.

상기 제 2 선택 신호 생성부(32-3)는 상기 제 2 테스트 퓨즈 선택부(32-1)와 상기 제 2 테스트 패드 선택부(32-2)의 출력 신호를 입력 받는 제 2 노어 게이트(NOR41), 및 상기 제 2 노어 게이트(NOR41)의 출력 신호를 반전시켜 출력하는 제 22 인버터(IV45)를 포함한다.The second select signal generator 32-3 receives a second NOR gate NOR41 that receives an output signal from the second test fuse selector 32-1 and the second test pad selector 32-2. And a twenty-second inverter IV45 for inverting and outputting the output signal of the second NOR gate NOR41.

도 7은 도 2의 테스트 입출력 모드 선택 수단의 출력 타이밍도이다. 이때, 도 7은 테스트시 두번째 테스트 펄스(Test_pulse)부터 도시하여 입출력 모드가 변하는 것을 보여준다.7 is an output timing diagram of the test input / output mode selection means of FIG. 2. In this case, FIG. 7 shows that the input / output mode changes as shown from the second test pulse Test_pulse.

테스트시 즉, 테스트 모드 진입 신호(Test_EN)가 하이로 인에이블되고 첫번째 테스트 펄스(Test_pulse)를 입력하면 테스트 입출력 모드 선택 수단(10)의 제어 신호 생성부(11)는 첫번째 테스트 펄스(Test_pulse)의 라이징 타이밍에 로우 레벨로 테스트 입출력 모드 제어 신호(IOMD_ctrl)를 인에이블시킨다. 로우 레벨인 상기 테스트 입출력 모드 제어 신호(IOMD_ctrl)가 제 1 카운터(12)와 제 2 카운터(13)에 입력되어 상기 제 1 카운터(12)와 상기 제 2 카운터(13)를 턴온시킨다.During the test, that is, when the test mode entry signal Test_EN is enabled high and the first test pulse Test_pulse is input, the control signal generator 11 of the test input / output mode selecting means 10 performs the first test pulse Test_pulse. The test input / output mode control signal IOMD_ctrl is enabled at a low level at the rising timing. The test input / output mode control signal IOMD_ctrl at a low level is input to the first counter 12 and the second counter 13 to turn on the first counter 12 and the second counter 13.

상기 제 1 및 제 2 카운터(12, 13)는 턴온되면 로우 레벨의 출력 신호를 출력한다. 이때, 상기 제 1 카운터(12)는 두번째 테스트 펄스(Test_pulse)가 입력되어 로우 레벨의 출력 신호를 하이로 천이시킨다. 즉, 상기 제 1 카운터(12)는 상기 테스트 펄스(Test_pulse)의 폴링 타이밍에 자신의 출력 신호 레벨을 천이시킨다. 또한 상기 제 2 카운터(13)는 상기 제 1 카운터(12)의 출력 신호의 폴링 타이밍에 자신의 출력 신호를 천이시킨다. 상기 제 1 카운터(12)의 출력 신호는 제 1 테스트 입출력 모드 선택 신호(Test_MD1)로서 출력되며 상기 제 2 카운터(13)의 출력 신호는 제 2 테스트 입출력 모드 선택 신호(Test_MD2)로서 출력된다.The first and second counters 12 and 13 output a low level output signal when turned on. At this time, the first counter 12 receives a second test pulse Test_pulse to transition the low level output signal to high. That is, the first counter 12 transitions its output signal level to the polling timing of the test pulse Test_pulse. The second counter 13 also transitions its output signal to the polling timing of the output signal of the first counter 12. The output signal of the first counter 12 is output as the first test input / output mode selection signal Test_MD1 and the output signal of the second counter 13 is output as the second test input / output mode selection signal Test_MD2.

따라서 테스트시 첫번째 테스트 펄스(Test_pulse)가 입력되면 상기 제 1 및 제 2 카운터(12, 13)는 모두 로우 레벨을 출력한다. 이때, 상기 제 1 및 제 2 테스 트 입출력 모드 선택 신호(Test_MD1, Test_MD2)의 로직 레벨은 (0,0)이다.Therefore, when the first test pulse Test_pulse is input during the test, both the first and second counters 12 and 13 output a low level. In this case, the logic levels of the first and second test input / output mode selection signals Test_MD1 and Test_MD2 are (0,0).

두번째 테스트 펄스(Test_pulse)가 입력되면 상기 제 1 카운터(12)만 하이 레벨을 출력한다. 이때 상기 제 1 및 제 2 테스트 입출력 모드 선택 신호(Test_MD1, Test_MD2)의 로직 레벨은 (1, 0)이다.When the second test pulse Test_pulse is input, only the first counter 12 outputs a high level. At this time, the logic levels of the first and second test input / output mode selection signals Test_MD1 and Test_MD2 are (1, 0).

세번째 테스트 펄스(Test_pulse)가 입력되면 상기 제 1 카운터(12)의 출력 신호는 로우 레벨로 천이하고 상기 제 2 카운터(13)의 출력 신호는 하이로 천이한다. 이때, 상기 제 1 및 제 2 테스트 입출력 모드 선택 신호(Test_MD1, Test_MD2)의 로직 레벨은(0, 1)이다.When the third test pulse Test_pulse is input, the output signal of the first counter 12 transitions to a low level and the output signal of the second counter 13 transitions to a high level. At this time, logic levels of the first and second test input / output mode selection signals Test_MD1 and Test_MD2 are (0, 1).

네번째 테스트 펄스(Test_pulse)가 입력되면 상기 제 2 카운터(12)의 출력 신호는 하이로 천이하고 상기 제 2 카운터(13)의 출력 신호는 하이를 유지한다. 이때, 상기 제 1 및 제 2 테스트 입출력 모드 선택 신호(Test_MD1, Test_MD2)의 로직 레벨은(1, 1)이다. When the fourth test pulse Test_pulse is input, the output signal of the second counter 12 transitions high and the output signal of the second counter 13 remains high. At this time, the logic levels of the first and second test input / output mode selection signals Test_MD1 and Test_MD2 are (1, 1).

반도체 메모리 장치에 외부 전압이 인가되기 시작되고 소정시간 이후 파워 업 신호(PWRUP)는 하이로 천이한다. 상기 파워 업 신호(PWRUP)가 하이로 인에이블되어 반도체 메모리 장치가 턴오프할 때까지 그 레벨을 유지한다.After the external voltage starts to be applied to the semiconductor memory device, the power-up signal PWRUP transitions high. The power-up signal PWRUP is enabled high to maintain its level until the semiconductor memory device is turned off.

퓨즈 입출력 모드 선택 수단(20)은 파워 업 신호(PWRUP)가 하이일 경우 제 1 퓨즈(Fuse1)와 제 2 퓨즈(Fuse2)의 연결 상태에 따라 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)와 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD2)의 레벨이 결정된다. 상기 제 1 퓨즈(Fuse1)를 커팅하면 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)는 로우 레벨을 갖고 커팅하지 않으면 상기 제 1 퓨즈 입출력 모드 선 택 신호(Fuse_MD1)는 하이 레벨을 갖는다. 따라서 상기 제 1 및 제 2 퓨즈 입출력 모드 선택 신호(Fuse_MD1 ,Fuse_MD2)의 로직 레벨 조합은 퓨즈의 커팅 여하에 따라 (0, 0), (0, 1), (1, 0), (1, 1)으로 나타내어 진다.When the power-up signal PWRUP is high, the fuse input / output mode selector 20 may select the first fuse input / output mode selection signal Fuse_MD1 and the second fuse according to the connection state of the first fuse Fuse1 and the second fuse Fuse2. The level of the fuse input / output mode selection signal Fuse_MD2 is determined. When the first fuse Fuse1 is cut, the first fuse input / output mode selection signal Fuse_MD1 has a low level, and when not cutting, the first fuse input / output mode selection signal Fuse_MD1 has a high level. Accordingly, the logic level combination of the first and second fuse input / output mode selection signals Fuse_MD1 and Fuse_MD2 may be (0, 0), (0, 1), (1, 0), (1, 1) depending on whether the fuse is cut. Is represented by).

제 1 입출력 모드 선택 패드(PDMD1)와 제 2 입출력 모드 선택 패드(PDMD2)는 외부 전원에 연결하던가 접지단에 연결하여 그 레벨을 결정한다. 따라서 상기 제 1 및 제 2 입출력 모드 선택 패드(PDMD1, PDMD2)의 로직 레벨 조합은 연결 상태에 따라 (0, 0), (0, 1), (1, 0), (1, 1)로 나타내어 진다.The first input / output mode selection pad PDMD1 and the second input / output mode selection pad PDMD2 are connected to an external power source or a ground terminal to determine their level. Therefore, the logic level combinations of the first and second input / output mode selection pads PDMD1 and PDMD2 are represented by (0, 0), (0, 1), (1, 0), (1, 1) depending on the connection state. Lose.

테스트시 제 1 퓨즈 선택부(31-1-3)의 출력 신호는 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)와는 무관하게 하이 레벨로 출력된다. 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 반전시키는 제 5 인버터(IV34)와 상기 제 1 퓨즈 선택부(31-1-3)의 출력 신호가 낸드 게이트인 제 1 신호 조합부(31-1-4)에 입력되어 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1) 레벨로 상기 테스트 퓨즈 선택부(31-1)의 출력 신호 레벨이 결정된다. 또한 제 1 패드 선택부(31-2-2)의 출력 신호는 제 2 입출력 모드 선택 패드(PDMD2) 레벨과는 무관하게 하이 레벨로 출력된다. 따라서 제 1 테스트 입출력 모드 선택 신호(Test_MD1)를 반전시키는 제 12 인버터(IV38)와 상기 제 1 패드 선택부(31-2-2)의 출력 신호가 낸드 게이트인 제 2 신호 조합부(31-2-3)에 입력되어 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1) 레벨로 상기 제 1 테스트 패드 선택부(31-2)의 출력 신호 레벨이 결정된다. 제 1 선택 신호 생성부(31-3)는 상기 제 1 테스트 퓨즈 선택부(31-1)와 상기 제 1 테스트 패드 선택부(31-2)의 출력 신호를 입력 받아 두개의 출력 신호중 어느 하나의 출력 신호라도 하이 레벨이면 하이 레벨인 제 1 입출력 모드 선택 신호(IOMD_sel1)를 생성한다. 상기 테스트 퓨즈 선택부(31-1)와 상기 제 1 테스트 패드 선택부(31-2)의 출력 신호 레벨은 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)의 레벨과 동일하다. 따라서 테스트시 상기 제 1 입출력 모드 선택 신호(IOMD_sel1)는 상기 제 1 테스트 입출력 모드 선택 신호(Test_MD1)와 동일하다. In the test, the output signal of the first fuse selection unit 31-1-3 is output at a high level irrespective of the first fuse input / output mode selection signal Fuse_MD1. The first signal combination unit 31-1- in which the fifth inverter IV34 for inverting the first test input / output mode selection signal Test_MD1 and the output signal of the first fuse selection unit 31-1-3 are NAND gates. The output signal level of the test fuse selector 31-1 is determined based on the first test input / output mode selection signal Test_MD1 level input to 4). The output signal of the first pad selection unit 31-2-2 is output at a high level regardless of the level of the second input / output mode selection pad PDMD2. Therefore, the second signal combination unit 31-2 in which the output signal of the twelfth inverter IV38 and the first pad selection unit 31-2-2 which inverts the first test input / output mode selection signal Test_MD1 is a NAND gate. The output signal level of the first test pad selector 31-2 is determined based on the first test input / output mode selection signal Test_MD1. The first selection signal generator 31-3 receives an output signal from the first test fuse selector 31-1 and the first test pad selector 31-2, and outputs one of two output signals. If the output signal is at the high level, the first input / output mode selection signal IOMD_sel1 is generated. The output signal levels of the test fuse selector 31-1 and the first test pad selector 31-2 are the same as the level of the first test input / output mode select signal Test_MD1. Therefore, in the test, the first input / output mode selection signal IOMD_sel1 is the same as the first test input / output mode selection signal Test_MD1.

테스트시 상기 제 2 입출력 모드 선택 신호(IOMD_sel2) 또한 상기 제 2 테스트 입출력 모드 선택 신호(Test_MD2)와 동일하다.In the test, the second input / output mode selection signal IOMD_sel2 is also the same as the second test input / output mode selection signal Test_MD2.

결국, 테스트시에는 테스트 펄스(Test_pulse)를 몇 번 인가하였는가에 따라 입출력 모드가 달라지게 된다.As a result, the input / output mode changes depending on how many times the test pulse Test_pulse is applied during the test.

테스트가 종료되면 반도체 메모리 장치를 사용자가 원하는 입출력 모드로 설정해야 한다. 따라서 제 1 및 제 2 퓨즈(Fuse1, Fuse2)의 커팅 여하에 따라 제 1 입출력 모드 선택 신호(IOMD_sel1)와 제 2 입출력 모드 선택 신호(IOMD_sel2)의 레벨이 결정된다. 또한 상기 제 1 및 제 2 퓨즈(Fuse1, Fuse2)를 커팅하지 않고 제 1 및 제 2 입출력 모드 선택 패드(PDMD1, PDMD2)를 외부 전원에 연결시키던가 접지단에 연결시키던가 그 연결 상태에 따라서 상기 제 1 및 제 2 입출력 모드 선택 신호(IOMD_sel1, IOMD_sel2)의 레벨을 결정할 수 있다.After the test is completed, the semiconductor memory device should be set to an input / output mode desired by a user. Accordingly, the levels of the first input / output mode selection signal IOMD_sel1 and the second input / output mode selection signal IOMD_sel2 are determined according to whether the first and second fuses Fuse1 and Fuse2 are cut. In addition, the first and second input / output mode selection pads PDMD1 and PDMD2 are connected to an external power source or a ground terminal without cutting the first and second fuses Fuse1 and Fuse2 or the first and second fuses Fuse2 and Fuse2. And levels of the second input / output mode selection signals IOMD_sel1 and IOMD_sel2 may be determined.

테스트 종료후 파워 업 신호(PWRUP)가 로우 레벨일 때 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)를 로우로 초기화시킨다. 만약 제 1 퓨즈(Fuse1)가 커팅되었을 경우는 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)는 로우 레벨을 유지하며, 제 1 퓨즈(Fuse1)가 커팅되지 않았을 경우에는 상기 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)는 하이 레벨이 된다. When the power-up signal PWRUP is at the low level after the end of the test, the first fuse input / output mode selection signal Fuse_MD1 is initialized to low. If the first fuse Fuse1 is cut, the first fuse input / output mode selection signal Fuse_MD1 maintains a low level. If the first fuse Fuse1 is not cut, the first fuse input / output mode selection signal is not cut. (Fuse_MD1) becomes a high level.

또한 테스트가 종료되어 테스트 입출력 모드 제어 신호(IOMD_ctrl)는 하이로 디스에이블되고 제 1 및 제 2 테스트 입출력 모드 선택 신호(Test_MD1, Test_MD2)는 로우값을 갖는다. 따라서 테스트가 종료되면 제 1 및 제 2 제어 인버터(IVC31, IVC32)는 턴온되고 제 1 낸드 게이트(ND31)와 제 3 낸드 게이트(ND33)는 하나의 입력단에 하이 신호를 입력 받게되어 다른 하나의 입력단에 입력되는 신호를 반전시켜 출력한다.In addition, since the test is completed, the test input / output mode control signal IOMD_ctrl is disabled high and the first and second test input / output mode selection signals Test_MD1 and Test_MD2 have a low value. Therefore, when the test is completed, the first and second control inverters IVC31 and IVC32 are turned on, and the first NAND gate ND31 and the third NAND gate ND33 receive a high signal at one input terminal and the other input terminal. Inverts the signal input to and outputs it.

테스트가 종료되면 제 1 퓨즈 입출력 모드 선택 신호(Fuse_MD1)는 4개의 인버터를 통과하는 것과 동일하게 되며 제 1 입출력 모드 선택 패드(PDMD1) 또한 4개의 인버터를 통과하는 것과 동일하게 된다. 따라서 사용자는 원하는 입출력 모드를 선택하기 위하여 제 1 및 제 2 퓨즈(Fuse1, Fuse2)를 커팅하거나 제 1 및 제 2 입출력 모드 선택 패드(PDMD1, PDMD2)를 외부 전원에 연결하거나 접지단에 연결함으로써 원하는 입출력 모드를 설정할 수 있게 된다. When the test is completed, the first fuse input / output mode selection signal Fuse_MD1 is the same as passing through four inverters, and the first input / output mode selection pad PDMD1 is also the same as passing through four inverters. Therefore, the user may cut the first and second fuses Fuse1 and Fuse2 to select a desired input / output mode, or connect the first and second input / output mode selection pads PDMD1 and PDMD2 to an external power source or to a ground terminal. I / O mode can be set.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 메모리 장치의 입출력 모드 선택 회로는 테스트시 테스트 펄스로 입출력 모드를 선택함으로써 테스트 시간을 줄이는 효과가 있다. 또한 본 발명에 따른 반도체 메모리 장치의 입출력 모드 선택 회로는 테스트 종료후 입출력 모드를 선택함에 있어서 퓨즈를 커팅하는 방식을 제공함으로써 패드 본딩 방식보다 입출력 모드 설정 공정을 단축시킬 수 있는 효과가 있다.The input / output mode selection circuit of the semiconductor memory device according to the present invention has the effect of reducing the test time by selecting the input / output mode with a test pulse during the test. In addition, the input / output mode selection circuit of the semiconductor memory device according to the present invention has an effect of shortening the input / output mode setting process rather than the pad bonding method by providing a method of cutting the fuse in selecting the input / output mode after the end of the test.

Claims (27)

테스트시 테스트 펄스를 입력되면 상기 테스트 펄스의 라이징 타이밍에 테스트 모드 입출력 모드 제어 신호를 인에이블시키고 상기 테스트 펄스의 폴링 타이밍에 레벨이 천이되는 테스트 입출력 모드 선택 신호를 생성하는 테스트 입출력 모드 선택 수단;Test input / output mode selection means for enabling a test mode input / output mode control signal at a rising timing of the test pulse and generating a test input / output mode selection signal at which a level is shifted to the polling timing of the test pulse when a test pulse is input during a test; 테스트 종료후 퓨즈의 연결 상태에 따라 입출력 모드를 변경하기 위한 퓨즈 입출력 모드 선택 신호를 생성하는 퓨즈 입출력 모드 선택 수단; 및Fuse input / output mode selection means for generating a fuse input / output mode selection signal for changing the input / output mode according to the connection state of the fuse after the test is finished; And 상기 테스트 입출력 모드 제어 신호, 상기 테스트 입출력 모드 선택 신호, 상기 퓨즈 입출력 모드 선택 신호, 및 입출력 모드 선택 패드 레벨에 응답하여 입출력 모드 선택 신호를 생성하는 입출력 모드 선택 신호 생성 수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And an input / output mode selection signal generating means for generating an input / output mode selection signal in response to the test input / output mode control signal, the test input / output mode selection signal, the fuse input / output mode selection signal, and the input / output mode selection pad level. Input / output mode selection circuit of a semiconductor memory device. 제 1 항에 있어서,The method of claim 1, 상기 테스트 입출력 모드 선택 수단은The test input and output mode selection means 테스트 모드 진입 신호와 상기 테스트 펄스를 입력으로 하여 상기 테스트 펄스의 폴링(falling) 타이밍에 테스트 입출력 모드 선택 신호의 레벨이 천이되는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로. And a level of a test input / output mode selection signal is shifted at a falling timing of the test pulse by using a test mode entry signal and the test pulse as inputs. 제 2 항에 있어서,The method of claim 2, 상기 테스트 입출력 모드 선택 신호는 제 1 테스트 입출력 모드 선택 신호 및 제 2 테스트 입출력 모드 선택 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And the test I / O mode selection signal comprises a first test I / O mode selection signal and a second test I / O mode selection signal. 제 3 항에 있어서,The method of claim 3, wherein 상기 테스트 입출력 모드 선택 수단은The test input and output mode selection means 상기 테스트 모드 진입 신호와 상기 테스트 펄스를 입력으로 하여 상기 테스트 입출력 모드 제어 신호를 생성하는 제어 신호 생성부,A control signal generator configured to generate the test input / output mode control signal by using the test mode entry signal and the test pulse as inputs; 상기 테스트 입출력 모드 제어 신호와 상기 테스트 펄스를 입력으로 하여 상기 제 1 테스트 입출력 모드 선택 신호를 생성하는 제 1 카운터, 및A first counter configured to generate the first test input / output mode selection signal by inputting the test input / output mode control signal and the test pulse; 상기 테스트 입출력 모드 제어 신호와 상기 제 1 테스트 입출력 모드 선택 신호를 입력으로 하여 상기 제 2 테스트 입출력 모드 선택 신호를 생성하는 제 2 카운터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And a second counter configured to generate the second test input / output mode selection signal by inputting the test input / output mode control signal and the first test input / output mode selection signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 제어 신호 생성부는The control signal generator 상기 테스트 모드 진입 신호가 디스에이블일 경우 상기 테스트 입출력 모드 제어 신호를 디스에이블시키고,When the test mode entry signal is disabled, disables the test input / output mode control signal, 상기 테스트 모드 진입 신호가 인에이블일 경우 상기 테스트 펄스의 라이징(rising) 타이밍에 상기 테스트 입출력 모드 제어 신호를 인에이블 시키는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And the test input / output mode control signal is enabled at a rising timing of the test pulse when the test mode entry signal is enabled. 제 5 항에 있어서,The method of claim 5, wherein 상기 제어 신호 생성부는The control signal generator 상기 테스트 모드 진입 신호가 디스에이블일 경우 상기 테스트 입출력 모드 제어 신호를 디스에이블시키고, 상기 테스트 모드 진입 신호가 인에이블일 경우 상기 테스트 펄스의 라이징 타이밍에 상기 테스트 입출력 모드 제어 신호를 인에이블 시키기 위한 신호 생성부, A signal for disabling the test input / output mode control signal when the test mode entry signal is disabled, and enabling the test input / output mode control signal at the rising timing of the test pulse when the test mode entry signal is enabled Generating Part, 상기 신호 생성부의 출력 신호를 유지하기 위한 래치부, 및A latch unit for holding an output signal of the signal generation unit, and 상기 래치부의 출력 신호를 반전시켜 상기 테스트 입출력 모드 제어 신호로서 출력하는 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And an inverter for inverting the output signal of the latch unit and outputting the inverted signal as the test input / output mode control signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 1 카운터는 The first counter is 상기 테스트 펄스의 폴링 타이밍마다 자신의 출력 신호를 천이시켜 상기 제 1 테스트 입출력 모드 선택 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And an output signal of the semiconductor memory device is output as the first test input / output mode selection signal at each of the polling timings of the test pulses. 제 4 항에 있어서,The method of claim 4, wherein 상기 제 2 카운터는The second counter 상기 제 1 테스트 입출력 모드 선택 신호의 폴링 타이밍마다 자신의 출력 신호를 천이시켜 상기 제 2 테스트 입출력 모드 선택 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And an output signal of the first test input / output mode selection signal is changed at every polling timing of the first test input / output mode selection signal and output as the second test input / output mode selection signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 퓨즈 입출력 모드 선택 신호는 제 1 퓨즈 입출력 모드 선택 신호 및 제 2 퓨즈 입출력 모드 선택 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.The fuse input / output mode selection signal may include a first fuse input / output mode selection signal and a second fuse input / output mode selection signal. 제 9 항에 있어서,The method of claim 9, 상기 퓨즈 입출력 모드 선택 수단은The fuse input and output mode selection means 파워 업 신호에 응답하여 외부 전압을 인가하는 전압 인가부, 및A voltage applying unit applying an external voltage in response to the power-up signal, and 상기 외부 전압을 인가 받아 퓨즈의 연결 상태에 따라 상기 제 1 퓨즈 입출력 모드 선택 신호와 상기 제 2 퓨즈 입출력 모드 선택 신호를 생성하는 퓨즈부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And a fuse unit configured to receive the external voltage and generate the first fuse input / output mode selection signal and the second fuse input / output mode selection signal according to a connection state of the fuse. 제 10 항에 있어서,The method of claim 10, 상기 퓨즈부는The fuse unit 상기 외부 전압을 인가 받아 상기 제 1 퓨즈 입출력 모드 선택 신호의 레벨 을 결정하는 제 1 퓨즈, 및A first fuse receiving the external voltage to determine a level of the first fuse input / output mode selection signal; and 상기 외부 전압을 인가 받아 상기 제 2 퓨즈 입출력 모드 선택 신호의 레벨을 결정하는 제 2 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로. And a second fuse configured to receive the external voltage to determine a level of the second fuse input / output mode selection signal. 제 10 항에 있어서,The method of claim 10, 상기 입출력 모드 선택 신호는 제 1 입출력 모드 선택 신호 및 제 2 입출력 모드 선택 신호를 포함하고 상기 입출력 모드 선택 패드는 제 1 입출력 모드 선택 패드 및 상기 제 2 입출력 모드 선택 패드를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.The input / output mode selection signal may include a first input / output mode selection signal and a second input / output mode selection signal, and the input / output mode selection pad may include a first input / output mode selection pad and the second input / output mode selection pad. I / O mode selection circuit of the memory device. 제 12 항에 있어서,The method of claim 12, 상기 입출력 모드 선택 신호 생성 수단은The input / output mode selection signal generating means 상기 테스트 입출력 모드 제어 신호, 상기 제 1 테스트 입출력 모드 선택 신호, 상기 제 1 퓨즈 입출력 모드 선택 신호, 및 상기 제 1 입출력 모드 선택 패드 레벨에 응답하여 상기 제 1 입출력 모드 선택 신호를 생성하는 제 1 입출력 모드 선택 신호 생성부, 및First input / output generating the first input / output mode selection signal in response to the test input / output mode control signal, the first test input / output mode selection signal, the first fuse input / output mode selection signal, and the first input / output mode selection pad level. A mode selection signal generator, and 상기 테스트 입출력 모드 제어 신호, 상기 제 2 테스트 입출력 모드 선택 신호, 상기 제 2 퓨즈 입출력 모드 선택 신호, 및 상기 제 2 입출력 모드 선택 패드 레벨에 응답하여 상기 제 2 입출력 모드 선택 신호를 생성하는 제 2 입출력 모드 선택 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.A second input / output for generating the second input / output mode selection signal in response to the test input / output mode control signal, the second test input / output mode selection signal, the second fuse input / output mode selection signal, and the second input / output mode selection pad level. An input / output mode selection circuit of a semiconductor memory device, comprising a mode selection signal generator. 제 13 항에 있어서,The method of claim 13, 상기 제 1 입출력 모드 선택 신호 생성부는The first input output mode selection signal generator 상기 테스트 입출력 모드 제어 신호에 응답하여 상기 제 1 테스트 입출력 모드 선택 신호 또는 상기 제 1 퓨즈 입출력 모드 선택 신호를 선택적으로 출력하는 테스트 퓨즈 선택부,A test fuse selector configured to selectively output the first test input / output mode selection signal or the first fuse input / output mode selection signal in response to the test input / output mode control signal; 상기 테스트 입출력 모드 제어 신호에 응답하여 상기 제 1 입출력 모드 선택 패드의 연결 상태에 따른 신호 또는 상기 제 1 테스트 입출력 모드 선택 신호를 선택적으로 출력하는 테스트 패드 선택부, 및A test pad selector configured to selectively output a signal according to a connection state of the first input / output mode selection pad or the first test input / output mode selection signal in response to the test input / output mode control signal; 상기 테스트 퓨즈 선택부와 상기 테스트 패드 선택부의 출력 신호를 입력으로 하여 상기 제 1 입출력 모드 선택 신호를 생성하는 입출력 모드 선택 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And an input / output mode selection signal generation unit configured to generate the first input / output mode selection signal by inputting output signals of the test fuse selection unit and the test pad selection unit. 제 14 항에 있어서,The method of claim 14, 상기 테스트 퓨즈 선택부는The test fuse selector 상기 파워 업 신호에 응답하여 상기 제 1 퓨즈 입출력 모드 선택 신호를 초기화 시키는 초기화부, An initialization unit for initializing the first fuse input / output mode selection signal in response to the power up signal; 상기 제 1 퓨즈 입출력 모드 선택 신호의 초기화 상태를 유지하기 위한 래치 부,A latch unit for maintaining an initialization state of the first fuse input / output mode selection signal; 상기 테스트 입출력 모드 제어 신호에 응답하여 상기 제 1 퓨즈 입출력 모드 선택 신호를 반전시켜 출력하는 퓨즈 선택부,A fuse selector configured to invert and output the first fuse input / output mode selection signal in response to the test input / output mode control signal; 상기 제 1 테스트 입출력 모드 선택 신호를 반전시키는 제 1 인버터, 및A first inverter for inverting the first test input / output mode selection signal, and 상기 제 1 인버터의 출력 신호와 상기 퓨즈 선택부의 출력 신호 중 하나를 반전시켜 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And a signal combination unit for inverting and outputting one of the output signal of the first inverter and the output signal of the fuse selector. 제 15 항에 있어서,The method of claim 15, 상기 퓨즈 선택부는The fuse selector 상기 테스트 입출력 모드 제어 신호가 인에이블되면 상기 퓨즈 선택부의 출력 신호 레벨을 외부 전압 레벨로 출력하고,When the test input / output mode control signal is enabled, the output signal level of the fuse selector is output at an external voltage level. 상기 테스트 입출력 모드 제어 신호가 디스에이블되면 반전된 상기 제 1 퓨즈 입출력 모드 선택 신호를 상기 퓨즈 선택부의 출력 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And when the test input / output mode control signal is disabled, the inverted first fuse input / output mode selection signal is output as an output signal of the fuse selection unit. 제 14 항에 있어서,The method of claim 14, 상기 테스트 패드 선택부는The test pad selector 상기 제 1 입출력 모드 선택 패드 레벨이 접지 레벨일 경우 상기 접지 레벨을 유지하기 위한 래치부,A latch unit for maintaining the ground level when the first input / output mode selection pad level is a ground level; 상기 래치부의 출력 신호를 반전시키는 제 1 인버터,A first inverter for inverting the output signal of the latch unit, 상기 테스트 입출력 모드 제어 신호에 응답하여 상기 제 1 인버터의 출력 신호를 반전시켜 출력하는 패드 선택부, 및A pad selector configured to invert and output an output signal of the first inverter in response to the test input / output mode control signal; 상기 제 1 테스트 입출력 모드 선택 신호와 상기 패드 선택부의 출력 신호를 입력으로 하여 상기 제 1 테스트 입출력 모드 선택 신호 또는 반전된 상기 패드 선택부의 출력 신호를 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And a signal combination unit configured to output the first test input / output mode selection signal or the inverted output signal of the pad selection unit by inputting the first test input / output mode selection signal and the output signal of the pad selection unit. Input / output mode selection circuit of the device. 제 17 항에 있어서,The method of claim 17, 상기 래치부는The latch portion 상기 파워 업 신호에 응답하여 상기 래치부를 초기화시키고 상기 초기화 상태를 유지하며 상기 제 1 입출력 모드 선택 패드 레벨을 반전시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.In response to the power-up signal, initializing the latch unit, maintaining the initialization state, and inverting the first input / output mode selection pad level to output the input / output mode selection circuit of the semiconductor memory device. 제 17 항에 있어서,The method of claim 17, 상기 패드 선택부는The pad selector 상기 테스트 입출력 모드 제어 신호가 디스에이블일 경우 상기 제 1 인버터의 출력 신호를 반전시켜 출력하고 상기 테스트 입출력 모드 제어 신호가 인에이블일 경우 외부 전압 레벨의 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And inverting the output signal of the first inverter when the test input / output mode control signal is disabled and outputting a signal having an external voltage level when the test input / output mode control signal is enabled. I / O mode selection circuit. 제 14 항에 있어서,The method of claim 14, 상기 입출력 모드 선택 신호 생성부는The input / output mode selection signal generator 상기 테스트 퓨즈 선택부와 상기 테스트 패드 선택부의 출력 신호 중 어느 한 개의 신호라도 인에이블되면 상기 제 1 입출력 모드 선택 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And the first input / output mode selection signal is enabled when any one of the output signals of the test fuse selection unit and the test pad selection unit is enabled. 제 13 항에 있어서,The method of claim 13, 상기 제 2 입출력 모드 선택 신호 생성부는The second input / output mode selection signal generation unit 상기 테스트 입출력 모드 제어 신호에 응답하여 상기 제 2 테스트 입출력 모드 선택 신호 또는 상기 제 2 퓨즈 입출력 모드 선택 신호를 선택적으로 출력하는 테스트 퓨즈 선택부,A test fuse selector configured to selectively output the second test input / output mode selection signal or the second fuse input / output mode selection signal in response to the test input / output mode control signal; 상기 테스트 입출력 모드 제어 신호에 응답하여 상기 제 2 입출력 모드 선택 패드의 연결 상태에 따른 신호 또는 상기 제 2 테스트 입출력 모드 선택 신호를 선택적으로 출력하는 테스트 패드 선택부, 및A test pad selector for selectively outputting a signal according to a connection state of the second input / output mode selection pad or the second test input / output mode selection signal in response to the test input / output mode control signal; 상기 테스트 퓨즈 선택부와 상기 테스트 패드 선택부의 출력 신호를 입력으로 하여 상기 제 2 입출력 모드 선택 신호를 생성하는 입출력 모드 선택 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And an input / output mode selection signal generation unit configured to generate the second input / output mode selection signal by inputting the output signals of the test fuse selection unit and the test pad selection unit. 제 21 항에 있어서,The method of claim 21, 상기 테스트 퓨즈 선택부는The test fuse selector 상기 파워 업 신호에 응답하여 상기 제 2 퓨즈 입출력 모드 선택 신호를 초기화 시키는 초기화부, An initialization unit to initialize the second fuse input / output mode selection signal in response to the power up signal; 상기 제 2 퓨즈 입출력 모드 선택 신호의 초기화 상태를 유지하기 위한 래치부,A latch unit for maintaining an initialization state of the second fuse input / output mode selection signal; 상기 테스트 입출력 모드 제어 신호에 응답하여 상기 제 2 퓨즈 입출력 모드 선택 신호를 반전시켜 출력하는 퓨즈 선택부,A fuse selector configured to invert and output the second fuse input / output mode selection signal in response to the test input / output mode control signal; 상기 제 2 테스트 입출력 모드 선택 신호를 반전시키는 제 1 인버터, 및A first inverter for inverting the second test input / output mode selection signal, and 상기 제 1 인버터의 출력 신호와 상기 퓨즈 선택부의 출력 신호 중 하나를 반전시켜 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And a signal combination unit for inverting and outputting one of the output signal of the first inverter and the output signal of the fuse selector. 제 22 항에 있어서,The method of claim 22, 상기 퓨즈 선택부는The fuse selector 상기 테스트 입출력 모드 제어 신호가 인에이블되면 상기 퓨즈 선택부의 출력 신호 레벨을 외부 전압 레벨로 출력하고,When the test input / output mode control signal is enabled, the output signal level of the fuse selector is output at an external voltage level. 상기 테스트 입출력 모드 제어 신호가 디스에이블되면 반전된 상기 제 2 퓨즈 입출력 모드 선택 신호를 상기 퓨즈 선택부의 출력 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And when the test input / output mode control signal is disabled, the inverted second fuse input / output mode selection signal is output as an output signal of the fuse selection unit. 제 21 항에 있어서,The method of claim 21, 상기 테스트 패드 선택부는The test pad selector 상기 제 2 입출력 모드 선택 패드 레벨이 접지 레벨일 경우 상기 접지 레벨을 유지하기 위한 래치부,A latch unit for maintaining the ground level when the second input / output mode selection pad level is a ground level; 상기 래치부의 출력 신호를 반전시키는 제 1 인버터,A first inverter for inverting the output signal of the latch unit, 상기 테스트 입출력 모드 제어 신호에 응답하여 상기 제 1 인버터의 출력 신호를 반전시켜 출력하는 패드 선택부, 및A pad selector configured to invert and output an output signal of the first inverter in response to the test input / output mode control signal; 상기 제 2 테스트 입출력 모드 선택 신호와 상기 패드 선택부의 출력 신호를 입력으로 하여 상기 제 2 테스트 입출력 모드 선택 신호 또는 반전된 상기 패드 선택부의 출력 신호를 출력하는 신호 조합부를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And a signal combination unit configured to output the second test input / output mode selection signal or the inverted output signal of the pad selection unit by inputting the second test input / output mode selection signal and the output signal of the pad selection unit. Input / output mode selection circuit of the device. 제 24 항에 있어서,The method of claim 24, 상기 래치부는The latch portion 상기 파워 업 신호에 응답하여 상기 래치부를 초기화시키고 상기 초기화 상태를 유지하며 상기 제 2 입출력 모드 선택 패드 레벨을 반전시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.In response to the power-up signal, the latch unit initializes the latch unit, maintains the initialization state, and inverts the second input / output mode selection pad level to output the inverted mode. 제 24 항에 있어서,The method of claim 24, 상기 패드 선택부는The pad selector 상기 테스트 입출력 모드 제어 신호가 디스에이블일 경우 상기 제 1 인버터의 출력 신호를 반전시켜 출력하고 상기 테스트 입출력 모드 제어 신호가 인에이블일 경우 외부 전압 레벨의 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And inverting the output signal of the first inverter when the test input / output mode control signal is disabled and outputting a signal having an external voltage level when the test input / output mode control signal is enabled. I / O mode selection circuit. 제 21 항에 있어서,The method of claim 21, 상기 입출력 모드 선택 신호 생성부는The input / output mode selection signal generator 상기 테스트 퓨즈 선택부와 상기 테스트 패드 선택부의 출력 신호 중 어느 한 개의 신호라도 인에이블되면 상기 제 2 입출력 모드 선택 신호를 인에이블시키는 것을 특징으로 하는 반도체 메모리 장치의 입출력 모드 선택 회로.And the second input / output mode selection signal is enabled when any one of an output signal of the test fuse selection unit and the test pad selection unit is enabled.
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