KR101046999B1 - Semiconductor memory device - Google Patents

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Abstract

반도체 메모리 장치는 셀트랜지스터와 셀커패시터로 구성된 리던던시 메모리셀; 상기 셀커패시터와 연결된 전원라인; 및 반전리페어신호에 응답하여 내부전원과 상기 전원라인을 연결하는 스위치부를 포함한다.The semiconductor memory device may include a redundancy memory cell including a cell transistor and a cell capacitor; A power line connected to the cell capacitor; And a switch unit configured to connect an internal power supply and the power line in response to an inverted repair signal.

셀커패시터, 저장커패시터 Cell Capacitors, Storage Capacitors

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}Technical Field [0001] The present invention relates to a semiconductor memory device,

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 레이아웃 면적을 감소시킬 수 있는 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device capable of reducing a layout area.

반도체 공정을 진행하는 데 있어 제조원가에 가장 큰 영향을 미치는 원인 중 하나는 반도체 메모리 장치의 레이아웃 면적이다. 반도체 메모리 장치의 면적이 작을 수록 웨이퍼 한 장으로 생산할 수 있는 메모리 칩의 개수가 많아지기 때문이다.One of the most influential factors in manufacturing cost in the process of semiconductor processing is the layout area of a semiconductor memory device. The smaller the area of the semiconductor memory device, the greater the number of memory chips that can be produced with one wafer.

현재 반도체 공정에서 사용하고 있는 내부전원의 저장커패시터(Reservoir Capacitor)는 주로 NMOS 트랜지스터의 게이트 산화물(Gate Oxide)을 이용하여 구현하고 있다. The storage capacitor of the internal power source used in the semiconductor process is mainly implemented using the gate oxide of the NMOS transistor.

반도체 공정 기술의 발달은 반도체 메모리 장치의 레이아웃 면적을 획기적으로 작게 만들게 되며, 이는 필연적으로 반도체 메모리 장치에 들어가는 회로의 양 또한 적어져야 한다. 하지만 반도체 공정 기술의 발달에 따른 내부전원의 저장커패시터(Reservoir Capacitor)의 단위 면적당 커패시턴스는 크게 줄지 않는다. 이는 전원의 저장커패시터(Reservoir Capacitor)의 단위 면적당 커패시턴스가 부족해지면, 반도체 칩의 내부전원의 안정성이 위협받게 되기 때문이다. Advances in semiconductor processing technology will significantly reduce the layout area of semiconductor memory devices, which inevitably requires less circuitry to enter the semiconductor memory devices. However, due to the development of semiconductor process technology, the capacitance per unit area of a storage capacitor of an internal power source does not decrease significantly. This is because if the capacitance per unit area of the storage capacitor of the power supply is insufficient, the stability of the internal power supply of the semiconductor chip is threatened.

한편, 반도체 메모리 장치에 포함된 수많은 메모리셀 어레이 중 하나라도 결함이 있으면 오동작이 발생되어 불량품으로 처리된다. 그러나 반도체 공정 기술의 발달에 따라 반도체 메모리 장치에 포함된 수많은 메모리셀 어레이 중 극소수의 메모리셀 어레이에서만 결함이 발생될 확률이 높은데도 반도체 메모리 장치를 불량품으로 폐기하는 것은 수율(Yield, 정상품의 획득률)을 낮추는 비효율적인 처리 방식이다. 따라서, 현재 반도체 메모리 장치는 리던던시 메모리셀 어레이를 구비하여 불량이 발생된 메모리셀 어레이를 리던던시 메모리셀 어레이로 대체시킴으로써, 수율을 높이는 방식을 채용하고 있다. 즉, 도 1에 도시된 바와 같이 셀트랜지스터들(N10, N11) 및 셀커패시터들(C10, C11)들로 구성된 메모리셀 어레이에 불량이 발생된 경우 워드라인신호(WL) 대신 리던던시워드라인신호(RWL)를 하이레벨로 인에이블시켜 셀트랜지스터들(N12, N13) 및 셀커패시터들(C12, C13)들로 구성된 리던던시 메모리셀 어레이로 대체되도록 하고 있다. On the other hand, if any one of the numerous memory cell arrays included in the semiconductor memory device is defective, a malfunction occurs and it is treated as a defective product. However, with the development of semiconductor process technology, even though a small number of memory cell arrays included in semiconductor memory devices are likely to have defects in only a few memory cell arrays, the disposal of semiconductor memory devices as defective products yields yields. It is an inefficient treatment method that lowers the rate. Therefore, the present semiconductor memory device employs a redundancy memory cell array to replace the defective memory cell array with the redundant memory cell array, thereby increasing the yield. That is, when a failure occurs in the memory cell array including the cell transistors N10 and N11 and the cell capacitors C10 and C11 as shown in FIG. 1, the redundancy word line signal instead of the word line signal WL may be used. RWL is enabled at a high level to be replaced by a redundant memory cell array composed of cell transistors N12 and N13 and cell capacitors C12 and C13.

본 발명은 사용하지 않는 리던던시 메모리 셀어레이에 포함된 셀커패시터를 전원의 저장커패시터로 사용함으로써, 레이아웃 면적을 감소시킬 수 있는 반도체 메모리 장치를 개시한다.The present invention discloses a semiconductor memory device capable of reducing layout area by using a cell capacitor included in an unused redundancy memory cell array as a storage capacitor of a power source.

이를 위해 본 발명은 셀트랜지스터와 셀커패시터로 구성된 리던던시 메모리셀; 상기 셀커패시터와 연결된 전원라인; 및 반전리페어신호에 응답하여 내부전원과 상기 전원라인을 연결하는 스위치부를 포함하는 반도체 메모리 장치를 제공한다.To this end, the present invention is a redundancy memory cell consisting of a cell transistor and a cell capacitor; A power line connected to the cell capacitor; And a switch unit configured to connect an internal power supply and the power line in response to an inverted repair signal.

본 발명에서, 상기 셀트랜지스터는 비트라인과 내부노드 사이에 연결되어 리던던시워드라인신호에 응답하여 턴온되는 것이 바람직하다.In the present invention, the cell transistor is connected between the bit line and the internal node is preferably turned on in response to the redundant word line signal.

본 발명에서, 상기 셀커패시터는 상기 내부노드와 셀프레이트 전압 사이에 연결된 것이 바람직하다.In the present invention, the cell capacitor is preferably connected between the internal node and the self-rate voltage.

본 발명에서, 상기 전원라인은 상기 내부노드에 연결되는 것이 바람직하다.In the present invention, the power line is preferably connected to the inner node.

본 발명에서, 상기 반전리페어신호는 메모리셀 어레이에 불량이 발생되지 않아 상기 리던던시 메모리 셀이 사용되지 않는 경우 인에이블되는 것이 바람직하다.In the present invention, the inverted repair signal is preferably enabled when the redundancy memory cell is not used because a defect does not occur in the memory cell array.

본 발명에서, 상기 스위치부는 상기 내부전원과 상기 전원라인 사이에 연결되어, 상기 반전리페어신호에 응답하여 턴온되는 스위치소자를 포함한다.The switch unit may include a switch device connected between the internal power source and the power line and turned on in response to the inverted repair signal.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited to these examples.

도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 회로도이다. 2 is a circuit diagram of a semiconductor memory device according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 메모리 장치는 리던던시 메모리셀(20), 전원라인(PL) 및 스위치부(20)로 구성된다.As shown in FIG. 2, the semiconductor memory device according to the present exemplary embodiment includes a redundancy memory cell 20, a power line PL, and a switch unit 20.

리던던시 메모리셀(20)은 비트라인(BL)과 내부노드(nd20) 사이에 연결되어, 리던던시워드라인신호(RWL1)에 응답하여 턴온되는 셀트랜지스터인 NMOS 트랜지스터(N20)와, 내부노드(nd20)와 셀프레이트 전압(VCP)이 인가되는 단자 사이에 연결된 셀커패시터(C20)로 구성된다. 리던던시 메모리셀(20)은 메모리셀 어레이에 불량이 발생된 경우 대체되기 위해 예비적으로 구비된 메모리 셀이다. 리던던시워드라인신호(RWL1)는 불량이 발생한 메모리 셀 어레이에 대한 워드라인신호 대신 하이레벨로 인에이블되는 신호이다.The redundancy memory cell 20 is connected between the bit line BL and the internal node nd20, and is an NMOS transistor N20 that is a cell transistor turned on in response to the redundancy word line signal RWL1, and the internal node nd20. And a cell capacitor C20 connected between the terminal to which the self-rate voltage VCP is applied. The redundancy memory cell 20 is a memory cell preliminarily provided to be replaced when a failure occurs in the memory cell array. The redundancy word line signal RWL1 is a signal that is enabled at a high level instead of the word line signal for the defective memory cell array.

전원라인(PL)은 내부노드(nd20)에 연결된다.The power line PL is connected to the internal node nd20.

스위치부(20)는 내부전원(POWER)과 전원라인(PL) 사이에 연결된 NMOS(N21)와 전원라인(PL) 사이에 연결된 NMOS(N22)로 구성된다. NMOS(N21) 및 NMOS(N22)는 반전리페어신호(REPAIRB)에 응답하여 턴온되는 스위치소자로 동작한다. 반전리페어신호(REPAIRB)는 메모리셀 어레이에 불량이 발생되지 않아 리던던시 메모리 셀(20)이 사용되지 않는 경우 하이레벨로 인에이블되는 신호이다. 즉, 스위치부(20)는 메모리셀 어레이에 불량이 발생되지 않아 리던던시 메모리 셀(20)이 사용되지 않는 경우 하이레벨로 인에이블되는 반전리페어신호(REPAIRB)를 입력받아 턴온되는 NMOS(N21) 및 NMOS(N22)에 의해 내부전원(POWER)을 전원라인(PL)을 통해 내부노드(nd20)에 연결한다. The switch unit 20 includes an NMOS N21 connected between an internal power supply POWER and a power line PL, and an NMOS N22 connected between a power supply line PL. The NMOS N21 and the NMOS N22 operate as switch elements that are turned on in response to the inverted repair signal REPAIRB. The inverted repair signal REPAIRB is a signal that is enabled at a high level when the redundancy memory cell 20 is not used because a defect does not occur in the memory cell array. That is, the switch unit 20 is an NMOS N21 that is turned on by receiving an inverted repair signal REPAIRB enabled to a high level when the redundancy memory cell 20 is not used because a defect does not occur in the memory cell array. The NMOS N22 connects the internal power supply to the internal node nd20 via the power line PL.

이와 같이 구성된 본 실시예에 따른 반도체 메모리 장치의 동작을 설명하면 다음과 같다.The operation of the semiconductor memory device according to the present embodiment configured as described above is as follows.

우선, 메모리셀 어레이에 불량이 발생된 경우 반전리페어신호(REPAIRB)는 로우레벨이다. 로우레벨의 반전리페어신호(REPAIRB)에 의해 스위치부(20)에 포함된 NMOS(N21) 및 NMOS(N22)가 턴오프되어 내부전원(POWER)과 전원라인(PL)의 연결이 차단된다. 따라서, 리던던시 메모리 셀(20)는 불량이 발생된 메모리셀 어레이를 대체하는데 사용된다.First, when a failure occurs in the memory cell array, the inverted repair signal REPAIRB is at a low level. The NMOS N21 and NMOS N22 included in the switch unit 20 are turned off by the low level inversion repair signal REPAIRB to disconnect the connection between the internal power source POWER and the power line PL. Thus, the redundancy memory cell 20 is used to replace the defective memory cell array.

한편, 메모리셀 어레이에 불량이 발생되지 않은 경우 반전리페어신호(REPAIRB)는 하이레벨이다. 하이레벨의 반전리페어신호(REPAIRB)에 의해 스위치부(20)에 포함된 NMOS(N21) 및 NMOS(N22)가 턴온되어 내부전원(POWER)과 전원라인(PL)이 연결된다. 따라서, 내부전원(POWER)은 전원라인(PL)을 통해 내부노드(nd20)에 연결된다. 이와 같은 상태에서 셀커패시터(C20)는 내부전원(POWER)의 저장커패시터(Reservoir Capacitor)로 동작한다.On the other hand, when no defect occurs in the memory cell array, the inverted repair signal REPAIRB is at a high level. The NMOS N21 and the NMOS N22 included in the switch unit 20 are turned on by the high level inverted repair signal REPAIRB to connect the internal power source POWER and the power line PL. Therefore, the internal power source POWER is connected to the internal node nd20 through the power line PL. In this state, the cell capacitor C20 operates as a storage capacitor of the internal power supply.

이상 살펴본 바와 같이, 본 실시예의 반도체 메모리 장치는 메모리셀 어레이에 불량이 발생되지 않은 경우에는 리던던시 메모리 셀(20)이 사용되지 않으므로, 리던던시 메모리 셀(20)에 포함된 셀커패시터(C20)를 내부전원(POWER)의 저장커패시터(Reservoir Capacitor)로 동작하도록 사용한다. 이와 같이, 셀커패시터(C20)가 내부전원(POWER)의 저장커패시터(Reservoir Capacitor)로 사용되도록 함으로써, 내 부전원(POWER)의 저장커패시터(Reservoir Capacitor)의 사용을 줄여 레이아웃 면적을 감소시킬 수 있다.As described above, since the redundancy memory cell 20 is not used in the semiconductor memory device of the present embodiment when no defect occurs in the memory cell array, the cell capacitor C20 included in the redundancy memory cell 20 is internally formed. Used to operate as a storage capacitor of a power supply. As such, the cell capacitor C20 may be used as a storage capacitor of the internal power supply, thereby reducing the use of the storage capacitor of the internal power supply, thereby reducing the layout area. .

도 1은 종래기술에 따른 리던던시 메모리셀 어레이를 포함한 반도체 메모리 장치의 회로도이다.1 is a circuit diagram of a semiconductor memory device including a redundant memory cell array according to the prior art.

도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 회로도이다. 2 is a circuit diagram of a semiconductor memory device according to an embodiment of the present invention.

Claims (6)

셀트랜지스터와 셀커패시터로 구성된 리던던시 메모리셀;A redundancy memory cell composed of a cell transistor and a cell capacitor; 상기 셀커패시터와 연결된 전원라인; 및A power line connected to the cell capacitor; And 반전리페어신호에 응답하여 내부전원과 상기 전원라인을 연결하는 스위치부를 포함하는 반도체 메모리 장치. And a switch unit configured to connect an internal power supply and the power line in response to an inverted repair signal. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서, 상기 셀트랜지스터는 비트라인과 상기 전원라인에 연결된 내부노드 사이에 연결되어 리던던시워드라인신호에 응답하여 턴온되는 반도체 메모리 장치.The semiconductor memory device of claim 1, wherein the cell transistor is connected between a bit line and an internal node connected to the power line to be turned on in response to a redundancy word line signal. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 2 항에 있어서, 상기 셀커패시터는 상기 내부노드와 셀프레이트 전압이 인가되는 단자 사이에 연결된 반도체 메모리 장치.The semiconductor memory device of claim 2, wherein the cell capacitor is connected between the internal node and a terminal to which a self rate voltage is applied. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 3 항에 있어서, 상기 전원라인은 상기 내부노드에 연결되는 반도체 메모리 장치.The semiconductor memory device of claim 3, wherein the power line is connected to the internal node. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 5 항에 있어서, 상기 스위치부는 상기 내부전원과 상기 전원라인 사이에 연결되어, 상기 반전리페어신호에 응답하여 턴온되는 스위치소자를 포함하는 반도체 메모리 장치.The semiconductor memory device of claim 5, wherein the switch unit comprises a switch element connected between the internal power source and the power line and turned on in response to the inverted repair signal.
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