KR101044017B1 - Method of manufacturing non-volatile memory device - Google Patents

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Abstract

본 발명은, 활성영역 상에 터널 절연막 및 제1 도전패턴이 형성되고, 소자분리 영역 내에 소자 분리막이 형성된 반도체 기판이 제공되는 단계; 상기 소자 분리막 및 상기 제1 도전패턴의 표면을 따라 유전체막을 형성하는 단계; 상기 유전체막의 표면을 따라 원주형(columnar) 결정구조를 갖는 제2 도전막을 형성하는 단계; 및 상기 제2 도전막의 상부에 비정질의 제3 도전막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법으로 이루어진다. According to an aspect of the present invention, there is provided a semiconductor substrate including a tunnel insulating film and a first conductive pattern formed on an active region and a device isolation layer formed in the device isolation region; Forming a dielectric film along surfaces of the device isolation layer and the first conductive pattern; Forming a second conductive film having a columnar crystal structure along the surface of the dielectric film; And forming an amorphous third conductive film on the second conductive film.

보이드, 심, 콘트롤 게이트, 유전체막, 커플링, 결정질, 비정질, 폴리실리콘 Void, shim, control gate, dielectric film, coupling, crystalline, amorphous, polysilicon

Description

불휘발성 메모리 소자의 제조방법{Method of manufacturing non-volatile memory device}Method of manufacturing non-volatile memory device

본 발명은 불휘발성 메모리 소자의 제조방법에 관한 것으로, 특히 메모리 소자의 전기적 특성 저하를 방지하기 위한 불휘발성 메모리 소자의 제조방법에 관한 것이다. The present invention relates to a method of manufacturing a nonvolatile memory device, and more particularly, to a method of manufacturing a nonvolatile memory device for preventing the deterioration of electrical characteristics of the memory device.

불휘발성 메모리 소자는 전원의 공급이 중단되어도 저장된 데이터가 유지되는 소자로써, 대표적인 소자로는 플래시 메모리 소자가 있다.Nonvolatile memory devices maintain stored data even when power supply is interrupted. Representative devices include flash memory devices.

플래시 메모리 소자를 예를 들어 설명하면, 플래시 메모리 소자는 데이터가 저장되는 플로팅 게이트(floating gate)와 구동전압을 전달하는 콘트롤 게이트(control gate)를 포함한다. 또한, 플로팅 게이트와 콘트롤 게이트 사이에는, 커플링(coupling)을 발생시키기 위한 유전체막이 형성된다. Referring to the flash memory device as an example, the flash memory device includes a floating gate in which data is stored and a control gate for transmitting a driving voltage. In addition, between the floating gate and the control gate, a dielectric film for generating coupling is formed.

한편, 반도체 소자의 집적도가 증가함에 따라, 도전물질이나 절연물질을 형성하기가 점차 어려워지고 있는데, 예를 들면 갭필(gap-fill) 공정이 용이하지 못 하여 보이드(void)가 발생할 수 있다. On the other hand, as the degree of integration of semiconductor devices increases, it is increasingly difficult to form conductive materials or insulating materials. For example, voids may occur because a gap-fill process is not easy.

도 1a 및 도 1b는 종래의 불휘발성 메모리 소자의 문제점을 설명하기 위한 사진이다. 도 1a는 불휘발성 메모리 소자의 제조 공정 중, 콘트롤 게이트(30)를 형성한 이후에 열처리 공정을 수행하기 이전의 사진이며, 도 1b는 열처리 공정을 수행한 이후의 사진이다. 1A and 1B are photographs for explaining a problem of a conventional nonvolatile memory device. FIG. 1A is a photograph before the heat treatment process is performed after the control gate 30 is formed during the manufacturing process of the nonvolatile memory device, and FIG. 1B is a picture after the heat treatment process is performed.

도 1a를 참조하면, 반도체 소자의 집적도 증가로 인하여 플로팅 게이트 사이의 간격 또한 좁아지고 있다. 플로팅 게이트(10) 및 소자 분리막의 표면을 따라 유전체막(20)이 형성되며, 유전체막(20)의 상부에 콘트롤 게이트(30)를 형성한다. 이때, 유전체막(20)이 형성된 플로팅 게이트(10) 사이의 간격이 좁아짐에 따라 콘트롤 게이트(30)를 형성하는 공정 시, 보이드(void; A)가 발생할 수 있다. Referring to FIG. 1A, the spacing between floating gates is also narrowed due to an increase in the degree of integration of semiconductor devices. The dielectric layer 20 is formed along the surfaces of the floating gate 10 and the device isolation layer, and the control gate 30 is formed on the dielectric layer 20. In this case, as the gap between the floating gates 10 on which the dielectric layer 20 is formed becomes narrow, voids A may occur during the process of forming the control gate 30.

도 1b를 참조하면, 도 1a에 이어서, 열처리 공정을 실시하면 콘트롤 게이트(30) 내에 형성된 보이드(void; A)가 유전체막(20)으로 이동할 수가 있다. 또는, 비정질(amorphous) 상태로 형성된 콘트롤 게이트(30)가 열처리 공정에 의해 결정질 상태로 바뀌면서, 콘트롤 게이트(30)와 유전체막(20)의 계면에서 보이드(void)가 발생할 수도 있다. 이러한 보이드는 콘트롤 게이트(30)와 유전체막(20)의 접속면적 저하를 발생시키므로, 불휘발성 메모리 소자의 동작 시, 콘트롤 게이트(30)와 플로팅 게이트(10) 간의 커플링(coupling) 감소를 유발할 수 있다. Referring to FIG. 1B, a void A formed in the control gate 30 may move to the dielectric film 20 when the heat treatment process is performed subsequent to FIG. 1A. Alternatively, as the control gate 30 formed in the amorphous state is changed to the crystalline state by the heat treatment process, voids may occur at the interface between the control gate 30 and the dielectric film 20. Since the voids cause a decrease in the connection area between the control gate 30 and the dielectric layer 20, the coupling between the control gate 30 and the floating gate 10 may be reduced during operation of the nonvolatile memory device. Can be.

이는, 불휘발성 메모리 소자의 동작 속도(특히, 프로그램 동작) 저하를 유발할 수 있으며, 문턱전압 분포 폭이 넓어질 수 있다. This may cause a decrease in operating speed (particularly, program operation) of the nonvolatile memory device, and may widen the threshold voltage distribution.

본 발명이 해결하고자 하는 과제는, 유전체막의 표면상에 결정질의 콘트롤 게이트용 도전물질을 형성한 후, 이어서 비정질의 콘트롤 게이트용 도전물질을 형성한다. 비정질의 도전물질을 형성할 때, 보이드가 발생하더라도, 결정질의 도전물질로 인하여 보이드의 이동을 억제할 수 있다. An object of the present invention is to form a crystalline control gate conductive material on the surface of a dielectric film, and then form an amorphous control gate conductive material. When forming an amorphous conductive material, even if voids occur, the movement of the voids can be suppressed due to the crystalline conductive material.

본 발명에 따른 불휘발성 메모리 소자의 제조방법은, 활성영역 상에 터널 절연막 및 제1 도전패턴이 형성되고, 소자분리 영역 내에 소자 분리막이 형성된 반도체 기판이 제공되는 단계; 상기 소자 분리막 및 상기 제1 도전패턴의 표면을 따라 유전체막을 형성하는 단계; 상기 유전체막의 표면을 따라 원주형(columnar) 결정구조를 갖는 제2 도전막을 형성하는 단계; 및 상기 제2 도전막의 상부에 비정질의 제3 도전막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법으로 이루어진다. According to an aspect of the present invention, there is provided a method of fabricating a nonvolatile memory device, the method including: providing a semiconductor substrate having a tunnel insulating film and a first conductive pattern formed on an active region, and having an isolation layer formed in the isolation region; Forming a dielectric film along surfaces of the device isolation layer and the first conductive pattern; Forming a second conductive film having a columnar crystal structure along the surface of the dielectric film; And forming an amorphous third conductive film on the second conductive film.

제1 도전패턴은 플로팅 게이트(floating gate)용 폴리실리콘막으로 형성하며, 제2 도전막은 유전체막의 표면을 따라 고르게 형성하거나, 아일랜드(island) 형태로 형성하는 형성한다. The first conductive pattern is formed of a polysilicon film for a floating gate, and the second conductive film is formed evenly along the surface of the dielectric film or in an island shape.

제2 도전막은 폴리실리콘이 결정화될 수 있는 제1 온도를 가하여 형성한다. 제2 도전막을 퍼니스(furnace) 방식으로 형성하는 경우, 제1 온도는 580℃ 내지 650℃의 온도 범위를 가지며, 제2 도전막을 매엽식으로 형성하는 경우, 제1 온도는 650℃ 내지 800℃의 온도 범위를 가진다. The second conductive film is formed by applying a first temperature at which polysilicon can be crystallized. When the second conductive film is formed by a furnace method, the first temperature has a temperature range of 580 ° C. to 650 ° C., and when the second conductive film is formed by a sheet type, the first temperature is 650 ° C. to 800 ° C. Has a temperature range.

제3 도전막은 폴리실리콘이 결정화되지 않도록 제1 온도보다 낮은 제2 온도를 가하여 형성한다. 제3 도전막을 퍼니스(furnace) 방식으로 형성하는 경우, 제2 온도는 450℃ 내지 530℃의 온도 범위를 가지며, 제3 도전막을 매엽식으로 형성하는 경우, 제2 온도는 550℃ 내지 650℃의 온도 범위를 가진다. The third conductive film is formed by applying a second temperature lower than the first temperature so that the polysilicon is not crystallized. When the third conductive film is formed by a furnace method, the second temperature has a temperature range of 450 ° C. to 530 ° C., and when the third conductive film is formed by a single wafer, the second temperature is between 550 ° C. and 650 ° C. Has a temperature range.

제2 도전막은 제1 도전패턴 간 간격의 1/8 내지 2/5 되는 두께로 형성하며, 제3 도전막을 형성하는 단계 이후에, 제3 도전막을 결정화시키는 단계를 더 포함한다. 이때, 제3 도전막을 결정화시키는 단계는 열처리 공정으로 실시한다. The second conductive film is formed to a thickness of 1/8 to 2/5 of the interval between the first conductive patterns, and after forming the third conductive film, further comprising crystallizing the third conductive film. At this time, the step of crystallizing the third conductive film is performed by a heat treatment process.

본 발명은, 유전체막의 표면상에 결정질의 콘트롤 게이트용 도전물질을 형성한 후, 이어서 비정질의 콘트롤 게이트용 도전물질을 형성함으로써, 보이드가 발생하더라도 보이드의 이동을 억제할 수 있다. 이에 따라, 유전체막과 콘트롤 게이트 간의 접합 면적 감소를 방지할 수 있으므로 콘트롤 게이트와 플로팅 게이트 간의 커플링 감소를 방지할 수 있다. 이로써, 불휘발성 메모리 소자의 동작 속도 저하를 억제할 수 있다. According to the present invention, after the crystalline control gate conductive material is formed on the surface of the dielectric film, the amorphous control gate conductive material is subsequently formed, whereby the void movement can be suppressed even when voids are generated. As a result, a reduction in the junction area between the dielectric film and the control gate can be prevented, thereby reducing the coupling between the control gate and the floating gate. As a result, the operation speed of the nonvolatile memory device can be suppressed.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but can be embodied in various other forms, and only the present embodiments make the disclosure of the present invention complete and the scope of the invention to those skilled in the art. It is provided to inform you completely.

도 2a 내지 도 2f는 본 발명에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention.

도 2a를 참조하면, 반도체 기판(200)의 상부에 전자(electron)의 터널링(tunneling)을 위한 터널 절연막(202) 및 플로팅 게이트(floating gate)용 제1 도전막(204)을 형성한다. 터널 절연막(202)은 산화막으로 형성하는 것이 바람직하며, 제1 도전막(204)은 폴리실리콘막으로 형성하는 것이 바람직하다. 예를 들면, 폴리실리콘막은 언도프트(un-doped) 폴리실리콘막 및 도프트(doped) 폴리실리콘막을 적층하여 형성할 수 있다. Referring to FIG. 2A, a tunnel insulating layer 202 for tunneling electrons and a first conductive layer 204 for floating gate are formed on the semiconductor substrate 200. The tunnel insulating film 202 is preferably formed of an oxide film, and the first conductive film 204 is preferably formed of a polysilicon film. For example, the polysilicon film may be formed by stacking an undoped polysilicon film and a doped polysilicon film.

도 2b를 참조하면, 제1 도전막(204)의 상부에 소자분리 마스크 패턴(206)을 형성하고, 식각 공정을 실시하여 제1 도전패턴(204a) 및 터널 절연 패턴(202a)을 형성한다. 이어서, 소자분리 마스크 패턴(206)에 따라 노출된 반도체 기판(200)의 일부를 식각하여 소자 분리용 트렌치(TC)를 형성한다. Referring to FIG. 2B, the device isolation mask pattern 206 is formed on the first conductive layer 204, and an etching process is performed to form the first conductive pattern 204a and the tunnel insulation pattern 202a. Subsequently, a portion of the semiconductor substrate 200 exposed by the device isolation mask pattern 206 is etched to form a device isolation trench TC.

트렌치(TC)를 형성한 후에는, 식각 공정에 의한 트렌치(TC)의 표면 손상을 보상하기 위해, 트렌치(TC)의 표면을 따라 산화공정을 실시하여 라이너 절연막(미도시)을 형성할 수도 있다. After forming the trench TC, an oxide process may be performed along the surface of the trench TC to form a liner insulating layer (not shown) to compensate for the surface damage of the trench TC by the etching process. .

도 2c를 참조하면, 트렌치(TC)의 내부에 소자 분리막(208)을 형성한다. 구체적으로, 소자 분리막(206)은 산화막으로 형성할 수 있으며, 갭필(gap-fill) 공정을 용이하게 수행하기 위하여 유동성의 SOD(spin on dielectric)막으로 트렌치(TC)의 저면을 채우고, 그 상부에 HDP(high density plasma)막을 더 형성할 수도 있다. Referring to FIG. 2C, an isolation layer 208 is formed in the trench TC. Specifically, the device isolation layer 206 may be formed of an oxide layer, and in order to easily perform a gap-fill process, the bottom surface of the trench TC may be filled with a flowable spin on dielectric (SOD) layer, and an upper portion thereof. It is also possible to form a high density plasma (HDP) film.

또한, 트렌치(TC)의 내부를 충분히 채우기 위하여, 소자 분리막(208)용 산화막은 소자분리 마스크 패턴(206)이 모두 덮이도록 형성하는 것이 바람직하다. 이어서, 소자분리 마스크 패턴(206)이 드러나도록 평탄화 공정을 실시하여, 각각의 트렌치(TC)의 내부에만 잔류하는 산화막으로 소자 분리막(208)을 형성하고, 소자분리 마스크 패턴(206)을 제거한다. EFH(effective field height)을 조절하기 위하여 소자 분리막(208)의 높이를 낮춘다. 이때, 터널 절연 패턴(202a)은 노출되지 않도록 한다. In addition, in order to sufficiently fill the inside of the trench TC, the oxide film for the device isolation film 208 is preferably formed so as to cover all of the device isolation mask patterns 206. Subsequently, a planarization process is performed to expose the device isolation mask pattern 206, so that the device isolation layer 208 is formed of an oxide film remaining only inside each trench TC, and the device isolation mask pattern 206 is removed. . In order to control the effective field height (EFH), the height of the device isolation layer 208 is lowered. At this time, the tunnel insulation pattern 202a is not exposed.

도 2d를 참조하면, 제1 도전패턴(204a) 및 소자 분리막(208)의 표면을 따라 유전체막(210)을 형성한다. 유전체막(210)은 산화막, 질화막, 산화막을 순차적으로 적층하여 형성할 수 있다. Referring to FIG. 2D, the dielectric film 210 is formed along the surfaces of the first conductive pattern 204a and the device isolation layer 208. The dielectric film 210 may be formed by sequentially stacking an oxide film, a nitride film, and an oxide film.

도 2e를 참조하면, 유전체막(210)의 표면을 따라 콘트롤 게이트(control gate)용 제2 도전막(212)을 형성한다. 특히, 제2 도전막(212)은 결정질의(crystalline) 도전물질로 형성하는 것이 바람직하다. 구체적으로 설명하면, 제2 도전막(212)은 폴리실리콘이 결정질로 형성될 수 있는 제1 온도를 가하여 형성한다. 예를 들면, 퍼니스(furnace) 방식으로 형성할 경우, 제1 온도는 580℃ 내지 650℃의 온도 범위가 바람직하다. 또는, 매엽식으로 형성할 경우, 제1 온도는 650℃ 내지 800℃의 온도 범위가 바람직하다. 이처럼, 고온에서 형성되는 제2 도전막(212)은 원주형(columnar) 결정 구조로 형성될 수 있다. 이처럼, 제2 도전 막(212)을 결정질의(crystalline) 도전물질로 형성하면, 후속 실시하는 열처리 공정에서 폴리실리콘막의 재결정으로 인한 보이드(void)의 발생을 방지할 수 있다. 또한, 후속 제3 도전막(도 2f의 214)을 형성할 시, 보이드(void) 또는 심(seam) 형성된 경우에는, 보이드 또는 심이 유전체막(210)으로 이동하는 것을 차단할 수 있다. 즉, 보이드(void) 또는 심(seam)이 유전체막(210)과 접하는 것을 방지할 수 있다. Referring to FIG. 2E, a second conductive film 212 for a control gate is formed along the surface of the dielectric film 210. In particular, the second conductive film 212 is preferably formed of a crystalline conductive material. Specifically, the second conductive film 212 is formed by applying a first temperature at which polysilicon may be formed crystalline. For example, when formed in a furnace (furnace) method, the first temperature is preferably a temperature range of 580 ℃ to 650 ℃. Alternatively, in the case of forming by sheet type, the first temperature is preferably in the temperature range of 650 ° C to 800 ° C. As such, the second conductive film 212 formed at a high temperature may be formed in a columnar crystal structure. As such, when the second conductive film 212 is formed of a crystalline conductive material, it is possible to prevent the generation of voids due to the recrystallization of the polysilicon film in a subsequent heat treatment process. In addition, when a third conductive film (214 of FIG. 2F) is formed, when a void or seam is formed, movement of the void or seam to the dielectric film 210 may be blocked. That is, it is possible to prevent the void or the seam from contacting the dielectric film 210.

제2 도전막(212)은 제1 도전패턴(204a) 사이(콘트롤 게이트가 채워질 공간)의 상부가 막히지 않을 정도로 형성하는 것이 바람직하다. 예를 들면, 제2 도전막(212)은 제1 도전패턴(204a) 간 간격의 1/8 내지 2/5가 되는 얇은 두께로 형성하는 것이 바람직하다. 이때, 제2 도전막(212)은 유전체막(210)의 표면을 따라 고르게 형성하는 것이 바람직하지만, 상술한 바와 같이 얇은 두께로 형성하기 때문에 폴리실리콘의 핵 생성이 부족하게 되어 아일랜드(island) 형태로 형성될 수 있다. 하지만, 제2 도전막(204a)이 아일랜드 형태로 형성되더라도 그 두께가 얇기 때문에 후속 제3 도전막(도 2f의 214)을 형성하는 데에는 영향을 주지 않는다. The second conductive layer 212 may be formed to such an extent that an upper portion of the first conductive pattern 204a (the space where the control gate is to be filled) is not blocked. For example, the second conductive film 212 is preferably formed to have a thin thickness of 1/8 to 2/5 of the interval between the first conductive patterns 204a. At this time, the second conductive film 212 is preferably formed evenly along the surface of the dielectric film 210, but because it is formed in a thin thickness as described above, polysilicon nucleation is insufficient to form an island (island) It can be formed as. However, even if the second conductive film 204a is formed in an island shape, since the thickness is thin, it does not affect the formation of the subsequent third conductive film (214 in FIG. 2F).

도 2f를 참조하면, 제2 도전막(210)이 형성된 유전체막(210)의 상부 또는, 제2 도전막(210)이 고르게 형성된 경우에는 제2 도전막(210)의 상부에 콘트롤 게이트(control gate)용 제3 도전막(214)을 형성한다. 제3 도전막(214)은 비정질(amorphous)의 도전물질로 형성하는 것이 바람직하다. 구체적으로 설명하면, 제3 도전막(214)은 제1 온도보다 낮은 제2 온도를 가하여 형성한다. 바람직하게는, 제2 온도는 제3 도전막(214)이 결정화되지 않는 온도를 가한다. 예를 들면, 퍼니 스(furnace) 방식으로 형성할 경우, 제2 온도는 450℃ 내지 530℃가 바람직하다. 또는, 매엽식으로 형성할 경우, 제2 온도는 550℃ 내지 650℃의 온도 범위가 바람직하다. Referring to FIG. 2F, when the second conductive layer 210 is evenly formed, or when the second conductive layer 210 is evenly formed, a control gate may be disposed on the dielectric layer 210. A third conductive film 214 for the gate is formed. The third conductive film 214 is preferably formed of an amorphous conductive material. Specifically, the third conductive film 214 is formed by applying a second temperature lower than the first temperature. Preferably, the second temperature is a temperature at which the third conductive film 214 is not crystallized. For example, when formed in a furnace (furnace) method, the second temperature is preferably 450 ℃ to 530 ℃. Alternatively, in the case of forming by sheet type, the second temperature is preferably a temperature range of 550 ° C to 650 ° C.

이어서, 제3 도전막(214)을 결정화하기 위한 열처리 공정을 실시한다. 이로써, 콘트롤 게이트(212 및 214)를 형성할 수 있다. 특히, 제3 도전막(214)을 형성하는 공정 중 보이드(void) 또는 심(seam)이 발생하는 경우, 열처리 공정을 실시하여도 제2 도전막(212)에 의해 보이드 또는 심이 유전체막(210)으로 이동하지 못한다. 이로 인해, 유전체막(210)과 콘트롤 게이트(212 및 214)의 접합 면적 감소를 억제할 수 있으므로, 커플링(coupling) 저하를 방지할 수 있다. 이에 따라, 불휘발성 메모리 소자의 동작 속도(특히, 프로그램 동작)저하를 방지할 수 있다. Next, a heat treatment step for crystallizing the third conductive film 214 is performed. Thus, the control gates 212 and 214 can be formed. In particular, when voids or seams are generated during the process of forming the third conductive film 214, the voids or seams of the dielectric film 210 are formed by the second conductive film 212 even when the heat treatment process is performed. Cannot move to). For this reason, since the reduction of the junction area of the dielectric film 210 and the control gates 212 and 214 can be suppressed, the fall of a coupling can be prevented. Accordingly, it is possible to prevent the operation speed (particularly, program operation) of the nonvolatile memory device from decreasing.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 및 도 1b는 종래의 불휘발성 메모리 소자의 문제점을 설명하기 위한 사진이다. 1A and 1B are photographs for explaining a problem of a conventional nonvolatile memory device.

도 2a 내지 도 2f는 본 발명에 따른 불휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a nonvolatile memory device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

10 : 플로팅 게이트 20 : 유전체막10: floating gate 20: dielectric film

30 : 콘트롤 게이트30: control gate

200 : 반도체 기판 202 : 터널 절연막200 semiconductor substrate 202 tunnel insulating film

204 : 제1 도전막 206 : 소자분리 마스크 패턴204: First conductive film 206: Device isolation mask pattern

208 : 소자 분리막 210 : 유전체막208: device isolation film 210: dielectric film

212 : 제2 도전막 214 : 제3 도전막212: second conductive film 214: third conductive film

Claims (12)

활성영역 상에 터널 절연막 및 제1 도전패턴이 형성되고, 소자분리 영역 내에 소자 분리막이 형성된 반도체 기판이 제공되는 단계;Providing a semiconductor substrate having a tunnel insulating film and a first conductive pattern formed over the active region and having an isolation layer formed in the isolation region; 상기 소자 분리막 및 상기 제1 도전패턴의 표면을 따라 유전체막을 형성하는 단계;Forming a dielectric film along surfaces of the device isolation layer and the first conductive pattern; 상기 유전체막의 표면을 따라 원주형(columnar) 결정구조를 갖는 제2 도전막을 형성하는 단계; 및Forming a second conductive film having a columnar crystal structure along the surface of the dielectric film; And 상기 제2 도전막의 상부에 비정질의 제3 도전막을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.And forming an amorphous third conductive film over the second conductive film. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제1항에 있어서,The method of claim 1, 상기 제1 도전패턴은 플로팅 게이트(floating gate)용 폴리실리콘막으로 형성하는 불휘발성 메모리 소자의 제조방법.The first conductive pattern is formed of a polysilicon film for a floating gate (floating gate) manufacturing method of a nonvolatile memory device. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제1항에 있어서,The method of claim 1, 상기 제2 도전막은 상기 유전체막의 표면을 따라 고르게 형성하거나, 아일랜드(island) 형태로 형성하는 불휘발성 메모리 소자의 제조방법.And forming the second conductive layer evenly along the surface of the dielectric layer or in an island form. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제1항에 있어서.The method of claim 1. 상기 제2 도전막은 폴리실리콘이 결정화될 수 있는 제1 온도를 가하여 형성 하는 불휘발성 메모리 소자의 제조방법.And the second conductive layer is formed by applying a first temperature at which polysilicon can be crystallized. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제4항에 있어서,5. The method of claim 4, 상기 제2 도전막을 퍼니스(furnace) 방식으로 형성하는 경우, 상기 제1 온도는 580℃ 내지 650℃의 온도 범위를 갖는 불휘발성 메모리 소자의 제조방법.When the second conductive film is formed by a furnace method, the first temperature has a temperature range of 580 ° C to 650 ° C. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제4항에 있어서,5. The method of claim 4, 상기 제2 도전막을 매엽식으로 형성하는 경우, 상기 제1 온도는 650℃ 내지 800℃의 온도 범위를 갖는 불휘발성 메모리 소자의 제조방법.When the second conductive film is formed by a single wafer, the first temperature has a temperature range of 650 ° C to 800 ° C. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제1항에 있어서.The method of claim 1. 상기 제3 도전막은 폴리실리콘이 결정화되지 않도록 상기 제1 온도보다 낮은 제2 온도를 가하여 형성하는 불휘발성 메모리 소자의 제조방법.And the third conductive film is formed by applying a second temperature lower than the first temperature so that polysilicon is not crystallized. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제7항에 있어서,The method of claim 7, wherein 상기 제3 도전막을 퍼니스(furnace) 방식으로 형성하는 경우, 상기 제2 온도는 450℃ 내지 530℃의 온도 범위를 갖는 불휘발성 메모리 소자의 제조방법.When the third conductive film is formed by a furnace method, the second temperature has a temperature range of 450 ° C. to 530 ° C. A method of manufacturing a nonvolatile memory device. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제7항에 있어서,The method of claim 7, wherein 상기 제3 도전막을 매엽식으로 형성하는 경우, 상기 제2 온도는 550℃ 내지 650℃의 온도 범위를 갖는 불휘발성 메모리 소자의 제조방법.When the third conductive film is formed by a sheet type, the second temperature has a temperature range of 550 ° C to 650 ° C. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제1항에 있어서,The method of claim 1, 상기 제2 도전막은 상기 제1 도전패턴 간 간격의 1/8 내지 2/5 되는 두께로 형성하는 불휘발성 메모리 소자의 제조방법.The second conductive layer is formed to a thickness of 1/8 to 2/5 of the interval between the first conductive pattern. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.Claim 11 was abandoned upon payment of a setup registration fee. 제1항에 있어서,The method of claim 1, 상기 제3 도전막을 형성하는 단계 이후에, 상기 제3 도전막을 결정화시키는 단계를 더 포함하는 불휘발성 메모리 소자의 제조방법.And after the forming of the third conductive film, crystallizing the third conductive film. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.Claim 12 was abandoned upon payment of a registration fee. 제11항에 있어서,The method of claim 11, 상기 제3 도전막을 결정화시키는 단계는 열처리 공정으로 실시하는 불휘발성 메모리 소자의 제조방법.The crystallizing of the third conductive film may be performed by a heat treatment process.
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KR100523919B1 (en) * 2003-06-30 2005-10-25 주식회사 하이닉스반도체 Method of manufacturing flash memory device

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