KR101041482B1 - Structure of semiconductor tvs and fabrication method thereof - Google Patents

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조덕호
심규환
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Abstract

PURPOSE: The structure of a semiconductor overvoltage protecting device and a method for manufacturing the same are provided to prevent current leakage by forming a diffusion blocking layer to suppress the external diffusion of impurities in hot temperature processes. CONSTITUTION: A diffusion blocking layer(502) is formed on a highly doped semiconductor substrate(501). A first epi layer(503) is formed on the diffusion blocking layer. An ion implantation layer(504) is formed at a part of the first epi layer. A second epi layer(505) with the low concentration is formed on the first epi layer. A down-side steering diode(DSD) is formed at one side of the second epi layer, and an up-side steering diode(USD) is formed at another side of the second epi layer through an ion-implantation process. The DSD and the USD are electrically separated by a trench(512). Multi-crystalline silicon fills the trench. A metal wiring(519) connects the DSD and the USD.

Description

반도체 과도전압 보호소자의 구조 및 그 제조방법 {Structure of Semiconductor TVS and fabrication method thereof}Structure of semiconductor transient protection device and its manufacturing method {Structure of Semiconductor TVS and fabrication method

본 발명은 ESD(Electrostatic Discharge)나 서지(surge)와 같은 순간적인 과도전압을 빠르게 방호하는 용도의 반도체 TVS(Transient Voltage Suppressor)의 구조 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a structure of a semiconductor TVS (Transient Voltage Suppressor) for fast protection of transient transient voltages such as electrostatic discharge (ESD) or surge, and a method of manufacturing the same.

반도체 TVS는 과도한 순간전력을 항복(breakdown) 부근의 영역에서 해소시키는 동작을 하도록 제작된 소자로서, 서지나 ESD(Electrostatic Discharge)의 과도한 순간전력이 인가된 경우에 과도전력을 우회(bypass)시킴으로써, 회로의 내부로 일정한 한계치 이상의 전압이 전파되지 않도록 하여 내부의 회로나 부품을 보호하는 역할을 한다.Semiconductor TVS is designed to eliminate excessive instantaneous power in the region near breakdown. Bypassing transient power when excessive instantaneous power of surge or electrostatic discharge (ESD) is applied, It protects internal circuits and components by preventing voltages above a certain threshold from propagating into the circuits.

이러한 목적으로 단순한 구조의 TVS를 비롯하여 스티어링(steering) 다이오드를 부착한 TVS, 여러 개의 TVS를 배열한 TVS 어레이와 같이 다양한 형태로 개발되어 사용한다. TVS를 제작하는 물질도 세라믹, 반도체, 고분자와 같이 다양하며, 그 응용 또한 이동통신기기, 컴퓨터, 디스플레이, TV, 디지털카메라, 자동차 전장, 모터와 같이 매우 폭이 넓다. 그 중에서 반도체 TVS는 동작속도, 크기, 이동성, 잡음에 대한 성능상의 장점으로 고성능 IT제품에 주로 이용된다. For this purpose, it is developed and used in various forms, such as a simple TVS, a TVS with a steering diode, and a TVS array in which several TVS are arranged. There are various materials for producing TVS, such as ceramics, semiconductors, and polymers, and their applications are very wide such as mobile communication devices, computers, displays, TVs, digital cameras, automotive electronics, and motors. Among them, semiconductor TVS is mainly used for high-performance IT products because of its performance advantages of operation speed, size, mobility and noise.

그런데 최근의 반도체 기술이 발전하여 ESD 보호용 소자에 대한 제품개발이 용이해졌음에도 불구하고 고속동작 특성이 개선된 초저정전용량(ULC: Ultra Low Capacitance)-TVS에 대한 성능은 아직도 많은 발전이 요구된다.However, despite the recent development of semiconductor technology, it is easy to develop products for ESD protection devices. However, the performance of Ultra Low Capacitance (ULC) -TVS with improved high-speed operation characteristics still needs to be developed.

스마트폰, 고속 데이터선, USB, IEEE1394, HDMI(High Definition Mutimedia Interface) 등의 IT 전자제품에서 데이터의 전송속도가 400 Mbps 이상으로 높아지면서 정전용량이 0.5 pF 이하인 아주 낮은 저전압 TVS 칩의 기술개발이 중요해졌으며, 고속동작, 신뢰성, 잔상 및 잡음 제거를 위하여 ULC-TVS 소자에 대한 기술개발이 더욱 요구된다.In IT electronics such as smartphones, high-speed data lines, USB, IEEE1394, and HDMI (High Definition Mutimedia Interface), the development of very low voltage TVS chips with a capacitance of 0.5 pF or less has increased due to the data transmission speed of more than 400 Mbps. Increasingly important, technical development of ULC-TVS devices is required for high speed operation, reliability, afterimage and noise reduction.

반도체 TVS들은 PIN(P형-Intrinsic-N형) 다이오드와 제너(Zener) 다이오드를 함께 조합한 형태의 어레이로 고속 데이터 라인을 보호하는데 주로 이용된다. 신호선에서 서지가 첨두전압(VDD) 이상이나 접지전압 이하로 되는 경우 클램핑 전압(Vc)으로 인가되게 된다. PIN구조로 제작되는 스티어링 다이오드는 정전용량을 낮게 설계하여 빠른 작동(turn-on)이 되도록 하고, 제너 다이오드는 서지의 전력을 빠르게 소진시키도록 동작한다.Semiconductor TVSs are a combination of PIN (P-Intrinsic-N) diodes and Zener diodes that are commonly used to protect high-speed data lines. When the surge is lowered above the peak voltage V DD or below the ground voltage at the signal line, the surge voltage is applied to the clamping voltage Vc. The steering diode, which is manufactured with a PIN structure, is designed for low turn-on due to low capacitance, and the zener diode operates to quickly consume power of the surge.

근래에 정전용량은 극히 낮은(ULC) 0.3 pF 수준으로 기술이 발전하고 있는데, 이를 위해서 항복전압이 높은 PIN 스티어링 다이오드를 하나의 칩에 집적하는 방식을 선호한다. 소자들을 작은 면적에 집적하면서 PIN 스티어링 다이오드의 누설전류와 항복전압을 유지하고, 동시에 TVS 소자의 ESD 성능을 유지하는 기술이 핵심이다. 도 1a 내지 도 1e는 종래의 ESD 보호용 소자들의 단면구조를 보인 단면도이다. Recently, the technology is advanced to extremely low capacitance (ULC) of 0.3 pF. For this purpose, a high breakdown voltage PIN steering diode is integrated into one chip. The key is to integrate the devices in a small area while maintaining the leakage current and breakdown voltage of the PIN steering diode while maintaining the ESD performance of the TVS devices. 1A to 1E are cross-sectional views illustrating a cross-sectional structure of a conventional ESD protection device.

도 1a는 미국공개특허 제2009/0045457호에서 제안된 구조로서, n+형의 기판을 사용해 비교적 간단하게 TVS를 제작하는 방법을 제시한다. 그러나 배선 접속구(plug)가 없어서 전도성이 낮아 ESD나 서지에 대한 보호기능에 한계가 있을 수 있다. 그리고 기판을 n+형으로 사용하여 p+형으로 하는 구조에 비하여 역방향으로 되어 있어서 접지(GND) 위에 위치하고, 공급전원(Vcc)이 기판의 아래에 위치하여 일반적으로 많이 사용하는 패키징과 달라서 조립이 불편하다.Figure 1a is a structure proposed in US Patent Publication No. 2009/0045457, and presents a method of manufacturing a TVS relatively simply using an n + type substrate. However, the lack of wiring plugs (lower conductivity) may limit the protection against ESD and surges. In addition, since the substrate is in the reverse direction compared to the p + type structure using the n + type, the assembly is inconvenient because it is located on the ground (GND), and the supply power supply (Vcc) is located under the substrate, which is different from the commonly used packaging. .

도 1b는 미국공개특허 제2008/0290462호에서 제안된 구조로서, 이온주입에 의하여 접합과 소자 간의 격리를 하고 있는 구조로서 비교적 공정기술이 간단하게 들어간다. 그러나 다수의 p-n접합을 연결하여 형성하므로 누설전류의 차단이 충분하지 못하여 소자 간의 간섭작용이 존재할 수 있고 래치업(latch up)이 발생하여 소자를 불안정하게 할 수 있다. 또한, 제너 접합을 PIN소자의 하부에 1:1로 위치하여 ESD 보호성능이 낮고, 이를 보완하기 위해서는 칩의 면적을 크게 해야 한다. 따라서 다채널 사이에 혼신(cross-talk)이나 발진(oscillation)과 같은 요인을 제거하기 위한 추가적 조치가 필요하다.Figure 1b is a structure proposed in US Patent Application Publication No. 2008/0290462, a relatively simple process technology as a structure that is isolated between the junction and the device by ion implantation. However, since a plurality of p-n junctions are connected to each other, blocking of leakage current may not be sufficient, so that there may be interference between devices, and latch up may occur to destabilize the device. In addition, since the Zener junction is located at the lower part of the PIN device at 1: 1, the ESD protection performance is low, and in order to compensate for this, the chip area must be large. Therefore, additional measures are needed to eliminate factors such as cross-talk and oscillation between multiple channels.

도 1c는 미국특허공보 제7579632호에 제안된 구조로서, 이중트렌치를 사용하는 TVS구조를 제시한다. 구조와 제작공정이 비교적 간단하고 칩의 면적도 작게 할 수 있을 것으로 보인다. 그러나 PIN 소자가 제너 부위에 직접적으로 연결되어 채널간의 간섭이 예상된다. 그리고 제너 접합이 기판(Bulk) 사이에 직접 형성되어 도핑농도가 완만하고 단지 제너항복만으로 작동하므로 다이나믹 저항이 커서 ESD 보호성능이 낮은 것으로 판단된다. 1C shows a TVS structure using a double trench as a structure proposed in US Patent No. 7579632. The structure and manufacturing process are relatively simple and the chip area can be reduced. However, the PIN device is directly connected to the Zener site, so inter-channel interference is expected. The zener junction is formed directly between the substrates, so the doping concentration is slow and only the zener breakdown is operated. Therefore, the ESD resistance is low due to the large dynamic resistance.

도 1d는 알파앤오메가사의 슈퍼클램프 TVS구조로서 바이폴라(Bipolar)와 제너의 복합적 동작이 작용하도록 설계되어 클램핑 전압과 순간 전류구동에 대한 성능이 우수하다. 또한, 정전용량이 크게 사용하는 용도에 적합하며, 저정전용량으로 제작하기에 부적합한 구조를 지닌다. 이러한 구조는 고전력용의 단채널에 적합하며, 고속통신회로용 다채널 어레이에는 부적합하다.FIG. 1D is a super clamp TVS structure manufactured by Alpha & Omega and designed to operate a combination of bipolar and zener to provide excellent performance on clamping voltage and instantaneous current driving. In addition, it is suitable for the use of large capacitance, and has a structure unsuitable for manufacturing with low capacitance. Such a structure is suitable for short channel for high power and is not suitable for multi channel array for high speed communication circuit.

도 1e는 비특허문1에 제안된 와플(waffle) 구조의 SCR(Silicon Controlled Rectifier) ESD보호용 소자이다. 와플 구조는 다수의 접합계면을 이용해 정전용량을 작게 유지할 수 있도록 한다. MOS 회로에 집적화하여 평탄한 구조와 MOS 공정기술을 즉시 이용할 수 있는 공정의 단순화가 되어 유리하지만 TVS급으로 사용되기에는 전류구동 능력과 ESD 과도전압에 대한 내성이 더욱 개선되어야 하며, 산화막과 반도체 사이의 계면전류가 많아 신뢰성 측면에서 불리하다.FIG. 1E is a SCR (Silicon Controlled Rectifier) ESD protection device having a waffle structure proposed in Non-Patent Document 1. FIG. The waffle structure makes it possible to keep the capacitance small by using a plurality of junction interfaces. Although it is advantageous to integrate the MOS circuit into a flat structure and simplify the process of immediately using the MOS process technology, the current driving ability and resistance to ESD transient voltage must be further improved to be used in the TVS class. Due to the large amount of interfacial current, it is disadvantageous in terms of reliability.

상기 구조 외에도 다채널, 고밀도, 초정전용량의 ESD 보호소자가 다수 제안되었지만, 전도특성을 높이기 위한 플러그(plug)가 없고, n+접합이 직접 기판 위에 형성되어 제너 동작에 대한 다이나믹 저항이 높고, 실질적으로 항복전압의 제어도 어려워 ESD보호에 성능개선을 위한 구조적 개선이 소자의 여러 부분에서 요구된다.In addition to the above structure, many multi-channel, high-density, ultra-capacitive ESD protection devices have been proposed, but there are no plugs to increase the conduction characteristics, and the n + junction is directly formed on the substrate to provide high dynamic resistance to zener operation. Breakdown voltage is also difficult to control, requiring structural improvements to improve performance in ESD protection in many parts of the device.

종래의 기술들을 요약하면, 대부분의 접합계면은 불순물(dopant)을 이온 주입과 확산 공정을 이용하여 형성되기 때문에 접합의 위치와 농도 분포에 대한 재현성과 균일성이 양호하지 못하다. 따라서 생산 수율을 높이기 어렵고, 확산된 도판트의 분포가 날카롭지 못하여 제너항복이 넓은 범위에서 완만하게 일어나고, 이에 따른 저항성분이 증가하여 다이나믹 저항이 높아져, 동작시 열발생과 전력소모의 원인이 되고, 고속 동작을 기대하기 어렵다. Summarizing the prior art, since most junction interfaces are formed using ion implantation and diffusion processes, the reproducibility and uniformity of the position and concentration distribution of the junctions are not good. Therefore, it is difficult to increase the production yield, the distribution of the diffused dopant is not sharp, so the zener breakdown occurs slowly in a wide range, and the resistance component increases accordingly to increase the dynamic resistance, causing heat generation and power consumption during operation, Hard to expect behavior

따라서 종래의 기술로는, 고속의 동작이 요구되는 ULC-TVS의 ESD 보호성능을 우수하게 구현하는데 한계가 있다.Therefore, the conventional technology, there is a limit to excellent implementation of the ESD protection of the ULC-TVS that requires high-speed operation.

1. 미국공개특허 제2009/0045457호(2009.02.19.)1. United States Patent Application Publication No. 2009/0045457 (2009.02.19.) 2. 미국공개특허 제2008/0290462호(2008.11.27.)2. US Patent Publication No. 2008/0290462 (Nov. 27, 2008) 3. 미국특허공보 제7579632호(2009.08.25.)3. United States Patent Publication No. 7579632 (2009.08.25.)

1. M.D. Ker and C.Y. Lin, "Low-Capacitance SCR with Waffle Layout Structure for On-Chip ESD Protection in RF ICs," IEEE Trans. on Microwave Theory and Techniques, Vol. 56, No. 5, pp. 1286-1294, May 2008 1. M.D. Ker and C.Y. Lin, "Low-Capacitance SCR with Waffle Layout Structure for On-Chip ESD Protection in RF ICs," IEEE Trans. on Microwave Theory and Techniques, Vol. 56, No. 5, pp. 1286-1294, May 2008

상기와 같은 문제점을 해결하기 위하여, 본 발명은 ESD 내성이 우수하고 동시에 정전용량이 극히 낮은 TVS를 작은 크기의 반도체로 제공하고자 한다. In order to solve the above problems, the present invention is to provide a small size semiconductor TVS with excellent ESD resistance and extremely low capacitance.

또한, 도핑농도 분포를 급준(急峻)하게 하여 항복특성을 향상시키고 다이나믹 저항이 낮은 반도체 TVS를 제공하고자 한다.In addition, the doping concentration distribution is steeped to improve the yield characteristics and to provide a semiconductor TVS with low dynamic resistance.

상기의 과제를 해결하는 본 발명에 따른 반도체 TVS 구조는, 일측의 하측 스티어링 다이오드(DSD)와 타측의 상측 스티어링 다이오드(USD)는 반도체 도전형을 서로 반대로 하여 형성된 PIN(P층-I층-N층)형 다이오드이고, DSD 및 USD 각각의 둘레에 전기적으로 도통할 수 있도록 이온주입으로 형성된 플러그(507,508) 및 DSD와 USD를 전기적으로 격리하는 트렌치(512)를 포함한다.In the semiconductor TVS structure according to the present invention to solve the above problems, the lower steering diode (DSD) of one side and the upper steering diode (USD) of the other side is formed by inverting the semiconductor conductivity type PIN (P layer-I layer-N A layer) diode and includes plugs 507 and 508 formed by ion implantation to electrically conduct around each of the DSD and the USD, and a trench 512 to electrically isolate the DSD and the USD.

또한, 본 발명에 따른 초저정전용량의 반도체 TVS 제조방법은, 고농도로 도핑된 반도체 기판(501) 위에 확산저지층(502)을 형성하는 제1단계, 확산저지 에피층(502) 위에 제1에피층(503)을 형성하는 제2단계, 제1에피층의 일부 영역에 제1에피층(503)과 반대 타입의 불순물을 고농도로 이온주입하여 이온주입층(504)을 형성하는 제3단계, 제1에피층(503) 위에 저농도의 제2에피층(505)를 형성하는 제4단계, 2에피층(505) 일측에는 하측 스티어링 다이오드(DSD)가 형성될 자리를 마련하고, 이온주입층(504) 영역을 포함하는 상기 제2에피층(505)의 타측에는 상측 스티어링 다이오드(USD)가 위치하도록 제2에피층과 반대 타입의 불순물을 이온주입한 타입변환층(506)을 형성하는 제5단계, DSD의 양측과 상기 USD의 일측에 플러그(507,508) 및 상기 USD 타측에 제너 다이오드 상층부(509)를 위한 이온주입을 하고, 상기 플러그(507, 508) 및 도전층(509)에 금속-반도체 접합을 위해 다시 고농도로 이온주입을 하는 제6단계, DSD와 USD를 전기적으로 격리하기 위하여 트렌치(512)를 형성하는 제7단계, 트렌치(512) 표면을 산화(524)하고 상기 트렌치에 다결정 실리콘(513)을 증착하여 채우는 제8단계, 제2에피층 표면을 습식으로 산화막(514)을 형성하고 리소그래피 공정을 통하여 산화막을 개구하고, DSD, USD 및 제너 다이오드를 형성하기 위한 이온주입(516,517,518)을 하는 제9단계, 산화막(515) 위에 또는 상기 산화막(514)을 제거하고 제2에피층(505) 위에 절연막(515)을 증착하고 리소그래피와 식각공정을 이용하여 반도체-금속 접합형성을 위한 접촉창을 형성하는 제10단계, 제10단계 후의 표면 전면에 금속박막을 증착하고 리소그래피와 식각공정을 이용하여 DSD와 USD 소자를 금속배선(519)으로 연결하고, 제너 다이오드의 상층부와 USD의 둘레에 설치된 플러그를 금속배선(520)으로 연결하는 제11단계 및 금속배선이 형성된 상부 전면에 절연막(521)을 다시 증착하고 리소그래피 및 식각공정을 통하여 윈도우를 형성하여 와이어 본딩을 위한 패드(522, 523)를 형성하는 제12단계를 포함한다.In addition, the ultra-low capacitance semiconductor TVS manufacturing method according to the present invention, the first step of forming a diffusion blocking layer 502 on the highly doped semiconductor substrate 501, the first epi on the diffusion blocking epi layer 502 A second step of forming the layer 503, a third step of forming an ion implantation layer 504 by ion implanting impurities of a type opposite to the first epi layer 503 in a portion of the first epi layer at a high concentration, In the fourth step of forming the second epitaxial layer 505 having a low concentration on the first epitaxial layer 503, one side of the second epitaxial layer 505 is provided with a position where a lower steering diode (DSD) is to be formed, and an ion implantation layer ( A fifth conversion layer 506 may be formed on the other side of the second epitaxial layer 505 including the region to form a type conversion layer 506 ion-implanted with impurities of a type opposite to the second epitaxial layer so that an upper steering diode USD is positioned. Steps, plugs 507 and 508 on both sides of the DSD and one side of the USD, and a zener diode upper layer 509 on the other side of the USD In the sixth step of ion implantation for high-density implantation for the metal-semiconductor junction to the plugs 507 and 508 and the conductive layer 509, the trench 512 to electrically isolate the DSD and the USD. In the seventh step of forming the oxide, the surface of the trench 512 is oxidized 524, and the eighth step of depositing and filling the polycrystalline silicon 513 in the trench, and the oxide film 514 is formed on the surface of the second epitaxial layer. The ninth step of opening the oxide film through the process and implanting ions, 516, 517 and 518 for forming the DSD, USD and Zener diodes, or removing the oxide film 514 or the second epitaxial layer 505. Deposition of an insulating film 515 on the surface and a metal thin film is deposited on the entire surface after the tenth and tenth steps of forming a contact window for forming a semiconductor-metal junction using lithography and etching processes, and then using lithography and etching processes DSD and USD The eleventh step of connecting the device to the metal wiring 519 and connecting the upper layer of the Zener diode and the plug installed around the USD with the metal wiring 520 and again depositing the insulating film 521 on the upper surface of the metal wiring. And forming a window through lithography and etching to form pads 522 and 523 for wire bonding.

본 발명에 따른 일실시예로서, 확산저지층(502)은 Si1 - xGex(x=0~0.4) 에피층인 것을 특징으로 한다.In one embodiment according to the present invention, the diffusion blocking layer 502 is characterized in that the epi layer of Si 1 - x Ge x (x = 0 to 0.4).

본 발명에 따른 일실시예로서, 제1에피층(503)은 1 내지 4㎛의 두께와 1016 내지 1018 cm-3의 불순물 도핑농도로 제너 다이오드의 항복전압을 조절하고, 제2에피층(505)은 1 내지 10㎛의 두께와 1014 ~ 1016 cm- 3 의 불순물 도핑농도로 스티어링 다이오드의 항복전압을 제어하는 것을 특징으로 한다.In one embodiment according to the present invention, the first epitaxial layer 503 adjusts the breakdown voltage of the Zener diode with a thickness of 1 to 4 μm and an impurity doping concentration of 10 16 to 10 18 cm −3 , and a second epitaxial layer. 505 is from 1 to 10㎛ thickness and 10 14 ~ 10 16 cm - is characterized by controlling the breakdown voltage of the steering diode with the impurity doping concentration of 3.

본 발명에 따른 일실시예로서, 상기 이온주입층(504)의 도핑농도는 1017 내지 1021/cm-3이고, 상기 타입변환층(506)의 도핑농도는 1014~1016 cm-3인 것을 특징으로 한다.In one embodiment according to the present invention, the doping concentration of the ion implantation layer 504 is 10 17 to 10 21 / cm -3 , the doping concentration of the type conversion layer 506 is 10 14 ~ 10 16 cm -3 It is characterized by that.

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본 발명에 따른 반도체 TVS 제조방법은, 제2에피층(505)의 매우 낮은 도핑농도로 인하여 제2에피층에 형성되는 DSD 및 USD의 스티어링 다이오드들은 초저정전용량의 PIN 소자로 동작을 하여 ESD 성능을 유지하면서 초고속 데이터 라인을 보호하는데 효과적이다.In the semiconductor TVS manufacturing method according to the present invention, the DSD and USD steering diodes formed in the second epitaxial layer due to the very low doping concentration of the second epitaxial layer 505 operate as an ultra low capacitance PIN element, thereby preventing ESD performance. It is effective to protect high speed data lines while maintaining

또한, 에피층 성장시에 확산저지층(502)을 삽입하여 후속해서 반복되는 고온 공정에서 불순물의 외부확산(out-diffusion) 저지함으로써 급준한 도핑 프로파일을 유지하여 누설전류를 극소화하고 다이나믹 저항을 최소화할 수 있다. In addition, the diffusion blocking layer 502 is inserted during epitaxial growth to prevent out-diffusion of impurities in a subsequent repeated high temperature process, thereby maintaining a steep doping profile to minimize leakage current and minimize dynamic resistance. can do.

또한, 고농도로 도핑한 이온주입층(504)를 사용함으로써, 제너 항복전압에서 애벌런시(avalanche) 항복이 일어나면서 펀치쓰루(punch-through) 항복이 일어나 막대한 순간전류를 흘릴 수 있어 ESD 보호성능을 극대화한 TVS를 제조할 수 있다.In addition, by using a highly doped ion implantation layer 504, an avalanche breakdown occurs at the Zener breakdown voltage and a punch-through breakdown occurs to allow a huge instantaneous current to flow, thereby preventing ESD. TVS that maximizes the efficiency can be manufactured.

또한, USD와 DSD에 플러그를 형성함으로써, DSD측에서는 산화막과 반도체가 만나는 계면에 공핍층이 발생하여 주변으로 누설전류가 흐를 수 있는 통로를 차단하고, USD에서는 소자가 동작할 때 주입되는 운반자를 받아서 빠르게 제너 접합측으로 전류가 흐르도록 전달하여 제너 접합부위에 등전위 전기장(equi-potential)을 형성하여 ESD 성능을 높일 수 있다.In addition, by forming a plug in the USD and the DSD, a depletion layer is generated at the interface where the oxide film and the semiconductor meet to block a passage through which leakage current can flow to the periphery, and the USD receives a carrier injected when the device operates. The current flows quickly to the zener junction to form an equipotential electric field at the zener junction to increase the ESD performance.

도 1a 내지 도 1e는 종래 제너 다이오드의 구조를 나타내는 단면도
도 2는 본 발명에 의한 TVS(Transient Voltage Suppressor)의 대표도
도 3은 본 발명에 의한 TVS의 전기적 특성을 설명하기 위한 전압-전류 특성 그래프
도 4는 본 발명에 의한 TVS의 평면도
도 5a 내지 5l는 본 발명의 실시예에 의한 TVS 제조방법의 공정도1A to 1E are cross-sectional views illustrating a structure of a conventional zener diode.
2 is a representative diagram of a TVS (Transient Voltage Suppressor) according to the present invention
3 is a voltage-current characteristic graph for explaining the electrical characteristics of the TVS according to the present invention
4 is a plan view of a TVS according to the present invention;
5a to 5l is a process chart of the TVS manufacturing method according to an embodiment of the present invention

이하에서는 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 예시된 도면은 발명의 명확성을 위하여 핵심적인 내용만 확대 도시하고, 본 발명의 요지를 흐릴 수 있는 부수적인 것은 생략하였으므로 도면에 한정하여 해석하여서는 아니 된다. 동작원리를 설명함에 있어서 공지된 기능 또는 구성에 대하여는 상세한 설명을 생략하였으며, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다. 어떤 부분이 다른 부분과 '연결'되어 있다고 할 때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 또한, 어떤 구성 요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Hereinafter, with reference to the drawings will be described a preferred embodiment of the present invention. The illustrated drawings are only enlarged to the essential content for clarity of the invention, and it is not necessary to interpret the limited to the drawings because it is omitted an additional thing that may obscure the subject matter of the present invention. In describing the operation principle, detailed descriptions of well-known functions or configurations are omitted, and the same reference numerals are used for parts having similar functions and operations throughout the drawings. When a part is 'connected' to another part, it includes not only 'directly connected' but also 'indirectly connected' with another element in between. In addition, the term 'comprising' a certain component means that the component may be further included without excluding other components unless specifically stated otherwise.

도 2는 본 발명에 따른 TVS의 구조이고 도 3은 본 발명에 의한 TVS의 개선효과를 보여주는 전압-전류 특성 그래프이다. 2 is a structure of the TVS according to the present invention and Figure 3 is a voltage-current characteristic graph showing the improvement effect of the TVS according to the present invention.

도 2에서 보여주는 바와 같이 본 발명의 TVS 구조는, 반도체 기판(501)의 상부에 제1에피층(503) 및 저농도의 제2에피층(505)을 형성하고, 스티어링 다이오드인 DSD(down side diode)와 USD(up side diode) 주위에 전기적으로 도통할 수 있는 플러그(plug: 507,508)를 이온주입으로 형성하고, 트렌치(512)를 형성하여 DSD와 USD를 전기적으로 격리한 구조이다. 에피층은 이온주입보다 도판트 확산이 적어 급준한(abrupt) 도핑 프로필을 형성할 수 있고, 구덩이를 파고 절연물질을 채워 넣는 트렌치 격리도 전기적 분리에 우수한 장점을 가지고 있다.As shown in FIG. 2, in the TVS structure of the present invention, a first epitaxial layer 503 and a low concentration second epitaxial layer 505 are formed on the semiconductor substrate 501, and a down side diode (DSD) is a steering diode. ) And a plug (507,508) which can be electrically connected around the up side diode (USD) by ion implantation, and a trench 512 is formed to electrically isolate the DSD and the USD. The epi layer has less dopant diffusion than ion implantation to form an abrupt doping profile, and trench isolation, which digs holes and fills insulating material, also has excellent advantages in electrical isolation.

제1에피층(503)과 제2에피층(505) 사이의 계면에 고농도로 도핑된 이온주입층(504)을 형성하여 제너의 항복전압을 조절할 수 있게 하였으며, 고농도 이온주입층(504)과 반도체 기판(501) 사이에 존재하는 제1에피층(503)을 사용해 애벌랜시(Avalanche) 및 펀치쓰루(Punch through)의 동작이 일어나면서 항복전압에서 발생하는 전류구동에 대한 다이나믹 저항을 1 옴 이하가 되도록 한다. 제2에피층(505)에 형성되는 DSD 및 USD의 스티어링 다이오드들은 제2에피층(505)의 매우 낮은 도핑농도로 인하여 PIN 소자동작을 하게 하고 초저정전용량이 되도록 조절한다. 따라서 본 발명의 소자구조 및 제조공정에 의하면 초저정전용량의 반도체 TVS를 누설전류가 작고, ESD 보호성능이 우수하며, 작은 칩으로 제작할 수 있다.A highly doped ion implantation layer 504 was formed at the interface between the first epitaxial layer 503 and the second epitaxial layer 505 to control the breakdown voltage of the zener, and the high concentration ion implantation layer 504 Using a first epitaxial layer 503 between the semiconductor substrate 501, the avalanche and the punch-through operation are performed to provide 1 ohm of dynamic resistance to current driving generated at the breakdown voltage. It should be as follows. The steering diodes of the DSD and the USD formed in the second epitaxial layer 505 enable the PIN element operation and the ultra low capacitance due to the very low doping concentration of the second epitaxial layer 505. Therefore, according to the device structure and manufacturing process of the present invention, ultra-low capacitance semiconductor TVS can be manufactured with small leakage current, excellent ESD protection performance, and small chips.

종래의 기술에서 제너의 항복전압을 제어하는 접합계면에서 도핑농도가 완만하게 제조되는 경우에 단지 제너 동작을 하므로 다이나믹 저항(RD)이 크고, 고농도의 접합계면에 트렌치 격리가 형성되면 누설전류가 증가하게 되어, 도 3과 같이 종래기술은 역방향 동작에 있어서 누설전류와 저항이 큰 I-V 특성을 보이게 된다.In the related art, when the doping concentration is slowly produced at the junction interface that controls the breakdown voltage of the zener, only the zener operation is performed, and thus the dynamic resistance (R D ) is large, and the leakage current is generated when the trench isolation is formed at the high junction surface. As shown in FIG. 3, the conventional technique exhibits IV characteristics with large leakage current and resistance in reverse operation.

본 발명의 경우 제1에피(503)층과 제2에피층(505), 플러그(507,508), 트렌치(512) 소자격리를 사용하는 고유한 소자구조로 제작하여 다이나믹 저항과 누설전류가 작으며 ESD 보호성능이 개선되는 효과를 갖게 된다. 항복전압에서 제너항복이 일어나면서 바로 애벌랜시와 펀치쓰루의 모드(mode)로 항복이 이루어지면서 막대한 순간 전류를 흘릴 수 있으므로 ESD를 보호하는 TVS 성능이 극대화가 되는 것이다.In the case of the present invention, a unique device structure using the first epitaxial layer 503, the second epitaxial layer 505, the plugs 507, 508, and the trench 512 device isolation is used to provide a low dynamic resistance and a low leakage current. The protective performance is improved. As Zener breakdown occurs at breakdown voltage, the breakdown takes place in avalanche and punch-through mode, allowing the flow of an instantaneous instantaneous current, maximizing ESD-protected TVS performance.

도 4는 본 발명에 의한 예시로서 4개의 신호선에 응용할 수 있는 4채널(CH1, CH2, CH3, CH4) TVS의 평면구조이다. 트렌치(512) 격리부에 USD와 제너부가 설치되어 외부의 DSD 소자들과 격리된 배치구조를 보여준다. 종래의 방식에는 제너측으로 전류가 잘 흐르도록 USD 소자의 사이에 큰 면적의 제너 부위를 별도로 설치하며 칩의 전체면적이 커지는 문제가 있지만, 본 발명에서는 그러한 제너 부위가 USD의 아랫부분에 공통으로 배치되어 칩의 면적을 대폭 축소할 수 있다. 기본적으로 이러한 고유한 구조 및 성능이 가능한 것은 제1 에피층과 제2 에피층을 이용하고, 국부적으로 제너 항복이 일어나는 구조를 조합하여 애벌랜시(avalanche)와 펀치쓰루(punch-through)의 모드로 항복동작을 일으키는 단면 구조에 의거한다.4 is a planar structure of four channel (CH1, CH2, CH3, CH4) TVS applicable to four signal lines as an example according to the present invention. The USD and Zener parts are installed in the trench 512 isolation part to show an arrangement structure insulated from external DSD elements. In the conventional method, there is a problem that a large area of the chip is separately provided between the USD elements so that the current flows to the Zener side and the total area of the chip is increased, but in the present invention, such a Zener part is commonly disposed at the bottom of the USD Thus, the area of the chip can be significantly reduced. Basically, this unique structure and performance is possible by using a first epi layer and a second epi layer, and combining a structure in which zener breakdown occurs locally, and thus avalanche and punch-through modes. It is based on the cross-sectional structure that causes the yielding action.

도 5a 내지 도 5l는 본 발명의 실시예에 따른 TVS의 제조 공정 단면도이다.5A to 5L are cross-sectional views of a manufacturing process of a TVS according to an embodiment of the present invention.

도5a는 고농도로 도핑된 반도체 기판(501)에 확산저지층(502)을 에피성장하고 이어서 제1에피층(503)을 성장한 단면 구조를 보여준다. 확산저지층(502)과 제1에피층(503)의 성장에는 APCVD(Atmospheric Pressure Chemical Vapor Deposition), RPCVD(Reduced Pressure CVD), UHVCVD(Ultra High Vacuum CVD), RTCVD(Rapid Thermal CVD)와 같은 에피성장법을 이용한다. 확산저지층(502)은 저온에서 확산계수를 감소시키는 Si1 - xGex(x=0~0.4)으로서 기판 불순물의 외부확산(out-diffusion)을 저지하는 에피층으로 형성한다. 확산저지층(502)은 확산계수를 감소시켜서 후속해서 반복되는 여러 단계의 공정에서 열처리에 따른 불순물의 확산이 최소로 되도록 제어한다. 제1에피층(503)은 제너 동작에 따른 항복전압을 원하는 값으로 조절하기 위하여 두께는 1~4 um으로 형성하며, 불순물의 도핑농도는 1016~1018cm-3 정도로 조절한다. FIG. 5A shows a cross-sectional structure in which a diffusion barrier layer 502 is epitaxially grown on a heavily doped semiconductor substrate 501 and then a first epitaxial layer 503 is grown. The growth of the diffusion barrier layer 502 and the first epitaxial layer 503 includes epitaxial such as Atmospheric Pressure Chemical Vapor Deposition (APCVD), Reduced Pressure CVD (RPCVD), Ultra High Vacuum CVD (UHVCVD), and Rapid Thermal CVD (RTCVD). Use the growth method. Diffusion preventing layer 502 Si 1 to reduce the spreading factor at a low temperature - to form an x Ge x (x = 0 ~ 0.4) with the epi layer to prevent the out-diffusion (out-diffusion) of the substrate impurities. The diffusion blocking layer 502 reduces the diffusion coefficient and controls the diffusion of impurities due to the heat treatment to be minimized in the subsequent repeated steps. The first epitaxial layer 503 is formed to have a thickness of 1 to 4 um to adjust the breakdown voltage according to the Zener operation to a desired value, and the doping concentration of the impurities is adjusted to about 10 16 to 10 18 cm -3 .

도5b는 제1에피층(503) 중에서 USD와 제너가 배치되는 부위에 이온주입하여 고농도로 도핑된 이온주입층(504)을 국부적으로 형성한다. 이때의 이온주입된 불순물은 제1에피층(503)에 도핑된 불순물과 반대의 타입으로 1017 ~ 1021cm- 3 의 농도를 갖는다. 그리하여 기판 위의 제1에피층(503)과 고농도의 이온주입층(504)이 형성된 부근에서 제너 제너항복과 애벌랜시항복 및 펀치쓰루의 물리적 현상이 일어나면서 TVS의 항복이 일어나게 된다. 제1에피층(503)의 두께와 도핑농도는 이러한 항복동작에 있어서 항복전압과 구동전류의 최대치를 결정하게 되며, 마찬가지로 ESD 보호성능이 좌우되게 된다.FIG. 5B locally implants a highly doped ion implantation layer 504 by implanting ion into a portion of the first epitaxial layer 503 where USD and Zener are disposed. The ion-implanted impurity is an impurity of the opposite type and the 10 17 ~ 10 21 cm doped in the first epi-layer (503) has a concentration of 3. Thus, in the vicinity of the first epitaxial layer 503 and the high concentration ion implantation layer 504 formed on the substrate, the physical phenomenon of zener zener yield, avalanche yield and punch-through occurs, the TVS yields. The thickness and doping concentration of the first epitaxial layer 503 determine the maximum value of the breakdown voltage and the driving current in this breakdown operation, and the ESD protection performance is similarly influenced.

도5c는 제2에피층(505)을 1~10 um의 두께로 성장한 단면을 보인다. 제2에피층(505)에서 불순물의 농도는 DSD의 항복전압을 조절하기 위하여 1014~1016cm- 3정도의 수준에서 조절한다. 제2에피층(505)의 두께와 도핑농도는 DSD 소자의 항복전압과 정전용량을 직접적으로 결정하게 되므로 높은 항복전압과 초저정전용량을 위해서는 극히 낮은 농도로 불순물이 도핑되도록 조절하여 거의 진성반도체층(intrinsic semiconductor layer)과 같아서 DSD 소자는 PIN다이오드의 동작으로 구동하게 된다.5C shows a cross section in which the second epitaxial layer 505 is grown to a thickness of 1 to 10 um. The second concentration of impurities in the epitaxial layer 505 is 10 14 ~ 10 16 cm in order to control the breakdown voltage of the DSD - adjusted in three levels of about. Since the thickness and doping concentration of the second epitaxial layer 505 directly determine the breakdown voltage and capacitance of the DSD device, the intrinsic semiconductor layer is controlled by doping impurities at an extremely low concentration for high breakdown voltage and ultra-low capacitance. Like the (intrinsic semiconductor layer), the DSD device is driven by the operation of the PIN diode.

도5d는 USD를 배치하는 부분에 USD의 항복전압을 조절하는데 필요한 농도로 불순물 도핑하는 이온주입층(506)을 형성한다. 이때 불순물은 제2에피층에 도핑된 불순물의 타입과 반대인 불순물을 도핑(counter doping)하며, 1014~1016cm-3 정도로 타입변환(type conversion)이 되도록 한다. 마찬가지로 USD 소자가 타입변환된 저농도의 이온주입층(506)의 영역에 형성되므로 PIN 동작을 하게 되며, 높은 항복전압과 초저정전용량의 성능을 제공하게 한다.5D forms an ion implantation layer 506 that is doped with impurities at a concentration necessary to control the breakdown voltage of the USD in the portion in which the USD is disposed. At this time, the impurity is doped (counter doping) that is opposite to the type of the impurity doped in the second epitaxial layer (counter doping), so that the type conversion (type conversion) to about 10 14 ~ 10 16 cm -3 . Similarly, since the USD element is formed in the region of the low concentration ion implantation layer 506 that is type-converted, PIN operation is performed, thereby providing high breakdown voltage and ultra low capacitance performance.

도5e는 DSD 둘레에는 p형 플러그(507)를, 그리고 USD 둘레에는 n형 플러그(508)를 형성하기 위하여 DSD와 USD의 둘레에 각각 플러그 이온주입을 한다. 이 때 제너 다이오드용 이온주입층(509)도 함께 형성한다. DSD측에서는 산화막과 반도체가 만나는 계면에 공핍층이 발생하여 주변으로 누설전류가 흐를 수 있는 루트를 차단한다. USD에서는 소자가 동작할 때 주입되는 운반자를 받아서 빠르게 제너접합 측으로 전류가 흐르도록 전달할 수 있게 한다. 운반자를 빠르게 받아서 제너 접합부위로 균일하게 흐를 수 있도록 하는 것은 ESD 성능을 높이는데 매우 중요하다. 동일한 크기 내지는 면적에서 ESD를 높이기 위해서는 동일한 포텐셜(Equipotential)로 각 부분에 균일하게 전기장이 퍼지도록 설계하여 부분적으로 전기장이 집속되지 않도록 한다.5E shows plug ion implantation around DSD and USD, respectively, to form a p-type plug 507 around the DSD and an n-type plug 508 around the USD. At this time, the zener diode ion implantation layer 509 is also formed. On the DSD side, a depletion layer is generated at the interface where the oxide film and the semiconductor meet, thereby blocking a route through which leakage current can flow. The USD allows the carrier to be injected when the device is operating, allowing it to quickly transfer current to the zener junction. Receiving the carrier quickly and allowing it to flow evenly across the Zener junction is critical to improving ESD performance. In order to increase ESD in the same size or area, the electric field is designed to spread evenly on each part with the same potential so that the electric field is not partially focused.

도5f는 산화막과 반도체가 만나는 계면에 반전(inversion)이 발생하여 누설전류가 흐르는 가능성을 차단하기 위하여 다시금 플러그 부위에 고농도로 각각 이온주입(510, 511)을 한다. 또한, 고농도로 이온주입된 층은 금속과 반도체의 접촉에 따른 접촉저항을 작게 할 수 있도록 한다.In FIG. 5F, ion implantation (510, 511) is again performed at high concentrations in the plug portion again to prevent the possibility of leakage current due to inversion at the interface where the oxide film and the semiconductor meet. In addition, the ion-implanted layer at a high concentration can reduce the contact resistance caused by the contact between the metal and the semiconductor.

도5g는 소자격리를 위하여 트렌치(512)를 제1에피층과 제2에피층(505)을 통과하여 기판(501)에 도달하게 식각하여 형성한다. 트렌치(512)의 식각에는 산화막과 실리콘 질화막의 증착과 포토레지스트를 이용한 패터닝 과정을 이용한다. 트렌치(512)의 가장자리에 고농도의 제너접합이 직접적으로 만나지 않도록 배치하여 트렌치 계면과 고농도로 도핑된 층이 만나는 부분을 통한 누설전류의 증가를 방지한다. 이는 종래의 기술에 있어서 대부분 트렌치 벽면이 고농도의 접합계면과 집적 만나게 설계한 구조와 차별성을 제공한다. 5G is formed by etching the trench 512 through the first epitaxial layer and the second epitaxial layer 505 to reach the substrate 501 for device isolation. The etching of the trench 512 uses a deposition process of an oxide film and a silicon nitride film and a patterning process using a photoresist. A high concentration of zener junctions do not directly meet at the edge of the trench 512 to prevent an increase in leakage current through the portion where the trench interface and the highly doped layer meet. This provides a differentiation and structure from the prior art, where most trench walls are designed to integrate with high concentration junction surfaces.

도5h는 트렌치 표면을 산화하고, 트렌치에 다결정 실리콘(513)을 증착하여 채운다. 이때 산화막(524)의 두께는 40~100 nm이며, 트렌치에서 산화막을 형성하는 동안에 상대적으로 저온인 800 ~ 1,000oC에서 수행하여 불순물의 과도한 외부확산에 따른 공핍층의 발생을 억제한다. 적절한 산화막 공정을 통하여 트렌치의 식각과정에서 트렌치(512) 표면에 발생한 결정결함을 모두 제거하고, 결정성이 우수한 계면으로 개질함으로써 누설전류의 발생을 최소로 억제한다. 이와 같은 트렌치 소자격리를 통하여 누설전류를 차단하고, 칩의 크기를 최소화할 수 있다.5H oxidizes the trench surface and deposits and fills polycrystalline silicon 513 in the trench. At this time, the thickness of the oxide film 524 is 40 ~ 100 nm, it is performed at a relatively low temperature 800 ~ 1,000 ° C during the formation of the oxide film in the trench to suppress the generation of the depletion layer due to excessive external diffusion of impurities. The proper oxide film process removes all crystal defects generated on the surface of the trench 512 during the etching process of the trench, and minimizes the occurrence of leakage current by reforming to an interface having excellent crystallinity. Through isolation of the trench elements, leakage current can be blocked and chip size can be minimized.

도5i는 표면에 DSD, USD, 제너 접합을 형성하는 부분을 제외하고 나머지 제2에피층(505) 표면을 습식산화하여 산화막(514)을 0.4~1.2 um의 두께로 형성한다. 그리고 리소그래피를 하여, 상층부에 오픈된 부분을 통하여 각각 고농도의 불순물을 이온주입을 하여 DSD접합(516), USD접합(517), 제너접합(518)을 형성한다. 이때 이온주입된 불순물은 RTA(Rapid Thermal Annealing)을 통하여 활성화하여 재분포(redistribution)을 최소로 한다. 활성화가 완료되면 산화막(514)층을 제거하거나 그대로 사용할 수 있다. 이렇게 DSD와 USD에 형성된 고농도의 불순물은 저농도의 제2에피층(505)과 접합을 이루어 항복전압이 높은 PIN 다이오드의 모드로 동작을 하게 된다. In FIG. 5I, the oxide film 514 is formed to a thickness of 0.4 to 1.2 um by wet oxidation of the remaining surfaces of the second epitaxial layer 505 except for the portions forming the DSD, USD, and Zener junctions on the surface. Lithography is performed to ion implant a high concentration of impurities through the open portions in the upper layer to form the DSD junction 516, the USD junction 517, and the zener junction 518. At this time, the ion implanted impurities are activated through rapid thermal annealing (RTA) to minimize redistribution. When activation is completed, the oxide film 514 layer may be removed or used as it is. Thus, the high concentration of impurities formed in the DSD and the USD form a junction with the low concentration of the second epitaxial layer 505 to operate in the mode of the PIN diode having a high breakdown voltage.

도5j는 두꺼운 LPCVD(Low Pressure CVD) 절연막(515)을 증착하고 DSD접합(516), USD접합(517), 제너접합(518)위에 반도체-금속 접촉을 위한 접촉창(contact window)을 형성한다. LPCVD의 절연막 증착과 접촉창을 형성하는 방식은 기존의 반도체 제조공정에서 이용하는 공지의 리소그래피와 식각공정을 이용한다. 패드와 기판의 사이에 존재하는 절연체의 사이에 발생하는 기생정전용량을 최소화로 하기 위해 절연막(515)의 두께가 2 um 이상이 되도록 증착한다.5J deposits a thick Low Pressure CVD (LPCVD) insulating film 515 and forms a contact window for semiconductor-metal contact on the DSD junction 516, USD junction 517, zener junction 518. FIG. . LPCVD insulating film deposition and the formation of contact windows use known lithography and etching processes used in conventional semiconductor manufacturing processes. In order to minimize the parasitic capacitance generated between the insulator existing between the pad and the substrate, the insulating film 515 is deposited to have a thickness of 2 μm or more.

도5k는 금속박막을 증착하고 이어서 리소그래피와 식각공정을 통하여 DSD와 USD 소자를 금속배선(519)으로 연결하고. 제너의 상층부와 USD의 둘레에 설치된 플러그를 금속배선(520)으로 연결시킨다. 도5k에서는 간략하게 표시하기 위하여 제너 소자의 USD 둘레에 형성된 플러그에 연결하는 금속배선에 대해서는 도시하지 않았다. USD 둘레의 플러그를 제너의 상층부 금속접합과 연결하는 것은 ESD 내성을 높이는데 중요하며, 패드 및 금속배선의 면적도 가능한 작게 형성한다.5K deposits a metal thin film and then connects the DSD and USD devices to the metallization 519 through lithography and etching processes. The upper layer of Zener and the plug installed around the USD are connected to the metal wiring 520. In FIG. 5K, for the sake of simplicity, the metal wires connected to the plug formed around the USD of the Zener element are not shown. Connecting the plug around the USD to the top metal junction of Zener is important for increasing ESD resistance, and the area of the pad and the wiring is as small as possible.

도5l는 금속배선에 패키징을 위한 패드를 제작하는 단면구조를 보여준다. 상기 금속배선이 형성된 상부에 절연막(521)을 다시 증착하고 리소그래피 및 식각공정을 통하여 윈도우를 형성함으로써 와이어 본딩을 위한 패드(522, 523)를 형성한다.Figure 5l shows a cross-sectional structure for manufacturing a pad for packaging on the metallization. The pads 522 and 523 for wire bonding are formed by again depositing an insulating film 521 on the metal wiring and forming a window through a lithography and etching process.

본 발명은 상술한 다수의 반도체 에피층(502, 503, 505)을 이용한 구조를 기본으로 하여 단순화 및 응용을 통해 여러 가지 변형된 형태로 소자를 제작하여 제품화할 수 있다. 주지하는 바와 같이 통상적으로 제품의 양산에는 수율, 신뢰성, 생산성, 생산단가와 같은 점들을 제품의 성능과 비교하여 최적화하는 것이 일반적이다.According to the present invention, a device may be manufactured and manufactured in various modified forms through simplification and application based on the structure using the plurality of semiconductor epitaxial layers 502, 503, and 505 described above. As is well known, it is common for the mass production of products to optimize points such as yield, reliability, productivity, and production cost in comparison with the performance of the product.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 당업자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be apparent to those skilled in the art.

501: 반도체 기판 502: 확산저지층
503: 제1에피층 504: 고농도 이온주입층
505: 제2에피층 506: 타입변환층
507: p형 플러그 508: n형 플러그
509: 제너용 이온주입층 510: DSD 플러그용 이온주입층
511: USD의 플러그용 이온주입층 512: 트렌치
513: 다결정 실리콘 514: 산화막
515: 절연막 516: DSD용 고농도 이온주입층
517: USD용 고농도 이온주입층 518: 제너 접합용 이온주입층
519: DSD-USD 연결용 금속배선 520: 플러그-제너 연결용 금속배선
521: 금속배선 절연용 절연막 522: 채널 패드
523: 제너 패드 524: 트렌치 산화막501: semiconductor substrate 502 diffusion blocking layer
503: first epi layer 504: high concentration ion implantation layer
505: second epi layer 506: type conversion layer
507: p-type plug 508: n-type plug
509: ion implantation layer for Zener 510: ion implantation layer for DSD plug
511: USD plug ion implantation layer 512: trench
513: polycrystalline silicon 514: oxide film
515: insulating film 516: high concentration ion implantation layer for DSD
517: high concentration ion implantation layer for USD 518: ion implantation layer for zener junction
519: metal wiring for DSD-USD connection 520: metal wiring for plug-zenner connection
521: insulating film for metal wiring insulation 522: channel pad
523: Zener pad 524: trench oxide film

Claims (5)

초저정전용량의 반도체 과도전압 보호소자(TVS) 제조방법에 있어서,
고농도로 도핑된 반도체 기판(501) 위에 확산저지층(502)을 형성하는 제1단계;
상기 확산저지층(502) 위에 제1에피층(503)을 형성하는 제2단계;
상기 제1에피층(503)의 일부 영역에 제1에피층과 반대 타입의 불순물을 고농도로 이온주입하여 이온주입층(504)을 형성하는 제3단계;
상기 제1에피층(503) 위에 저농도의 제2에피층(505)를 형성하는 제4단계;
상기 제2에피층(505) 일측에는 하측 스티어링 다이오드(DSD)가 형성될 자리를 마련하고, 이온주입층(504) 영역을 포함하는 상기 제2에피층(505)의 타측에는 상측 스티어링 다이오드(USD)가 위치하도록 제2에피층과 반대 타입의 불순물을 이온주입한 타입변환층(506)을 형성하는 제5단계;
상기 DSD의 양측과 상기 USD의 일측에 플러그(507,508) 및 상기 USD 타측에 제너 다이오드 상층부(509)를 위한 이온주입을 하고, 상기 플러그(507, 508) 및 도전층(509)에 금속-반도체 접합을 위해 다시 고농도로 이온주입을 하는 제6단계;
상기 DSD와 USD를 전기적으로 격리하기 위하여 트렌치(512)를 형성하는 제7단계;
상기 트렌치(512) 표면을 산화(524)하고 상기 트렌치에 다결정 실리콘(513)을 증착하여 채우는 제8단계;
상기 제2에피층 표면을 습식으로 산화막(514)을 형성하고 리소그래피 공정을 통하여 산화막을 개구하고, DSD, USD 및 제너 다이오드를 형성하기 위한 이온주입(516,517,518)을 하는 제9단계;
상기 산화막(514) 위에 또는 상기 산화막(514)을 제거하고 제2에피층(505) 위에 절연막(515)을 증착하고 리소그래피와 식각공정을 이용하여 반도체-금속 접합형성을 위한 접촉창을 형성하는 제10단계;
상기 제10단계 후의 표면 전면에 금속박막을 증착하고 리소그래피와 식각공정을 이용하여 DSD와 USD 소자를 금속배선(519)으로 연결하고, 제너 다이오드의 상층부와 USD의 둘레에 설치된 플러그를 금속배선(520)으로 연결하는 제11단계; 및
상기 금속배선이 형성된 상부 전면에 절연막(521)을 다시 증착하고 리소그래피 및 식각공정을 통하여 윈도우를 형성하여 와이어 본딩을 위한 패드(522, 523)를 형성하는 제12단계;를 포함하는 것을 특징으로 하는 반도체 TVS 제조방법In the ultra low capacitance semiconductor transient voltage protection device (TVS) manufacturing method,
Forming a diffusion barrier layer 502 on the heavily doped semiconductor substrate 501;
A second step of forming a first epitaxial layer 503 on the diffusion blocking layer 502;
A third step of forming an ion implantation layer 504 by implanting impurities of a type opposite to that of the first epitaxial layer in a portion of the first epitaxial layer 503 at a high concentration;
A fourth step of forming a low concentration second epitaxial layer 505 on the first epitaxial layer 503;
One side of the second epitaxial layer 505 is provided with a place for forming a lower steering diode (DSD), and the other side of the second epitaxial layer 505 including an ion implantation layer 504 is provided with an upper steering diode (USD). A fifth step of forming a type conversion layer 506 into which the impurity of the opposite type to the second epitaxial layer is implanted so that the?
Ion implantation for the zener diode upper layer 509 on both sides of the DSD and one side of the USD, and the other side of the USD, and a metal-semiconductor junction to the plugs 507 and 508 and the conductive layer 509 A sixth step of performing ion implantation again at a high concentration;
Forming a trench 512 to electrically isolate the DSD from the USD;
An eighth step of oxidizing (524) the surface of the trench (512) and depositing and filling polycrystalline silicon (513) in the trench;
A ninth step of wetly forming an oxide film 514 on the surface of the second epitaxial layer, opening the oxide film through a lithography process, and implanting 516,517,518 to form a DSD, USD, and Zener diode;
An oxide layer 515 is formed on the oxide layer 514 or by removing the oxide layer 514 and depositing an insulating layer 515 on the second epitaxial layer 505 and forming a contact window for forming a semiconductor-metal junction using lithography and etching. Step 10;
After depositing the metal thin film on the entire surface after the tenth step, the DSD and USD devices are connected to the metal wiring 519 by using a lithography and etching process. Connecting to the eleventh step; And
And re-depositing the insulating film 521 on the upper surface of the metal wiring and forming a window through a lithography and etching process to form pads 522 and 523 for wire bonding. Semiconductor TVS Manufacturing Method 제1항에 있어서, 상기 확산저지층(502)은 Si1 -xGex( 0< x ≤0.4) 에피층인 것을 특징으로 하는 반도체 TVS 제조방법The method of claim 1, wherein the diffusion blocking layer 502 is an Si 1- x Ge x (0 <x ≦ 0.4) epitaxial layer. 제1항에 있어서, 상기 제1에피층은 1 내지 4㎛의 두께와 1016 내지 1018cm-3의 불순물의 도핑농도로 제너 다이오드의 항복전압을 조절하고, 제2에피층은 1 내지 10㎛의 두께와 1014 ~ 1016cm- 3 의 불순물의 도핑농도로 스티어링 다이오드의 항복전압을 제어하는 것을 특징으로 하는 반도체 TVS 제조방법The method of claim 1, wherein the first epitaxial layer adjusts the breakdown voltage of the Zener diode with a thickness of 1 to 4 μm and a doping concentration of impurities of 10 16 to 10 18 cm −3 , and the second epitaxial layer is 1 to 10. ㎛ thickness of the 10 14 ~ 10 16 cm - semiconductor TVS, characterized in that for controlling the breakdown voltage of the diode steering a doping concentration of the third impurities, the manufacturing method 제1항에 있어서, 상기 이온주입층(504)의 도핑농도는 1017 내지 1021cm-3이고, 상기 타입변환층(506)의 도핑농도는 1014~1016cm-3인 것을 특징으로 하는 반도체 TVS 제조방법The method of claim 1, wherein the doping concentration of the ion implantation layer 504 is 10 17 to 10 21 cm -3 , the doping concentration of the type conversion layer 506 is characterized in that 10 14 ~ 10 16 cm -3 . Semiconductor TVS manufacturing method 제1항 내지 제4항 중 어느 한 항의 제조방법으로 제조된 반도체 TVS로서,
일측의 하측 스티어링 다이오드(DSD)와 타측의 상측 스티어링 다이오드(USD)는 반도체 도전형을 서로 반대로 하여 형성된 PIN(P층-I층-N층)형 다이오드이고,
상기 DSD 및 USD 각각의 둘레에 전기적으로 도통할 수 있도록 이온주입으로 형성된 플러그(507,508) 및
상기 DSD와 USD를 전기적으로 격리하는 트렌치(512)를 포함한 것을 특징으로 하는 반도체 TVS 구조A semiconductor TVS manufactured by the manufacturing method of any one of claims 1 to 4,
The lower steering diode DSD on one side and the upper steering diode USD on the other side are PIN (P layer-I layer-N layer) diodes formed by reversing a semiconductor conductive type.
Plugs 507 and 508 formed by ion implantation so as to electrically conduct around each of the DSD and the USD;
A semiconductor TVS structure comprising a trench 512 that electrically isolates the DSD and the USD.
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