KR101037613B1 - Low noise amplifier - Google Patents

Low noise amplifier Download PDF

Info

Publication number
KR101037613B1
KR101037613B1 KR1020080137111A KR20080137111A KR101037613B1 KR 101037613 B1 KR101037613 B1 KR 101037613B1 KR 1020080137111 A KR1020080137111 A KR 1020080137111A KR 20080137111 A KR20080137111 A KR 20080137111A KR 101037613 B1 KR101037613 B1 KR 101037613B1
Authority
KR
South Korea
Prior art keywords
transistor
noise amplifier
unit
low noise
tuning
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020080137111A
Other languages
Korean (ko)
Other versions
KR20100078760A (en
Inventor
나유삼
이재헌
김영진
정승환
Original Assignee
주식회사 파이칩스
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 파이칩스, 삼성전기주식회사 filed Critical 주식회사 파이칩스
Priority to KR1020080137111A priority Critical patent/KR101037613B1/en
Publication of KR20100078760A publication Critical patent/KR20100078760A/en
Application granted granted Critical
Publication of KR101037613B1 publication Critical patent/KR101037613B1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/08—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements
    • H03F1/22—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively
    • H03F1/223—Modifications of amplifiers to reduce detrimental influences of internal impedances of amplifying elements by use of cascode coupling, i.e. earthed cathode or emitter stage followed by earthed grid or base stage respectively with MOSFET's
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/56—Modifications of input or output impedances, not otherwise provided for
    • H03F1/565—Modifications of input or output impedances, not otherwise provided for using inductive elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/111—Indexing scheme relating to amplifiers the amplifier being a dual or triple band amplifier, e.g. 900 and 1800 MHz, e.g. switched or not switched, simultaneously or not
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/306—Indexing scheme relating to amplifiers the loading circuit of an amplifying stage being a parallel resonance circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/372—Noise reduction and elimination in amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은, 입력신호에 대한 임피던스 매칭을 제공하는 입력 매칭부와, 게이트가 상기 입력 매칭부에 연결되고, 소스가 접지되는 제1 트랜지스터와, 제1 내지 제3 단자를 가지며, 상기 제1 트랜지스터의 드래인에 제1 단자가 연결되는 튜닝부와, 상기 튜닝부의 제2 단자에 소스가 연결되는 제2 트랜지스터와, 상기 제2 트랜지스터의 드레인 및 전원단에 연결되며 제1 출력 신호에 대한 임피던스 매칭을 제공하는 제1 출력 매칭부와, 상기 튜닝부의 제3 단자에 소스가 연결되는 제3 트랜지스터와, 상기 제3 트랜지스터의 드래인 및 전원단에 연결되며 상기 제1출력신호와 상이한 주파수 대역을 갖는 제2 출력신호에 대한 임피던스 매칭을 제공하는 제2 출력 매칭부와, 상기 제1 트랜지스터의 드래인과 상기 제2 트랜지스터의 게이트 사이에 형성되는 제1 커플링 캐패시터, 및 상기 제1 트랜지스터의 드래인과 상기 제3 트랜지스터의 게이트 사이에 형성되는 제2 커플링 캐패시터를 포함하며, 상기 튜닝부는, 상기 제2 트랜지스터 및 제3 트랜지스터로 입력되는 신호의 공진 주파수를 조절하는 것을 특징으로 하는 저잡음 증폭기를 제공할 수 있다.The present invention has an input matching part for providing impedance matching to an input signal, a first transistor having a gate connected to the input matching part, a source being grounded, and first to third terminals, A tuning unit having a first terminal connected to a drain of the second transistor; a second transistor having a source connected to the second terminal of the tuning unit; and a drain matching and a power supply terminal of the second transistor; A first output matching unit for providing a third transistor; a third transistor having a source connected to the third terminal of the tuning unit; and a drain band and a power supply terminal of the third transistor; A second output matching unit providing impedance matching to a second output signal, and a first coupling cache formed between the drain of the first transistor and the gate of the second transistor And a second coupling capacitor formed between a drain of the first transistor and a gate of the third transistor, wherein the tuning unit includes: a resonance frequency of a signal input to the second transistor and the third transistor It can provide a low noise amplifier, characterized in that for adjusting.

저잡음 증폭기(low-noise amplifier), 튜닝(tuning) Low-noise amplifier, tuning

Description

저잡음 증폭기{LOW NOISE AMPLIFIER}LOW NOISE AMPLIFIER

본 발명의 저잡음 증폭기에 관한 것으로서, 보다 상세하게는 서로 다른 대역의 주파수 신호를 출력하는 저잡음 증폭기에서 증폭하고자 하는 주파수 신호에 따라 공진 주파수를 변경할 수 있는 저잡음 증폭기에 관한 것이다. The present invention relates to a low noise amplifier, and more particularly, to a low noise amplifier capable of changing a resonance frequency according to a frequency signal to be amplified by a low noise amplifier outputting frequency signals of different bands.

최근 들어, 수 GHz 대의 주파수 대역폭을 활용하는 각종 휴대용 통신기술 즉, 광대역(UWB : Ultra-WideBand) 무선 기술의 비약적인 발전에 따라 무선 주파수(RF : Radio Frequency) 소자 및 회로의 개발은 점점 중요해지고 있다. Recently, the development of radio frequency (RF) devices and circuits has become increasingly important, due to the rapid development of various portable communication technologies that utilize a frequency bandwidth of several GHz, that is, broadband (UWB: Ultra-WideBand) wireless technology. .

상기 광대역 무선 기술은 단거리 구간에서 낮은 전력을 사용하는 특징이 있다. 상기와 같은 특징으로 무선 주파수 수신기의 입력단에는 안테나를 통해 아주 미약한 신호가 수신되면 잡음의 영향을 최대한 줄여 원하는 주파수 대역만을 선별하고 증폭시키기 위한 회로 즉, 저잡음 증폭기(LNA : Low Noise Amplifier)가 구비된다. The broadband wireless technology is characterized by the use of low power over a short range. As described above, a low noise amplifier (LNA) is provided at the input of the radio frequency receiver to select and amplify only a desired frequency band by reducing the influence of noise when a very weak signal is received through an antenna. do.

여기서, 상기 저잡음 증폭기는 잡음지수(NF : Noise Figure)가 수신기 전체의 성능을 좌우하기 때문에 저잡음 증폭기의 잡음과 신호왜곡 등을 최대한 억제하 고, 최대한의 신호전달을 위해서 입력단과 출력단의 임피던스 매칭을 이용한다. 서로 다른 주파수 대역을 수신하는 경우에는 서로 다른 대역의 주파수간의 상호 간섭이나 이득 디제너레이션(Gain Degeneration), 잡음(Noise) 면에서 효과적인 저잡음 증폭기를 설계하는 것이 필요하다.Since the noise figure (NF) determines the performance of the entire receiver, the low noise amplifier suppresses noise and signal distortion of the low noise amplifier as much as possible, and performs impedance matching between the input stage and the output stage for maximum signal transmission. I use it. When receiving different frequency bands, it is necessary to design a low noise amplifier that is effective in terms of mutual interference, gain degeneration, and noise between frequencies in different bands.

종래기술에 따른 저잡음 증폭기에서는 복수개의 트랜지스터 각각에 DC 전류를 따로 인가하므로 상기 DC 전류에 의해 발생하는 저잡음 증폭기의 잡음지수가 높아지는 문제점이 있었다. In the low noise amplifier according to the related art, since a DC current is separately applied to each of the plurality of transistors, there is a problem in that the noise figure of the low noise amplifier generated by the DC current is increased.

상기한 문제점을 해결하기 위해서, 본 발명은 복수개의 트랜지스터가 사용되는 저잡음 증폭기에서 각각의 트랜지스터를 하나의 DC 전류에 의해 작동시킴으로서 증폭이득을 높일 수 있는 저잡음 증폭기를 제공하는 것을 목적으로 한다. In order to solve the above problems, an object of the present invention is to provide a low noise amplifier capable of increasing amplification gain by operating each transistor by one DC current in a low noise amplifier using a plurality of transistors.

본 발명은, 입력신호에 대한 임피던스 매칭을 제공하는 입력 매칭부와, 게이트가 상기 입력 매칭부에 연결되고, 소스가 접지되는 제1 트랜지스터와, 제1 내지 제3 단자를 가지며, 상기 제1 트랜지스터의 드래인에 제1 단자가 연결되는 튜닝부와, 상기 튜닝부의 제2 단자에 소스가 연결되는 제2 트랜지스터와, 상기 제2 트랜지스터의 드레인 및 전원단에 연결되며 제1 출력 신호에 대한 임피던스 매칭을 제공하는 제1 출력 매칭부와, 상기 튜닝부의 제3 단자에 소스가 연결되는 제3 트랜지스터와, 상기 제3 트랜지스터의 드래인 및 전원단에 연결되며 상기 제1출력신호와 상이한 주파수 대역을 갖는 제2 출력신호에 대한 임피던스 매칭을 제공하는 제2 출력 매칭부와, 상기 제1 트랜지스터의 드래인과 상기 제2 트랜지스터의 게이트 사이에 형성되는 제1 커플링 캐패시터, 및 상기 제1 트랜지스터의 드래인과 상기 제3 트랜지스터의 게이트 사이에 형성되는 제2 커플링 캐패시터를 포함하며, 상기 튜닝부는, 상기 제2 트랜지스터 및 제3 트랜지스터로 입력되는 신호의 공진 주파수를 조절하며, 상기 저잡음 증폭기는, 상기 제1 트랜지스터에 연결되는 제1 디제너레이션부와, 상기 제2 트랜지스터에 연결되는 제2 디제너레이션부, 및 상기 제3 트랜지스터에 연결되는 제3 디제너레이션부를 더 포함할 수 있다.The present invention has an input matching part for providing impedance matching to an input signal, a first transistor having a gate connected to the input matching part, a source being grounded, and first to third terminals, A tuning unit having a first terminal connected to a drain of the second transistor; a second transistor having a source connected to the second terminal of the tuning unit; and a drain matching and a power supply terminal of the second transistor; A first output matching unit for providing a third transistor; a third transistor having a source connected to the third terminal of the tuning unit; and a drain band and a power supply terminal of the third transistor; A second output matching unit providing impedance matching to a second output signal, and a first coupling cache formed between the drain of the first transistor and the gate of the second transistor And a second coupling capacitor formed between a drain of the first transistor and a gate of the third transistor, wherein the tuning unit includes: a resonance frequency of a signal input to the second transistor and the third transistor The low noise amplifier further comprises a first degeneration part connected to the first transistor, a second degeneration part connected to the second transistor, and a third degeneration part connected to the third transistor. It may include.

삭제delete

상기 제1 디제너레이션부는, 상기 제1 트랜지스터의 소스와 접지 사이에 연결되는 인덕터, 및 상기 제1 트랜지스터의 게이트와 소스 사이에 연결되는 제1 캐패시터를 포함할 수 있다. The first degeneration unit may include an inductor connected between the source and the ground of the first transistor, and a first capacitor connected between the gate and the source of the first transistor.

상기 제2 디제너레이션부는, 상기 제2 트랜지스터의 게이트와 소스 사이에 연결되는 제2 캐패시터를 포함할 수 있다. The second degeneration unit may include a second capacitor connected between the gate and the source of the second transistor.

상기 제3 디제너레이션부는, 상기 제3 트랜지스터의 게이트와 소스 사이에 연결되는 제3 캐패시터를 포함할 수 있다.The third degeneration unit may include a third capacitor connected between the gate and the source of the third transistor.

상기 튜닝부는, 상기 제2 단자와 제3 단자 사이에 형성되는 분배용 인덕터와, 상기 분배용 인덕터의 중간 지점에 일단이 연결되고 타단은 상기 제1 단자에 연결되는 튜닝용 인덕터, 및 상기 튜닝용 인덕터와 병렬 연결되는 튜닝용 캐패시터를 포함할 수 있다. The tuning unit may include a distribution inductor formed between the second terminal and the third terminal, a tuning inductor having one end connected to an intermediate point of the distribution inductor and the other end connected to the first terminal, and the tuning inductor. It may include a tuning capacitor connected in parallel with the inductor.

상기 튜닝부는, 일단이 상기 튜닝용 인덕터의 일단에 연결되고, 타단이 접지 되는 교류 차단용 캐패시터를 더 포함할 수 있다. The tuning unit may further include an AC blocking capacitor having one end connected to one end of the tuning inductor and the other end grounded.

상기 제1 출력 신호는, 지피에스(GPS) 신호일 수 있다.The first output signal may be a GPS signal.

상기 제2 출력 신호는, 갈릴레오(GALILEO) 신호일 수 있다. The second output signal may be a GALILEO signal.

본 발명에 따르면, 서로 다른 대역의 주파수 신호를 증폭하여 출력하는 저잡음 증폭기에서 보다 높은 이득을 얻을 수 있고 서로 다른 대역의 주파수 신호끼리의 상호 간섭을 줄일 수 있다. According to the present invention, a higher gain can be obtained in a low noise amplifier which amplifies and outputs frequency signals of different bands and can reduce mutual interference between frequency signals of different bands.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1은, 본 발명의 일실시 형태에 따른 저잡음 증폭기의 구성도이다.1 is a configuration diagram of a low noise amplifier according to one embodiment of the present invention.

도 1을 참조하면, 본 실시형태에 따른 저잡음 증폭기(100)는, 제1 트랜지스터(121), 제2 트랜지스터(122), 제3 트랜지스터(123), 입력 매칭부(110), 제1 출력 매칭부(160), 제2 출력 매칭부(170), 튜닝부(150) 및 제1, 2 커플링 커패시터(Cc1, Cc2)를 포함할 수 있다.Referring to FIG. 1, the low noise amplifier 100 according to the present embodiment includes a first transistor 121, a second transistor 122, a third transistor 123, an input matching unit 110, and a first output matching. The unit 160 may include a second output matching unit 170, a tuning unit 150, and first and second coupling capacitors Cc1 and Cc2.

상기 입력 매칭부(110)는, 상기 저잡음 증폭기(100)로 입력되는 신호의 최적 노이즈 임피던스와 50옴 정합을 위하여 사용될 수 있다. The input matching unit 110 may be used for 50 ohm matching with an optimum noise impedance of a signal input to the low noise amplifier 100.

상기 제1 트랜지스터(121)는 게이트에 입력신호(input)가 입력되고, 소스가 접지될 수 있다. 상기 제1 트랜지스터(121)의 드래인에 튜닝부(150)의 제1 단자가 연결될 수 있다. 상기 튜닝부(150)의 제2 단자에 제2 트랜지스터(122)의 소스가 연결될 수 있다. 상기 제2 트랜지스터(122)의 드레인에 제1 출력 매칭부(160)가 연결되며 제1 출력 신호에 대한 임피던스 매칭을 제공할 수 있다. 상기 제2 트랜지스터(122)의 드래인단은 상기 제1 출력 매칭부(160)를 통해 전원단에 연결되며, 제1출력 신호를 출력하는 제1 출력단(output1)이 상기 드래인에 연결될 수 있다.An input signal may be input to a gate of the first transistor 121, and a source may be grounded. The first terminal of the tuning unit 150 may be connected to the drain of the first transistor 121. A source of the second transistor 122 may be connected to the second terminal of the tuning unit 150. The first output matcher 160 may be connected to the drain of the second transistor 122 to provide impedance matching with respect to the first output signal. The drain terminal of the second transistor 122 may be connected to a power supply terminal through the first output matching unit 160, and a first output terminal output1 for outputting a first output signal may be connected to the drain.

상기 튜닝부(150)의 제3 단자에 제3 트랜지스터(123)의 소스가 연결될 수 있다. 상기 제3 트랜지스터(123)의 드래인에 제2 출력 매칭부(170)가 연결되며 제2 출력신호에 대한 임피던스 매칭을 제공할 수 있다. 상기 제3 트랜지스터의 드래인은 상기 제2 출력 매칭부(170)를 통해 전원단에 연결되며, 상기 제2 출력 신호를 출력하는 제2 출력단(output2)이 상기 드래인에 연결될 수 있다.A source of the third transistor 123 may be connected to the third terminal of the tuning unit 150. A second output matcher 170 may be connected to the drain of the third transistor 123 to provide impedance matching with respect to the second output signal. The drain of the third transistor may be connected to a power supply terminal through the second output matching unit 170, and a second output terminal output2 for outputting the second output signal may be connected to the drain.

상기 제1 트랜지스터(121)의 드래인과 상기 제2 트랜지스터(122)의 게이트 사이에는 제1 커플링 캐패시터(Cc1)가 연결될 수 있으며, 상기 제1 트랜지스터(121)의 드래인과 상기 제3 트랜지스터(123)의 게이트 사이에 제2 커플링 캐패시터(Cc2)가 연결될 수 있다.A first coupling capacitor Cc1 may be connected between the drain of the first transistor 121 and the gate of the second transistor 122, and the drain of the first transistor 121 and the third transistor may be connected to each other. The second coupling capacitor Cc2 may be connected between the gates of 123.

본 실시형태에 따른 저잡음 증폭기(100)는 입력단(input)과 제1 출력단(output1) 사이에 형성되는 제1 트랜지스터(121)와 제2 트랜지스터(122)는 전원 단(VDD)과 접지부(GND) 사이에서 캐스코드 연결되므로, 상기 제1 트랜지스터(121)와 제2 트랜지스터(122)에는 동일한 DC 전류가 흐를 수 있다. 마찬가지로, 입력단(input)과 제2 출력단(output2) 사이에 형성되는 제1 트랜지스터(121)와 제3 트랜지스터(122)는 전원단(VDD)과 접지부(GND) 사이에서 캐스코드 연결되므로, 상기 제1 트랜지스터(121)와 제3 트랜지스터(123)에는 동일한 DC 전류가 흐를 수 있다. In the low noise amplifier 100 according to the present embodiment, the first transistor 121 and the second transistor 122 formed between an input terminal and a first output terminal 1 are connected to a power supply terminal V DD and a ground portion ( Since the cascode is connected between the GNDs, the same DC current may flow through the first transistor 121 and the second transistor 122. Similarly, since the first transistor 121 and the third transistor 122 formed between the input terminal and the second output terminal output2 are cascoded between the power supply terminal V DD and the ground part GND, The same DC current may flow through the first transistor 121 and the third transistor 123.

이처럼, 본 실시형태에서는 복수개의 트랜지스터에 하나의 DC 전류를 흐르게 함으로서 저잡음 증폭기 내에서 소모되는 전력을 줄일 수 있고, 결과적으로는 DC 전류에 의해 저잡음 증폭기 내에서 발생되는 잡음을 줄일 수 있다. As described above, in the present embodiment, one DC current flows through the plurality of transistors, thereby reducing power consumed in the low noise amplifier, and consequently, noise generated in the low noise amplifier by the DC current can be reduced.

도 2는, 본 발명의 다른 실시형태에 따른 저잡음 증폭기의 회로도이다.2 is a circuit diagram of a low noise amplifier according to another embodiment of the present invention.

도 2를 참조하면, 본 실시형태에 따른 저잡음 증폭기(200)는, 입력 매칭부(210), 제1 내지 제3 트랜지스터(221, 222, 223), 제1 내지 제3 디제너레이션부(231, 232, 233), 튜닝부(250), 제1 출력 매칭부(260), 및 제2 출력 매칭부(270)를 포함할 수 있다. Referring to FIG. 2, the low noise amplifier 200 according to the present embodiment includes an input matching unit 210, first to third transistors 221, 222, and 223, and first to third degeneration units 231. 232, 233, a tuning unit 250, a first output matching unit 260, and a second output matching unit 270.

상기 입력 매칭부(210)는, 상기 저잡음 증폭기(200)로 입력되는 신호의 최적 노이즈 임피던스와 50옴 정합을 위하여 사용될 수 있다. 본 실시형태에서는 인덕터 및 캐패시터를 직렬 연결하여 상기 입력 매칭부를 형성할 수 있다. 상기 캐패시터는 직류를 통과시키기 못하므로, 직류 전압 및 전류를 차단하는 기능을 수행할 수 있다.The input matching unit 210 may be used for 50 ohm matching with an optimum noise impedance of a signal input to the low noise amplifier 200. In this embodiment, the input matching unit may be formed by connecting an inductor and a capacitor in series. Since the capacitor cannot pass a direct current, the capacitor can perform a function of blocking a direct current voltage and a current.

상기 제1 내지 제3 트랜지스터(221, 222, 223)는 각각 입력신호를 증폭하는 역할을 할 수 있다. 상기 제1 내지 제3 디제너레이션부(231, 232, 233)는 각각 상기 제1 내지 제3 트랜지스터(221, 222, 223)에 연결되어, 상기 각각의 트랜지스터에 입력되는 신호의 잡음지수를 낮출 수 있다. 상기 제1 내지 제3 트랜지스터(221, 222, 223)는 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor) 소자일 수 있다. The first to third transistors 221, 222, and 223 may respectively amplify an input signal. The first to third degeneration units 231, 232, and 233 are connected to the first to third transistors 221, 222, and 223, respectively, to lower the noise figure of the signal input to each of the transistors. have. The first to third transistors 221, 222, and 223 may be metal-oxide-semiconductor field effect transistor (MOSFET) devices.

상기 제1 트랜지스터(221)는, 게이트로 입력 신호가 입력되고, 소스는 접지에 연결되는 커먼 소스(common source) 구조로 연결될 수 있다. 상기 제1 디제너레이션부(231)는 상기 제1 트랜지스터(221)의 소스와 접지 사이에 연결되는 인덕터(L1) 및 상기 제1 트랜지스터(221)의 게이트와 소스 사이에 연결되는 제1 캐패시터(C1)를 포함할 수 있다.The first transistor 221 may be connected in a common source structure in which an input signal is input to a gate and a source is connected to ground. The first degeneration unit 231 includes an inductor L1 connected between the source and the ground of the first transistor 221 and a first capacitor C1 connected between the gate and the source of the first transistor 221. ) May be included.

상기 제2 트랜지스터(222)는 게이트를 통해 상기 제1 트랜지스터(221)의 출력신호를 입력받고, 드래인을 통해 신호를 출력할 수 있다. 상기 제2 트랜지스터(222)의 게이트와 상기 제1 트랜지스터(221)의 드래인 사이에는 제1 커플링 캐패시터(Cc1)가 연결될 수 있다. 상기 제2 트랜지스터(222)의 드래인은 전원단(VDD)에 연결될 수 있다. 본 실시형태에서 상기 제2 디제너레이션부(232)는 상기 제2 트랜지스터(222)의 게이트와 소스 사이에 형성되는 제2 캐패시터(C2)를 포함할 수 있 다. The second transistor 222 may receive an output signal of the first transistor 221 through a gate and output a signal through a drain. A first coupling capacitor Cc1 may be connected between the gate of the second transistor 222 and the drain of the first transistor 221. The drain of the second transistor 222 may be connected to a power supply terminal V DD . In the present embodiment, the second degeneration unit 232 may include a second capacitor C2 formed between the gate and the source of the second transistor 222.

상기 제2 트랜지스터(222)의 드래인은 제1 출력 매칭부(260)와 연결되고, 상기 제1 출력 매칭부(260)를 통해 증폭된 제1 출력 신호가 출력될 수 있다. 본 실시형태에서 상기 제1 출력 매칭부(260)는, 상기 제2 트랜지스터(222)의 드래인과 전원단(VDD) 사이에 병렬 연결된 캐패시터(Cp1) 및 인덕터(Lp1)를 포함하며, 상기 제2 트랜지스터(222)의 드래인과 출력단 사이에 연결된 캐패시터(Cs1)를 포함할 수 있다. 상기 제1 출력 매칭부(260)는 넓은 주파수 대역에 걸쳐 평탄한 증폭 특성이 나타나도록 할 수 있다. 상기 제1 출력 매칭부(260)의 구체적인 구조는 다양하게 변형될 수 있다.The drain of the second transistor 222 may be connected to the first output matching unit 260, and the first output signal amplified by the first output matching unit 260 may be output. In the present embodiment, the first output matching unit 260 includes a capacitor Cp1 and an inductor Lp1 connected in parallel between the drain of the second transistor 222 and the power supply terminal V DD . The capacitor Cs1 may be connected between the drain and the output terminal of the second transistor 222. The first output matcher 260 may exhibit a flat amplification characteristic over a wide frequency band. The specific structure of the first output matching unit 260 may be variously modified.

상기 제3 트랜지스터(223)는 게이트를 통해 상기 제1 트랜지스터(221)의 출력신호를 입력받고, 드래인을 통해 신호를 출력할 수 있다. 상기 제3 트랜지스터(223)의 드래인은 전원단(VDD)에 연결될 수 있다. 본 실시형태에서 상기 제3 디제너레이션부(233)는 상기 제3 트랜지스터(223)의 게이트와 소스 사이에 형성되는 캐패시터(C3)를 포함할 수 있다. The third transistor 223 may receive an output signal of the first transistor 221 through a gate and output a signal through a drain. The drain of the third transistor 223 may be connected to a power supply terminal V DD . In the present embodiment, the third degeneration unit 233 may include a capacitor C3 formed between the gate and the source of the third transistor 223.

상기 제3 트랜지스터(223)의 드래인은 제2 출력 매칭부(270)와 연결되고, 상기 제2 출력 매칭부(270)를 통해 증폭된 제2 출력 신호가 출력될 수 있다. 상기 제3 트랜지스터(223)의 게이트와 제1 트랜지스터(221)의 드래인 사이에 제2 커플링 캐패시터(Cc2)가 연결될 수 있다. 본 실시형태에서 상기 제2 출력 매칭부(270)는, 상기 제3 트랜지스터(223)의 드래인과 전원단(VDD) 사이에 병렬 연결된 캐패시터(Cp2) 및 인덕터(Lp2)를 포함하며, 상기 제3 트랜지스터(223)의 드래인과 출력단 사이에 연결된 캐패시터(Cs2)를 포함할 수 있다. 상기 제2 출력 매칭부(270)는 넓은 주파수 대역에 걸쳐 평탄한 증폭 특성이 나타나도록 할 수 있다. 상기 제2 출력 매칭부(270)의 구체적인 구조는 다양하게 변형될 수 있다.The drain of the third transistor 223 may be connected to the second output matcher 270, and a second output signal amplified by the second output matcher 270 may be output. A second coupling capacitor Cc2 may be connected between the gate of the third transistor 223 and the drain of the first transistor 221. In the present embodiment, the second output matching unit 270 includes a capacitor Cp2 and an inductor Lp2 connected in parallel between the drain of the third transistor 223 and the power supply terminal V DD . The capacitor Cs2 may be connected between the drain and the output terminal of the third transistor 223. The second output matcher 270 may exhibit a flat amplification characteristic over a wide frequency band. The specific structure of the second output matcher 270 may be variously modified.

상기 튜닝부(250)는, 상기 제1 트랜지스터(221)와 제2 트랜지스터(222) 및 제3 트랜지스터(223) 사이에 형성되어, 상기 제2 트랜지스터(222) 및 제3 트랜지스터(223)로 입력되는 신호의 공진 주파수를 조절할 수 있다. The tuning unit 250 is formed between the first transistor 221, the second transistor 222, and the third transistor 223, and is input to the second transistor 222 and the third transistor 223. The resonance frequency of the signal can be adjusted.

상기 튜닝부(250)는 상기 제1 트랜지스터(221)의 드레인에 연결되는 제1 단자(251), 상기 제2 트랜지스터(222)의 소스에 연결되는 제2 단자(252), 상기 제3 트랜지스터(223)의 소스에 연결되는 제3 단자(253)를 포함할 수 있다.The tuning unit 250 may include a first terminal 251 connected to the drain of the first transistor 221, a second terminal 252 connected to a source of the second transistor 222, and a third transistor ( And a third terminal 253 connected to the source of 223.

본 실시형태에서, 상기 튜닝부(250)는 상기 제2 단자(252)와 제3 단자(253) 사이에 형성되는 분배용 인덕터(Ld), 상기 분배용 인덕터(Ld)의 중앙 지점에 일단이 연결되고 타단은 상기 제1 단자(251)에 연결되는 튜닝용 인덕터(Lt), 및 상기 튜닝용 인덕터(Lt)와 병렬로 연결되는 튜닝용 캐패시터(Ct)를 포함할 수 있다.In the present exemplary embodiment, one end of the tuning part 250 is disposed at a central point of the distribution inductor Ld and the distribution inductor Ld formed between the second terminal 252 and the third terminal 253. The other end thereof may include a tuning inductor Lt connected to the first terminal 251 and a tuning capacitor Ct connected in parallel with the tuning inductor Lt.

본 실시형태에 따른 저잡음 증폭기는 상기 제2 트랜지스터(222)를 통해 제1 출력 신호를 출력하고, 상기 제3 트랜지스터(223)를 통해 제2 출력 신호를 출력할 수 있다. 본 실시형태에 따른 저잡음 증폭기에서는 상기 튜닝부(250)의 임피던스를 조절하여 상기 제1 출력신호 및 제2 출력신호를 모두 증폭 출력할 수도 있고, 상기 제1 출력신호 또는 제2 출력신호를 선택하여 증폭 출력할 수도 있다. The low noise amplifier according to the present exemplary embodiment may output a first output signal through the second transistor 222 and output a second output signal through the third transistor 223. In the low noise amplifier according to the present exemplary embodiment, both the first output signal and the second output signal may be amplified and output by adjusting the impedance of the tuning unit 250, and selecting the first output signal or the second output signal. You can also output amplified.

본 실시형태에서, 상기 제1 출력 신호는 지피에스(GPS) 신호이고, 상기 제2 출력 신호는 갈릴레오(Galileo) 신호일 수 있다. 이러한 GPS 에서는 L1 대역(1575.42MHz) 및 L2 대역(1227.6MHz)의 주파수 신호를 사용하고 있다. 지상에서의 위치를 판독하는 다른 시스템으로는 유럽에서 사용되는 갈릴레오(Galileo) 시스템이 있다. 갈릴레오 시스템은 L5 대역(1176.45MHz)의 주파수 신호를 사용한다. 상기 갈릴레오 시스템은, GPS 보다 오차범위가 적은 것으로 알려져 있다. In the present embodiment, the first output signal may be a GPS signal, and the second output signal may be a Galileo signal. The GPS uses frequency signals in the L1 band (1575.42 MHz) and the L2 band (1227.6 MHz). Another system for reading position on the ground is the Galileo system used in Europe. The Galileo system uses frequency signals in the L5 band (1176.45 MHz). The Galileo system is known to have a smaller margin of error than GPS.

상기 저잡음 증폭기(200)가 GPS 신호 및 Galileo 신호를 동시에 출력하는 경우에는, 상기 튜닝부(250)에서, 튜닝용 인덕터(Lt) 및 튜닝용 캐패시터(Ct)를 조절하여 L1 대역 및 L5 대역을 동시에 커버할 정도로 낮게 Q(Quality Factor)를 매칭시키고, 튜닝 주파수는 L1과 L5 주파수의 중간에 공진이 일어나도록 할 수 있다. 상기 튜닝부(250)의 임피던스를 조절함으로써 상기 제1 트랜지스터(221)의 출력을 조절하여 상기 제2 및 제3 트랜지스터(222, 223)에 입력시킬 수 있다. When the low noise amplifier 200 simultaneously outputs the GPS signal and the Galileo signal, the tuning unit 250 adjusts the tuning inductor Lt and the tuning capacitor Ct to simultaneously control the L1 band and the L5 band. Match the Q (Quality Factor) low enough to cover, and the tuning frequency can cause resonance to occur between the L1 and L5 frequencies. By adjusting the impedance of the tuning unit 250, the output of the first transistor 221 may be adjusted and input to the second and third transistors 222 and 223.

또한, 상기 튜닝용 인덕터(Lt)를 이용하여 상기 제1 트랜지스터(221)의 출력 로드(load)가 되는 상기 제2 및 제3 트랜지스터(222, 223)의 소스단의 입력 캐패시턴스를 공진 시키는 효과로 상기 제2 및 제3 트랜지스터(222, 223)의 잡음 기여도를 줄이면서 높은 이득을 얻을 수 있다. In addition, the tuning inductor Lt is used to resonate the input capacitance of the source terminal of the second and third transistors 222 and 223 which are output loads of the first transistor 221. A high gain can be obtained while reducing the noise contribution of the second and third transistors 222 and 223.

상기 튜닝부(250)를 조절하여 상기 저잡음 증폭기(200)가 GPS 신호 또는 Galileo 신호를 선택적으로 출력하게 할 수도 있다.The low noise amplifier 200 may selectively output the GPS signal or the Galileo signal by adjusting the tuning unit 250.

즉, 상기 저잡음 증폭기가 GPS 신호만 출력하도록 작동하는 경우에는 상기 튜닝용 인덕터(Lt) 및 튜닝용 캐패시터(Ct)를 조절하여 L1 주파수에서 공진이 일어나게 할 수 있다. 상기 저잡음 증폭기가 Galileo 신호만 출력하도록 작동하는 경우에는 상기 튜닝용 인덕터(Lt) 및 튜닝용 캐패시터(Ct)를 조절하여 L5 주파수에서 공진이 일어나게 할 수 있다.That is, when the low noise amplifier operates only to output the GPS signal, the tuning inductor Lt and the tuning capacitor Ct may be adjusted to cause resonance at the L1 frequency. When the low noise amplifier operates to output only the Galileo signal, the tuning inductor Lt and the tuning capacitor Ct may be adjusted to cause resonance at the L5 frequency.

상기 튜닝부(250)는 상기 튜닝용 인덕터(Lt)의 일단에 일단이 연결되고 타단은 접지되는 교류 차단용 캐패시터(Cb)를 더 포함할 수 있다. 상기 교류 차단용 캐패시터(Cb)를 형성함으로써 상기 튜닝부(250)를 흐르는 교류를 차단시킬 수 있다. The tuning unit 250 may further include an AC blocking capacitor Cb having one end connected to one end of the tuning inductor Lt and the other end grounded. By forming the AC blocking capacitor Cb, the AC flowing through the tuning unit 250 may be blocked.

이처럼, 본 실시형태에 따른 저잡음 증폭기(200)에서는 제1 트랜지스터(221)와 제2 트랜지스터(222)가 하나의 전원단(VDD) 및 그라운드(GND) 사이에 형성되어 있어서, 상기 제1 트랜지스터(221)와 제2 트랜지스터(222)에는 동일한 DC 전류가 흐를 수 있다. 마찬가지로, 상기 제1 트랜지스터(221)와 제3 트랜지스터(223)에는 동일한 DC 전류가 흐를 수 있다. 이처럼, 본 실시형태에서는 복수개의 트랜지스터에 하나의 DC 전류를 흐르게 함으로서 저잡음 증폭기 내에서 소모되는 전력을 줄일 수 있고, 결과적으로는 DC 전류에 의해 저잡음 증폭기 내에서 발생되는 잡음을 줄 일 수 있다. As described above, in the low noise amplifier 200 according to the present embodiment, the first transistor 221 and the second transistor 222 are formed between one power supply terminal V DD and the ground GND. The same DC current may flow in the 221 and the second transistor 222. Similarly, the same DC current may flow through the first transistor 221 and the third transistor 223. As described above, in the present embodiment, one DC current flows through the plurality of transistors, thereby reducing power consumed in the low noise amplifier, and consequently, noise generated in the low noise amplifier by the DC current can be reduced.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다. It is intended that the invention not be limited by the foregoing embodiments and the accompanying drawings, but rather by the claims appended hereto. It will be apparent to those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. something to do.

도 1은, 본 발명의 일실시 형태에 따른 저잡음 증폭기의 회로도이다.1 is a circuit diagram of a low noise amplifier according to one embodiment of the present invention.

도 2는, 본 발명의 다른 실시형태에 따른 저잡음 증폭기의 회로도이다.2 is a circuit diagram of a low noise amplifier according to another embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명>Description of the Related Art [0002]

110 : 입력 매칭부 121, 122, 123 : 트랜지스터110: input matching section 121, 122, 123: transistor

150 : 튜닝부 160 : 제1 출력 매칭부150: tuning unit 160: first output matching unit

170 : 제2 출력 매칭부170: second output matching unit

Claims (9)

입력신호에 대한 임피던스 매칭을 제공하는 입력 매칭부;An input matching unit providing impedance matching to the input signal; 게이트가 상기 입력 매칭부에 연결되고, 소스가 접지되는 제1 트랜지스터;A first transistor having a gate connected to the input matching part, and having a source grounded; 제1 내지 제3 단자를 가지며, 상기 제1 트랜지스터의 드래인에 제1 단자가 연결되는 튜닝부; A tuning unit having first to third terminals and having a first terminal connected to a drain of the first transistor; 상기 튜닝부의 제2 단자에 소스가 연결되는 제2 트랜지스터;A second transistor having a source connected to a second terminal of the tuning unit; 상기 제2 트랜지스터의 드레인 및 전원단에 연결되며 제1 출력 신호에 대한 임피던스 매칭을 제공하는 제1 출력 매칭부;A first output matching unit connected to a drain and a power supply terminal of the second transistor and providing impedance matching to a first output signal; 상기 튜닝부의 제3 단자에 소스가 연결되는 제3 트랜지스터;A third transistor having a source connected to the third terminal of the tuning unit; 상기 제3 트랜지스터의 드래인 및 전원단에 연결되며 상기 제1출력신호와 상이한 주파수 대역을 갖는 제2 출력신호에 대한 임피던스 매칭을 제공하는 제2 출력 매칭부;A second output matching unit connected to the drain and power terminals of the third transistor and providing impedance matching to a second output signal having a frequency band different from that of the first output signal; 상기 제1 트랜지스터의 드래인과 상기 제2 트랜지스터의 게이트 사이에 형성되는 제1 커플링 캐패시터; 및 A first coupling capacitor formed between the drain of the first transistor and the gate of the second transistor; And 상기 제1 트랜지스터의 드래인과 상기 제3 트랜지스터의 게이트 사이에 형성되는 제2 커플링 캐패시터를 포함하며, A second coupling capacitor formed between the drain of the first transistor and the gate of the third transistor, 상기 튜닝부는, 상기 제2 트랜지스터 및 제3 트랜지스터로 입력되는 신호의 공진 주파수를 조절하고,The tuning unit adjusts the resonance frequency of the signal input to the second transistor and the third transistor, 저잡음 증폭기는,Low noise amplifier, 상기 제1 트랜지스터에 연결되는 제1 디제너레이션부;A first degeneration unit connected to the first transistor; 상기 제2 트랜지스터에 연결되는 제2 디제너레이션부; 및A second degeneration unit connected to the second transistor; And 상기 제3 트랜지스터에 연결되는 제3 디제너레이션부A third degeneration unit connected to the third transistor 를 더 포함하는 것을 특징으로 하는 저잡음 증폭기.Low noise amplifier comprising a further. 삭제delete 제1항에서,In claim 1, 상기 제1 디제너레이션부는,The first degeneration unit, 상기 제1 트랜지스터의 소스와 접지 사이에 연결되는 인덕터; 및An inductor connected between the source of the first transistor and ground; And 상기 제1 트랜지스터의 게이트와 소스 사이에 연결되는 제1 캐패시터A first capacitor connected between the gate and the source of the first transistor 를 포함하는 것을 특징으로 하는 저잡음 증폭기.Low noise amplifier comprising a. 제1항에 있어서, The method of claim 1, 상기 제2 디제너레이션부는,The second degeneration unit, 상기 제2 트랜지스터의 게이트와 소스 사이에 연결되는 제2 캐패시터A second capacitor connected between the gate and the source of the second transistor 를 포함하는 것을 특징으로 하는 저잡음 증폭기.Low noise amplifier comprising a. 제1항에 있어서,The method of claim 1, 상기 제3 디제너레이션부는,The third degeneration unit, 상기 제3 트랜지스터의 게이트와 소스 사이에 연결되는 제3 캐패시터A third capacitor connected between the gate and the source of the third transistor 를 포함하는 것을 특징으로 하는 저잡음 증폭기.Low noise amplifier comprising a. 제1항에서,In claim 1, 상기 튜닝부는,The tuning unit, 상기 제2 단자와 제3 단자 사이에 형성되는 분배용 인덕터;A distribution inductor formed between the second terminal and the third terminal; 상기 분배용 인덕터의 중간 지점에 일단이 연결되고 타단은 상기 제1 단자에 연결되는 튜닝용 인덕터; 및A tuning inductor having one end connected to an intermediate point of the distribution inductor and the other end connected to the first terminal; And 상기 튜닝용 인덕터와 병렬 연결되는 튜닝용 캐패시터A tuning capacitor connected in parallel with the tuning inductor 를 포함하는 것을 특징으로 하는 저잡음 증폭기.Low noise amplifier comprising a. 제6항에 있어서,The method of claim 6, 상기 튜닝부는,The tuning unit, 일단이 상기 튜닝용 인덕터의 일단에 연결되고, 타단이 접지되는 교류 차단용 캐패시터Capacitor for AC blocking, one end of which is connected to one end of the tuning inductor and the other end of which is grounded 를 더 포함하는 것을 특징으로 하는 저잡음 증폭기.Low noise amplifier comprising a further. 제1항에 있어서,The method of claim 1, 상기 제1 출력 신호는, The first output signal is, 지피에스(GPS) 신호인 것을 특징으로 하는 저잡음 증폭기.Low noise amplifier, characterized in that the GPS signal. 제1항에 있어서,The method of claim 1, 상기 제2 출력 신호는,The second output signal is, 갈릴레오(GALILEO) 신호인 것을 특징으로 하는 저잡음 증폭기.A low noise amplifier, characterized in that it is a GALILEO signal.
KR1020080137111A 2008-12-30 2008-12-30 Low noise amplifier Active KR101037613B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080137111A KR101037613B1 (en) 2008-12-30 2008-12-30 Low noise amplifier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080137111A KR101037613B1 (en) 2008-12-30 2008-12-30 Low noise amplifier

Publications (2)

Publication Number Publication Date
KR20100078760A KR20100078760A (en) 2010-07-08
KR101037613B1 true KR101037613B1 (en) 2011-05-31

Family

ID=42639947

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080137111A Active KR101037613B1 (en) 2008-12-30 2008-12-30 Low noise amplifier

Country Status (1)

Country Link
KR (1) KR101037613B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024158100A1 (en) * 2023-01-25 2024-08-02 삼성전자 주식회사 Low noise amplifier for low loss, and device comprising same

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9124228B2 (en) * 2013-04-04 2015-09-01 Qualcomm Incorporated Amplifiers with boosted or deboosted source degeneration inductance
KR102483252B1 (en) * 2019-10-31 2023-01-03 동국대학교 산학협력단 Amplifier of terahertz band, method for design the same, and radiator with the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020055473A (en) * 2000-12-28 2002-07-09 윤덕용 Low power low noise amplifier
KR20060090525A (en) * 2005-02-07 2006-08-11 엘지전자 주식회사 Low Noise Amplifier with Rejection and Gain Control of Image Signals
KR100657821B1 (en) * 2004-12-02 2006-12-14 한국전자통신연구원 A triple cascode power amplifier of inner parallel structure with dynamic bias technique
KR20080109301A (en) * 2007-06-12 2008-12-17 한국과학기술원 Cascode structured high frequency amplifier

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020055473A (en) * 2000-12-28 2002-07-09 윤덕용 Low power low noise amplifier
KR100657821B1 (en) * 2004-12-02 2006-12-14 한국전자통신연구원 A triple cascode power amplifier of inner parallel structure with dynamic bias technique
KR20060090525A (en) * 2005-02-07 2006-08-11 엘지전자 주식회사 Low Noise Amplifier with Rejection and Gain Control of Image Signals
KR20080109301A (en) * 2007-06-12 2008-12-17 한국과학기술원 Cascode structured high frequency amplifier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024158100A1 (en) * 2023-01-25 2024-08-02 삼성전자 주식회사 Low noise amplifier for low loss, and device comprising same

Also Published As

Publication number Publication date
KR20100078760A (en) 2010-07-08

Similar Documents

Publication Publication Date Title
US7847636B2 (en) Low noise amplifier for ultra wide band
US8081033B2 (en) Variable gain amplifier and high-frequency signal receiving apparatus comprising the same
US7266360B2 (en) Low noise amplifier for wireless communications
CN108736835B (en) Multi-band low-power-consumption low-noise amplifier
US6850753B2 (en) Tunable low noise amplifier and current-reused mixer for a low power RF application
KR101019716B1 (en) Integrated Band Low Noise Amplifier
TWI654831B (en) Communication module
US8378748B2 (en) Amplifier
US8319555B1 (en) Amplifier
CA2442332A1 (en) Variable gain low-noise amplifier for a wireless terminal
CN111106804A (en) Millimeter wave ultra-wideband high-gain low-power-consumption low-noise amplifier chip circuit
JP2009290411A (en) Low-noise receiver
KR100789918B1 (en) Input Matching Circuit of Wideband Low Noise Amplifier
KR101983162B1 (en) Signal amplifier using inverted topology
CN106656071B (en) Unified matching system for 5GHzWiFi communication band bypass channel low noise amplifier
KR100789375B1 (en) Ultra-Wideband Low Noise Amplifier
KR101037613B1 (en) Low noise amplifier
US7675366B2 (en) Integrated amplifier circuit
US9509258B2 (en) Signal amplifier having inverted topology in stacked common gate structure
KR20150087669A (en) Concurrent multi-band rf amplifier circuit
KR20150040412A (en) Ultra wideband amplifier
KR101204470B1 (en) Signal converting apparatus and receiving apparatus for supporting dual bandwidth in wireless communication system
KR101135191B1 (en) Signal converting apparatus and receiving apparatus for supporting dual bandwidth in wireless communication system
CN119945343B (en) Low noise amplifier circuit and RF power amplifier module
GB2490979A (en) A low-noise-amplifier with selectable internal or external impedance matching

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20081230

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20100629

Patent event code: PE09021S01D

PG1501 Laying open of application
AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20101208

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20100629

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20110207

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20101208

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20110406

Appeal identifier: 2011101000929

Request date: 20110207

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20110303

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20110207

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20100830

Patent event code: PB09011R02I

B701 Decision to grant
PB0701 Decision of registration after re-examination before a trial

Patent event date: 20110406

Comment text: Decision to Grant Registration

Patent event code: PB07012S01D

Patent event date: 20110310

Comment text: Transfer of Trial File for Re-examination before a Trial

Patent event code: PB07011S01I

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20110523

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20110524

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20140523

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20140523

Start annual number: 4

End annual number: 4

FPAY Annual fee payment

Payment date: 20150522

Year of fee payment: 5

PR1001 Payment of annual fee

Payment date: 20150522

Start annual number: 5

End annual number: 5

FPAY Annual fee payment

Payment date: 20160523

Year of fee payment: 6

PR1001 Payment of annual fee

Payment date: 20160523

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20170523

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20170523

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20180518

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20180518

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20190521

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20190521

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20200525

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20210524

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20220523

Start annual number: 12

End annual number: 12

PR1001 Payment of annual fee

Payment date: 20230502

Start annual number: 13

End annual number: 13

PR1001 Payment of annual fee

Payment date: 20240502

Start annual number: 14

End annual number: 14