KR101035349B1 - Digital x-ray detector and method for fabricating the same - Google Patents

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Abstract

PURPOSE: A digital X-ray detector and a manufacturing method thereof are provided to easily control a back gate effect by forming a mush room structure. CONSTITUTION: A plurality of gate lines(GL) including a gate electrode are formed on a substrate. A plurality of data lines(DL) defining a plurality of pixel regions are formed on a gate insulation layer. A plurality of common electrode lines are parallel to each data line on the gate insulation layer. A thin film transistor(42) comprises the gate insulation layer, an active layer(50), an ohmic contact layer, and source/drain electrodes(52a,52b). A first protection layer covers the upper side of the substrate with a thin film transistor.

Description

디지털 엑스-레이 검출기 및 그 제조방법{DIGITAL X-RAY DETECTOR AND METHOD FOR FABRICATING THE SAME}DIGITAL X-RAY DETECTOR AND METHOD FOR FABRICATING THE SAME}

본 발명은 디지털 엑스-레이 검출기 및 그 제조방법에 관한 것으로, 보다 상세하게는 공정 수 증가 없이 새로운 이층 머쉬룸 구조를 형성하여 백게이트 효과의 조절을 보다 용이하게 할 수 있도록 한 디지털 엑스-레이 검출기 및 그 제조방법에 관한 것이다.The present invention relates to a digital x-ray detector and a method of manufacturing the same, and more particularly, a digital x-ray detector for forming a new double-layer mushroom structure without increasing the number of processes to more easily control the backgate effect; It relates to a manufacturing method.

현재, 의료용으로 널리 이용되고 있는 필름 인화에 의한 엑스-레이(X-ray) 촬영 방법은 필름 촬영 후 인화 과정을 거쳐야 하기 때문에, 일정 시간이 흐른 후에 그 결과물을 인지할 수 있다는 단점이 존재하고, 촬영 후 필름의 보관 및 보존 또한 많은 문제점을 가지고 있다.Currently, the X-ray imaging method using film printing, which is widely used for medical purposes, has to undergo a printing process after film shooting, and thus there is a disadvantage in that the result can be recognized after a certain time. Storage and preservation of film after shooting also have many problems.

이러한 단점을 보완하기 위하여 최근 박막트랜지스터(Thin Film Transistor, TFT) 어레이를 사용한 디지털 엑스-레이 검출기가 현재 각 의료기관에 많이 보급되어 있는 상황이다. 상기의 방법은 박막트랜지스터(TFT)를 이용하여 엑스-레이 촬영 후 바로 결과물을 확인할 수 있고, 디지털 신호로 결과물이 나오기 때문에, 보관이 용이하고 반영구적으로 자료를 보관할 수 있다는 장점을 갖는다.In order to make up for these drawbacks, digital x-ray detectors using thin film transistor (TFT) arrays are now widely used in medical institutions. The above method can check the result immediately after X-ray imaging using a thin film transistor (TFT), and because the result comes out as a digital signal, it is easy to store and semi-permanently store the data.

도 1은 종래의 디지털 엑스-레이 검출기의 구성을 나타내는 평면도이고, 도 2 및 도 3은 각각 도 1의 A-A' 및 B-B'선 단면도이다.1 is a plan view showing the configuration of a conventional digital x-ray detector, and FIGS. 2 and 3 are cross-sectional views taken along line A-A 'and B-B' of FIG. 1, respectively.

도 1 내지 도 3을 참조하면, 종래의 디지털 엑스-레이 검출기는, 기판(11), 박막트랜지스터(12), 게이트 라인(Gate Line, GL), 데이터 라인(Data Line, DL), 공통전극라인(13), 제1 보호막(14), 제1 화소전극(15a 및 15b), 제2 보호막(16) 및 제2 화소전극(17) 등을 포함한다.1 to 3, a conventional digital X-ray detector includes a substrate 11, a thin film transistor 12, a gate line (GL), a data line (Data Line, DL), and a common electrode line. (13), the first passivation film 14, the first pixel electrodes 15a and 15b, the second passivation film 16, the second pixel electrode 17, and the like.

여기서, 박막트랜지스터(12)는 기판(11) 상에 순차적으로 형성된 게이트 라인(GL)의 게이트 전극(18), 게이트 절연막(19), 활성층(20), 오믹 접촉층(21), 소오스/드레인 전극(22a 및 22b)을 구비한다.The thin film transistor 12 may include a gate electrode 18, a gate insulating layer 19, an active layer 20, an ohmic contact layer 21, and a source / drain of a gate line GL sequentially formed on a substrate 11. The electrodes 22a and 22b are provided.

공통전극라인(13)은 화소영역을 가로질러 게이트 절연막(19) 상에 형성되어 있다.The common electrode line 13 is formed on the gate insulating film 19 across the pixel region.

제1 화소전극(15a 및 15b)은 제1 보호막(14)의 상부면에 형성되어 있고, 제1 콘택홀(23)을 통해 (n) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(12)의 소오스 전극(22a)과 연결되도록 형성되어 있으며, 제2 콘택홀(24)을 통해 공통전극라인(13)과 연결되도록 형성되어 있다.The first pixel electrodes 15a and 15b are formed on the upper surface of the first passivation layer 14, and the thin film transistors 12 formed in the (n) th gate line GL through the first contact hole 23. It is formed to be connected to the source electrode 22a, and is formed to be connected to the common electrode line 13 through the second contact hole 24.

또한, (n) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(12)의 소오스 전극(22a)과 연결되는 제1 화소전극(15b)과, 공통전극라인(13)과 연결되는 제1 화소전극(15a)은 서로 분리되도록 형성되어 있다.Further, the first pixel electrode 15b connected to the source electrode 22a of the thin film transistor 12 formed on the (n) th gate line GL, and the first pixel electrode connected to the common electrode line 13 ( 15a) are formed to be separated from each other.

제2 보호막(16)은 제1 화소전극(15a 및 15b)을 덮도록 형성되어 있다.The second passivation layer 16 is formed to cover the first pixel electrodes 15a and 15b.

제2 화소전극(17)은 제2 보호막(16)의 상부면에 형성되어 있고, 제1 콘택홀(23)을 통해 (n) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(12)의 소오스 전극(22a)과 연결됨과 아울러 제1 화소전극(15a)이 중첩되도록 형성되어 있으며, (n-1) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(12)의 채널영역이 중첩되도록 일체로 연장 형성되어 있다.The second pixel electrode 17 is formed on the upper surface of the second passivation layer 16, and the source electrode of the thin film transistor 12 formed in the (n) th gate line GL through the first contact hole 23. The first pixel electrode 15a is formed to be overlapped with the first pixel electrode 15a and is integrally formed to overlap the channel region of the thin film transistor 12 formed at the (n-1) th gate line GL. have.

제1 화소전극(15a)과 제2 화소전극(17)은 캐패시터부(25)를 형성한다.The first pixel electrode 15a and the second pixel electrode 17 form a capacitor portion 25.

상기와 같이 구성된 디지털 엑스-레이 검출기의 동작을 간략하게 설명하면, 다음과 같다.The operation of the digital x-ray detector configured as described above will be briefly described as follows.

제2 화소전극(17)의 상부에는 엑스-레이 조사에 의해서 전자-정공쌍을 방출하는 광변환부(미도시)가 증착되어 있다.A light conversion unit (not shown) that emits an electron-hole pair by X-ray irradiation is deposited on the second pixel electrode 17.

먼저, 엑스-레이 신호가 디지털 엑스-레이 검출기에 입력되면, 엑스-레이에 의하여 상기 광변환부에서 전자-정공쌍을 형성시킨다. 이렇게, 형성된 전자-정공쌍은 고압직류장치에 의해서 각각의 방향으로 분리되고, 전하는 CCE(Chage Collecting Electrode) 즉, 제2 화소전극(17)을 통하여 캐패시터부(25)에 저장된다.First, when the x-ray signal is input to the digital x-ray detector, the electron conversion hole is formed in the light conversion unit by the x-ray. In this way, the formed electron-hole pairs are separated in each direction by the high-pressure direct current device, and the electric charge is stored in the capacitor unit 25 through the CCE (Chage Collecting Electrode), that is, the second pixel electrode 17.

이렇게 저장된 전하는 박막트랜지스터(12)를 구동시켜 데이터 라인(DL)의 끝단에 연결된 집적 회로부(미도시)로 이동된다. 상기 집적 회로부에서는 이렇게 전달된 전하를 영상신호로 변환시켜 엑스-레이 촬영 결과를 표시하게 된다.The stored charge is driven by the thin film transistor 12 to move to an integrated circuit unit (not shown) connected to an end of the data line DL. In the integrated circuit unit, the transferred charge is converted into an image signal to display an X-ray photographing result.

그리고, 제2 화소전극(17)을 사용하여 상기 광변환부에 발생하는 전하를 채 집하는데 제2 화소전극(17)이 형성되지 못한 부분의 광변환부에서 발생하는 전하들이 제2 화소전극(17)을 통하여 외부의 집적 회로부로 이동되지 못하여 상기 광변환부 내에 포획된다.In addition, charges generated in the photoconversion unit are collected using the second pixel electrode 17, but charges generated in the photoconversion unit in a portion where the second pixel electrode 17 is not formed are collected in the second pixel electrode ( It cannot be moved to an external integrated circuit part through 17) and is captured in the light conversion part.

이렇게 포획된 전하는 지속적인 엑스-레이 촬영에 따라 점점 증가하여 박막트랜지스터(12)의 오프 전류를 증가시키는 문제점이 있다. 따라서, 이를 방지하기 위하여 제2 화소전극(17)을 (n-1) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(12)의 상부까지 확장시켜 박막트랜지스터(12)의 상부에 존재하는 전하들까지 외부의 집적 회로부로 빠져나갈 수 있게 하는 머쉬룸(Mush Room) 구조를 사용하고 있다.The captured charge increases gradually with continuous X-ray imaging, thereby increasing the off current of the thin film transistor 12. Therefore, in order to prevent this, the second pixel electrode 17 is extended to the upper portion of the thin film transistor 12 formed on the (n-1) th gate line GL to the charges existing on the thin film transistor 12. It uses a mushroom room structure that allows it to escape to an external integrated circuit.

이러한 머쉬룸 구조는 지속적인 전하 포획은 방지할 수 있으나, 백게이트 효과에 의한 박막트랜지스터(12) 누설 증가의 문제가 있어서 제2 화소전극(17)과 박막트랜지스터(12)의 백채널 사이에 보호막을 두껍게 형성하고 있다.Such a mushroom structure can prevent continuous charge trapping, but there is a problem of increased leakage of the thin film transistor 12 due to the back gate effect, so that a thick protective film is formed between the second pixel electrode 17 and the back channel of the thin film transistor 12. Forming.

그러나, 백게이트 효과가 전혀 없으면, 엑스-레이가 사물을 통과하지 않고 집적 조사되어 전하량이 많아지는 영역의 경우 박막트랜지스터(12)나 캐패시터부(25)가 파괴될 수 있는 문제점이 있다.However, if there is no back gate effect, the thin film transistor 12 or the capacitor unit 25 may be destroyed in the region where the X-rays are irradiated without passing through the object and the amount of charge increases.

제2 화소전극(17)에 도달하는 전하량이 많아질 경우 백게이트 효과로 박막트랜지스터(12) 누설 전류가 증가해 전하를 빠져나가게 해주는 것이 필요하다. 디지털 엑스-레이 검추기를 제조할 때 적절한 백게이트 효과가 생기도록 만들어 주어야 하는데 기존의 머쉬룸 구조에서 제2 보호막(16)은 캐패시터부(25)를 형성하는 영역이라 두께를 조절할 수가 없고, 제1 보호막(14)의 두께로만 조절하기에는 제2 보호 막(16)의 영향 때문에 적절한 백게이트 효과를 만들기에는 한계가 있다.When the amount of charge reaching the second pixel electrode 17 increases, it is necessary to increase the leakage current of the thin film transistor 12 due to the back gate effect so as to escape the charge. When manufacturing the digital X-ray detector, it is necessary to make an appropriate backgate effect. In the existing mushroom structure, the second passivation layer 16 is an area for forming the capacitor part 25, and thus the thickness cannot be adjusted. There is a limit to making an appropriate backgate effect due to the influence of the second protective film 16 to adjust only to the thickness of the protective film 14.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 공정 수 증가 없이 새로운 이층 머쉬룸 구조를 형성하여 백게이트 효과의 조절을 보다 용이하게 할 수 있도록 한 디지털 엑스-레이 검출기 및 그 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and an object of the present invention is to form a new double-layer mushroom structure without increasing the number of processes, and to facilitate the control of the backgate effect, and a digital x-ray detector and its It is to provide a manufacturing method.

전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 기판 상에 형성되며, 게이트 전극을 포함하는 복수의 게이트 라인; 각 게이트 라인을 포함한 기판 전면에 형성되는 게이트 절연막; 상기 게이트 절연막 상에 각 게이트 라인과 서로 교차 형성되어 다수의 화소영역을 정의하는 복수의 데이터 라인; 상기 게이트 절연막 상에 각 데이터 라인과 평행하게 형성되는 복수의 공통전극라인; 상기 게이트 라인들 중 n번째 게이트 라인에 형성되며, 활성층 및 오믹 접촉층에 의해 정의되는 채널영역과, 상기 데이터 라인과 함께 형성되는 소오스/드레인 전극을 포함하는 복수의 박막트랜지스터; 각 박막트랜지스터가 형성된 기판 전면상부를 덮도록 형성되는 제1 보호막; 각 박막트랜지스터의 소오스 전극과 연결되도록 형성되는 제1 전극과, 각 공통전극 라인과 연결되도록 형성되는 제2 전극과, 상기 게이트 라인들 중 n-1번째 게이트 라인에 형성된 박막트랜지스터의 채널영역 상부에 형성되는 제3 전극으로 이루어지는 제1 화소전극; 상기 제1 화소전극을 포함한 기판 전면상부를 덮도 록 형성된 제2 보호막; 및 상기 제2 보호막의 상부에 형성되고, 상기 제1 화소전극의 제1 및 제3 전극과 각각 연결되며, 상기 제1 화소전극의 제2 전극과 중첩되도록 형성되는 제2 화소전극을 포함하는 디지털 엑스-레이 검출기를 제공하는 것이다.In order to achieve the above object, a first aspect of the present invention, a plurality of gate lines formed on a substrate, including a gate electrode; A gate insulating film formed on the entire surface of the substrate including each gate line; A plurality of data lines intersecting with each gate line on the gate insulating layer to define a plurality of pixel regions; A plurality of common electrode lines formed in parallel with each data line on the gate insulating layer; A plurality of thin film transistors formed on an n-th gate line of the gate lines and including a channel region defined by an active layer and an ohmic contact layer, and a source / drain electrode formed together with the data line; A first passivation layer formed to cover the upper surface of the substrate on which the thin film transistors are formed; A first electrode formed to be connected to the source electrode of each thin film transistor, a second electrode formed to be connected to each common electrode line, and an upper portion of the channel region of the thin film transistor formed at the n-1 th gate line among the gate lines. A first pixel electrode formed of a third electrode formed thereon; A second passivation layer formed to cover an upper surface of the substrate including the first pixel electrode; And a second pixel electrode formed on the second passivation layer and connected to the first and third electrodes of the first pixel electrode, respectively, and overlapping the second electrode of the first pixel electrode. It is to provide an x-ray detector.

여기서, 상기 제1 화소전극의 제1 내지 제3 전극은 서로 분리되어 형성됨이 바람직하다.The first to third electrodes of the first pixel electrode may be formed separately from each other.

바람직하게, 상기 제1 화소전극의 제1 전극은 각 박막트랜지스터 영역의 제1 보호막 상에 소오스 전극의 일부분이 노출되도록 형성된 제1 콘택홀을 통해 상기 소오스 전극의 일부분과 연결되게 형성되고, 상기 제1 화소전극의 제2 전극은 화소영역의 제1 보호막 상에 상기 공통전극라인의 일부분이 노출되도록 형성된 제2 콘택홀을 통해 상기 공통전극 라인과 연결되게 형성될 수 있다.Preferably, the first electrode of the first pixel electrode is formed to be connected to a portion of the source electrode through a first contact hole formed so that a portion of the source electrode is exposed on the first passivation layer of each thin film transistor region. The second electrode of the first pixel electrode may be connected to the common electrode line through a second contact hole formed to expose a portion of the common electrode line on the first passivation layer of the pixel region.

본 발명의 제2 측면은, 기판 상에 게이트 전극을 포함한 복수의 게이트 라인을 형성하는 단계; 각 게이트 라인을 덮도록 상기 기판 전면에 게이트 절연막을 증착한 후, 패터닝을 통해 상기 게이트 라인들 중 n번째 게이트 라인의 게이트 전극 상부의 게이트 절연막 상에 활성층 및 오믹 접촉층을 순차적으로 형성하여 채널영역을 정의하고, 상기 오믹 접촉층 상에 소오스/드레인 전극을 형성하여 복수의 박막트랜지스터를 구성함과 동시에 상기 게이트 절연막 상에 다수의 화소영역이 정의되도록 각 게이트 라인과 서로 교차되게 복수의 데이터 라인을 형성하는 단계; 상기 게이트 절연막 상에 각 데이터 라인과 평행하게 화소를 가로질러 공통전극라인을 형성하는 단계; 각 박막트랜지스터 및 공통전극 라인을 포함한 게이트 절연막의 전체 상부면에 제1 보호막을 형성한 후, 상기 소오스 전극 및 상기 공통전극 라인의 일부분이 각각 노출되도록 제1 및 제2 콘택홀을 형성하는 단계; 각 박막트랜지스터 영역의 제1 보호막 상에 상기 제1 콘택홀을 통해 상기 소오스 전극과 연결되도록 형성된 제1 전극과, 각 화소영역의 제1 보호막 상에 상기 제2 콘택홀을 통해 상기 공통전극 라인과 연결되도록 형성된 제2 전극과, 상기 게이트 라인들 중 n-1번째 게이트 라인에 형성된 박막트랜지스터 채널영역의 제1 보호막 상에 형성된 제3 전극으로 이루어진 제1 화소전극을 형성하는 단계; 상기 제1 화소전극을 포함한 제1 보호막 전면에 제2 보호막을 형성한 후, 상기 제1 전극의 일부분을 노출시킴과 아울러 상기 제3 전극의 일부분이 노출되도록 제3 콘택홀을 형성하는 단계; 및 상기 제2 보호막 상에 상기 제2 전극이 중첩되도록 제2 화소전극을 형성하되, 상기 제2 화소전극은 상기 제1 전극과 연결되도록 형성함과 아울러 상기 제3 콘택홀을 통해 상기 제3 전극과 연결되도록 형성하는 단계를 포함하는 것을 특징으로 하는 디지털 엑스-레이 검출기의 제조방법을 제공하는 것이다.A second aspect of the invention includes forming a plurality of gate lines including a gate electrode on a substrate; After depositing a gate insulating film on the entire surface of the substrate to cover each gate line, the channel region is formed by sequentially forming an active layer and an ohmic contact layer on the gate insulating film on the gate electrode of the n-th gate line of the gate lines through patterning Define a plurality of thin film transistors by forming a source / drain electrode on the ohmic contact layer, and at the same time, a plurality of data lines intersect with each gate line so as to define a plurality of pixel regions on the gate insulating layer. Forming; Forming a common electrode line on the gate insulating film to cross the pixel in parallel with each data line; Forming a first passivation layer on the entire upper surface of the gate insulating layer including each thin film transistor and the common electrode line, and then forming first and second contact holes to expose the source electrode and the portion of the common electrode line, respectively; A first electrode formed on the first passivation layer of each thin film transistor region to be connected to the source electrode through the first contact hole, and the common electrode line through the second contact hole on the first passivation layer of each pixel region; Forming a first pixel electrode including a second electrode formed to be connected and a third electrode formed on a first passivation layer of the thin film transistor channel region formed on the n−1 th gate line among the gate lines; After forming a second passivation layer on the entire surface of the first passivation layer including the first pixel electrode, exposing a portion of the first electrode and forming a third contact hole to expose a portion of the third electrode; And forming a second pixel electrode on the second passivation layer to overlap the second electrode, wherein the second pixel electrode is formed to be connected to the first electrode and through the third contact hole. It provides a method for manufacturing a digital x-ray detector comprising the step of forming to be connected with.

여기서, 상기 제1 화소전극의 제1 내지 제3 전극은 서로 분리되어 형성함이 바람직하다.The first to third electrodes of the first pixel electrode may be separated from each other.

이상에서 설명한 바와 같은 본 발명의 디지털 엑스-레이 검출기 및 그 제조방법에 따르면, 기존의 공정을 변경하지 않고서도 제1 보호막의 두께 조절만으로 적절한 백게이트 효과를 얻어낼 수 있으며, 그로 인해 정상적인 전압에서의 백게이 트 효과에 의한 전하 누설로 발생하는 디지털 엑스-레이 검출기의 성능 저하를 해결하면서, 비정상적으로 높은 전압이 걸리므로 인해 발생할 수 있는 박막트랜지스터와 캐패시터부가 파괴되는 문제도 효과적으로 해결할 수 있는 이점이 있다.According to the digital x-ray detector and the manufacturing method of the present invention as described above, it is possible to obtain an appropriate back gate effect only by adjusting the thickness of the first protective film without changing the existing process, thereby at a normal voltage While solving the performance degradation of the digital x-ray detector caused by the leakage of charge due to the back gate effect, the problem of effectively destroying the thin film transistor and the capacitor which may occur due to abnormally high voltage is provided. have.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the following embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to enable those skilled in the art to more fully understand the present invention.

도 4는 본 발명의 일 실시예에 따른 디지털 엑스-레이 검출기의 구성을 나타내는 평면도이며, 도 5 및 도 6은 각각 도 4의 C-C' 및 D-D'선 단면도이다.4 is a plan view illustrating a configuration of a digital x-ray detector according to an exemplary embodiment of the present invention, and FIGS. 5 and 6 are cross-sectional views taken along lines C-C 'and D-D' of FIG. 4, respectively.

도 4 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 디지털 엑스-레이 검출기는, 크게 기판(41), 박막트랜지스터(42), 게이트 라인(Gate Line, GL), 데이터 라인(Data Line, DL), 공통전극라인(43), 제1 보호막(44), 제1 화소전극의 제1 내지 제3 전극(45a 내지 45c), 제2 보호막(46) 및 제2 화소전극(47) 등을 포함하여 이루어진다.4 to 6, the digital X-ray detector according to the exemplary embodiment of the present invention includes a substrate 41, a thin film transistor 42, a gate line (GL), and a data line (Data Line). DL, the common electrode line 43, the first passivation layer 44, the first to third electrodes 45a to 45c of the first pixel electrode, the second passivation layer 46, the second pixel electrode 47, and the like. It is made, including.

여기서, 기판(41)은 투명한 유리(Glass) 기판으로 구현됨이 바람직하지만, 이에 국한하지 않으며, 반도체 소자의 기판으로서 사용되는 것이라면 특히 한정되 지 않고 적용가능하며, 예컨대, 사파이어(Al2O3), 실리콘 카바이드(SiC), 산화아연(ZnO), 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN), 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs), 인듐인(InP) 또는 인듐비소(InAs) 중에서 선택되는 어느 하나의 물질로 이루어질 수 있다.Here, the substrate 41 is preferably implemented as a transparent glass substrate, but is not limited thereto, and the substrate 41 may be used without particular limitation as long as it is used as a substrate of a semiconductor device, for example, sapphire (Al 2 O 3). ), Silicon carbide (SiC), zinc oxide (ZnO), gallium nitride (GaN), aluminum nitride (AlN), indium nitride (InN), silicon (Si), germanium (Ge), gallium arsenide (GaAs), indium phosphorus It may be made of any one material selected from (InP) or indium arsenide (InAs).

복수의 박막트랜지스터(42)는 기판(41) 상에 순차적으로 형성된 게이트 라인(GL)의 게이트 전극(48), 게이트 절연막(49), 활성층(50), 오믹 접촉층(51), 소오스/드레인 전극(52a 및 52b)을 구비한다.The plurality of thin film transistors 42 may include the gate electrode 48, the gate insulating layer 49, the active layer 50, the ohmic contact layer 51, and the source / drain of the gate line GL sequentially formed on the substrate 41. Electrodes 52a and 52b are provided.

복수의 데이터 라인(DL)은 게이트 절연막(49) 상에 형성되어 있으며, 각 게이트 라인(GL)과 서로 교차 형성되어 다수의 화소영역을 정의한다.The plurality of data lines DL are formed on the gate insulating layer 49 and cross each other with each gate line GL to define a plurality of pixel regions.

복수의 공통전극라인(43)은 각 게이트 라인(GL)과 수직이면서 각 데이터 라인(DL)과 평행한 방향으로 일정간격 이격되도록 화소영역을 가로질러 게이트 절연막(49) 상에 형성되어 있다.A plurality of common electrode lines 43 are formed on the gate insulating layer 49 across the pixel region so as to be spaced apart from each other in a direction perpendicular to the gate lines GL and parallel to the data lines DL.

게이트 전극(48)은 박막트랜지스터(42) 영역의 기판(41)의 상부면에 형성되어 있으며, 예컨대, 알루미늄(Al), 은(Ag), 금(Au), 구리(Cu), 몰리브덴(Mo), 알루미늄 합금(AlNd), 크롬(Cr) 또는 티타늄(Ti) 중 적어도 어느 하나의 금속물질 및 그 합금계열의 금속재료로 형성됨이 바람직하다.The gate electrode 48 is formed on the upper surface of the substrate 41 in the region of the thin film transistor 42 and includes, for example, aluminum (Al), silver (Ag), gold (Au), copper (Cu), and molybdenum (Mo). ), At least one metal material of aluminum alloy (AlNd), chromium (Cr), or titanium (Ti) and a metal material of the alloy series.

게이트 절연막(49)은 게이트 전극(48)을 포함한 기판(41)의 전면에 소정두께로 형성되어 있으며, 예컨대, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiONx) 등을 이용하여 구현할 수 있다.The gate insulating film 49 is formed to have a predetermined thickness on the entire surface of the substrate 41 including the gate electrode 48. For example, a silicon oxide film (SiO 2 ), a silicon nitride film (SiNx), a silicon oxynitride film (SiONx), or the like may be formed. Can be implemented.

제1 보호막(44)은 각 박막트랜지스터(42)가 형성된 기판(41)의 전면 상부를 덮도록 형성되어 있다.The first passivation layer 44 is formed to cover the upper surface of the front surface of the substrate 41 on which the thin film transistors 42 are formed.

제1 화소전극의 제1 내지 제3 전극(45a 내지 45c)은 제1 보호막(44)의 상부면에 형성되어 있으며, 제1 화소전극의 제1 전극(45a)은 제1 콘택홀(53)을 통해 소오스 전극(52a)과 연결되어 있고, 제1 화소전극의 제2 전극(45b)은 제2 콘택홀(54)을 통해 공통전극라인(43)과 연결되어 있으며, 제1 화소전극의 제3 전극(45c)은 박막트랜지스터(42)의 채널영역 상부가 중첩되도록 형성되어 있다.The first to third electrodes 45a to 45c of the first pixel electrode are formed on the upper surface of the first passivation layer 44, and the first electrode 45a of the first pixel electrode is the first contact hole 53. The second electrode 45b of the first pixel electrode is connected to the common electrode line 43 through the second contact hole 54 through the first electrode of the first pixel electrode. The three electrodes 45c are formed to overlap the upper portion of the channel region of the thin film transistor 42.

여기에서 (n)(n=1,2,3,…) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(42)의 소오스 전극(52a)에 연결되어 있는 제1 화소전극의 제1 전극(45a)과, 공통전극라인(43)에 연결되어 있는 제1 화소전극의 제2 전극(45b)과, 전단인 (n-1)(n=1 제외) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(42)의 채널영역 상부가 중첩되도록 형성된 제1 화소전극의 제3 전극(45c)은 각각 서로 분리되도록 형성되어 있다.Here, the first electrode 45a of the first pixel electrode connected to the source electrode 52a of the thin film transistor 42 formed on the (n) (n = 1, 2, 3, ...) th gate line GL. And a thin film transistor 42 formed on the second electrode line 45b of the first pixel electrode connected to the common electrode line 43 and on the (n-1) (n = 1) gate line GL which is the front end. The third electrodes 45c of the first pixel electrode formed to overlap the upper portion of the channel region are respectively separated from each other.

제2 보호막(46)은 제1 화소전극의 제1 내지 제3 전극(45a 내지 45c)을 포함한 기판(41)의 전면 상부면을 덮도록 형성되어 있다.The second passivation layer 46 is formed to cover the upper surface of the front surface of the substrate 41 including the first to third electrodes 45a to 45c of the first pixel electrode.

제2 화소전극(47)은 제1 화소전극의 제1 내지 제3 전극(45a 내지 45c)과 중첩되도록 일체형으로 제2 보호막(46)의 상부면에 형성되어 있고, 제1 콘택홀(53)을 통해 소오스 전극(52a)과 연결된 제1 화소전극의 제1 전극(45a)과 연결되도록 형성되어 있으며, 제3 콘택홀(55)을 통해 전단인 (n-1)(n=1 제외) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(42)의 채널영역 상부를 덮고 있는 제1 화소전극의 제3 전극(45c)과 연결되도록 형성되어 있다.The second pixel electrode 47 is integrally formed on the upper surface of the second passivation layer 46 so as to overlap the first to third electrodes 45a to 45c of the first pixel electrode, and the first contact hole 53 is formed. (N-1) (except n = 1) that is formed to be connected to the first electrode 45a of the first pixel electrode connected to the source electrode 52a through the third contact hole 55. It is formed to be connected to the third electrode 45c of the first pixel electrode covering the upper portion of the channel region of the thin film transistor 42 formed on the gate line GL.

한편, 본 발명의 일 실시예에 적용된 제2 화소전극(47)은 제1 화소전극의 제1 내지 제3 전극(45a 내지 45c)과 중첩되도록 형성하였지만, 이에 국한하지 않으며, 제2 화소전극(47)은 제1 화소전극의 제2 전극(45b)만 중첩되도록 형성함이 바람직하며, 제1 화소전극의 제1 및 제3 전극(45a 및 45c)과 적어도 일부분이 중첩되도록 형성할 수도 있다.Meanwhile, the second pixel electrode 47 applied to the exemplary embodiment of the present invention is formed to overlap the first to third electrodes 45a to 45c of the first pixel electrode, but is not limited thereto. 47 may be formed so that only the second electrode 45b of the first pixel electrode overlaps, and at least a portion of the first and third electrodes 45a and 45c of the first pixel electrode may overlap.

다른 한편, 첫 번째 게이트 라인(GL) 즉, (n=1) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(42)와 대응되는 화소영역의 경우, 제1 화소전극의 제3 전극(45c)은 형성되지 않도록 함이 바람직하다.On the other hand, in the pixel region corresponding to the thin film transistor 42 formed on the first gate line GL, that is, the (n = 1) th gate line GL, the third electrode 45c of the first pixel electrode is It is preferable not to form.

그리고, 제1 화소전극의 제2 전극(45b)과 제2 화소전극(47)은 캐패시터부(57)를 형성한다.The second electrode 45b and the second pixel electrode 47 of the first pixel electrode form a capacitor 57.

본 발명의 일 실시예에 따른 디지털 엑스-레이 검출기의 동작을 이하에 설명한다.The operation of the digital x-ray detector according to an embodiment of the present invention will be described below.

제2 화소전극(47)의 상부에는 엑스-레이 조사에 의해서 전자-정공쌍을 방출하는 광변환부(미도시)(예컨대, a-Se)가 증착되어 있다. 먼저, 엑스-레이 신호가 디지털 엑스-레이 검출기에 입력되면, 엑스-레이에 의하여 상기 광변환부에서 전자-정공쌍을 형성시킨다.A light conversion unit (not shown) (eg, a-Se) that emits an electron-hole pair by X-ray irradiation is deposited on the second pixel electrode 47. First, when the x-ray signal is input to the digital x-ray detector, the electron conversion hole is formed in the light conversion unit by the x-ray.

이렇게, 형성된 전자-정공쌍은 고압직류장치에 의해서 각각의 방향으로 분리가 되고, 전하는 CCE(Charge Collecting Electrode) 즉, 제2 화소전극(47)을 통하 여 캐패시터부(57)에 저장된다. 이렇게 저장된 전하는 박막트랜지스터(42)를 구동시켜 데이터 배선(DL)의 끝단에 연결된 집적 회로부로 이동된다. 상기 집적 회로부에서는 이렇게 전달된 전하를 영상신호로 변환시켜 엑스-레이 촬영 결과를 표시하게 된다.Thus, the formed electron-hole pairs are separated in each direction by the high-pressure direct current device, and the charge is stored in the capacitor portion 57 through the charge collecting electrode (CCE), that is, the second pixel electrode 47. The stored charge is driven by the thin film transistor 42 to move to the integrated circuit unit connected to the end of the data line DL. In the integrated circuit unit, the transferred charge is converted into an image signal to display an X-ray photographing result.

그리고, 제2 화소전극(47) 중에서 전단 화소 즉, (n-1) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(42)에서 연장되어 형성된 제2 화소전극(47)에 포획된 전하들은 전단 화소가 구동될 때 모두 외부로 빠져나가 버리게 되므로, 자단 화소 즉, (n) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(42)에 영향을 미치지 않게 된다.The charges captured by the second pixel electrode 47 extending from the thin film transistor 42 formed on the front pixel, that is, the (n-1) th gate line GL, of the second pixel electrode 47 are the front pixel. Since all are driven to the outside when is driven, it does not affect the thin-film transistor 42 formed in the rosewood pixel, that is, the (n) th gate line GL.

만약, 상기 광변환부에서 방출된 전하에 의해서 제2 화소전극(47)에 비정상적인 고전압이 걸리면 제3 콘택홀(55)에 의해 연결된 제1 화소전극의 제3 전극(45c)에도 동일한 전압이 걸리고, 백게이트 효과에 의해서 박막트랜지스터(42)가 턴온되어 전하가 빠져나가 캐패시터부(57)나 박막트랜지스터(42)가 고전압에 의해서 파괴되지 않도록 해준다.If an abnormal high voltage is applied to the second pixel electrode 47 by the charge emitted from the photoconversion unit, the same voltage is applied to the third electrode 45c of the first pixel electrode connected by the third contact hole 55. The thin film transistor 42 is turned on by the back gate effect so that the charge is discharged so that the capacitor 57 and the thin film transistor 42 are not destroyed by the high voltage.

그러나, 백게이트 효과가 너무 크면 정상적인 전압이 걸린 상태에서도 박막트랜지스터(42)를 턴온시켜 엑스-레이 촬영 정보에 많은 영향을 미치게 된다. 이에 제품 특성에 맞는 적당한 백게이트 효과를 만들어야 하는데, 본 발명의 일 실시예에 따르면, 제1 보호막(44)의 두께(d) 변경만으로 원하는 백게이트 효과를 만들 수 있다.However, if the backgate effect is too large, the thin film transistor 42 is turned on even when a normal voltage is applied, which affects much of the X-ray imaging information. Therefore, a suitable backgate effect should be made according to product characteristics. According to one embodiment of the present invention, a desired backgate effect can be made only by changing the thickness d of the first passivation layer 44.

이하에는 본 발명의 일 실시예에 따른 디지털 엑스-레이 검출기의 제조방법을 상세하게 설명하기로 한다.Hereinafter, a method of manufacturing a digital x-ray detector according to an embodiment of the present invention will be described in detail.

도 7a 내지 도 7h는 본 발명의 일 실시예에 따른 디지털 엑스-레이 검출기의 제조방법을 설명하기 위한 단면도이다.7A to 7H are cross-sectional views illustrating a method of manufacturing a digital x-ray detector according to an exemplary embodiment of the present invention.

도 7a를 참조하면, 기판(41) 상에 게이트 전극(48)을 포함한 게이트 라인(Gate Line, GL)(도 4 참조)을 형성한다. 즉, 기판(41) 상에 불투명 금속막의 증착 및 이에 대한 패터닝을 통해 박막트랜지스터(42)(도 4 및 도 6 참조) 형성부의 기판(41) 부분 상에 게이트 전극(48)을 포함한 게이트 라인(GL)을 형성한다.Referring to FIG. 7A, gate lines GL including the gate electrode 48 are formed on the substrate 41 (see FIG. 4). That is, a gate line including a gate electrode 48 on a portion of the substrate 41 of the thin film transistor 42 (see FIGS. 4 and 6) is formed by depositing and patterning an opaque metal film on the substrate 41. GL).

도 7b 및 도 7c를 참조하면, 게이트 전극(48)을 포함한 게이트 라인(GL)을 덮도록 기판(41)의 전체 상부면에 게이트 절연막(49)을 증착한 후, 기판 결과물 상에 a-Si막과 n+ a-Si막을 차례로 증착한 상태에서 이들을 패터닝하여 게이트 전극(48) 상부의 게이트 절연막(49) 부분 상에 활성층(50)을 형성한다.Referring to FIGS. 7B and 7C, after the gate insulating layer 49 is deposited on the entire upper surface of the substrate 41 to cover the gate line GL including the gate electrode 48, a-Si is formed on the substrate resultant. The active layer 50 is formed on the portion of the gate insulating film 49 above the gate electrode 48 by patterning the films and the n + a-Si films in this order.

그런 다음, 활성층(50) 상에 후술하는 소오스/드레인 전극(52a 및 52b)이 형성될 위치에 오믹 접촉층(51)을 형성하여 채널영역을 정의한다.Then, the ohmic contact layer 51 is formed on the active layer 50 to form the source / drain electrodes 52a and 52b described later to define the channel region.

도 7d를 참조하면, 소오스/드레인(Source/Drain)용 금속막을 증착한 후, 이를 패터닝해서 오믹 접촉층(51) 상에 소오스/드레인 전극(52a 및 52b)을 포함한 데이터 라인(DL)을 형성하고, 이를 통해, 박막트랜지스터(42)를 구성한다. 이와 동시에, 상기 소오스/드레인(Source/Drain)용 금속막을 이용하여 게이트 라인(GL)과 수직이면서 데이터 라인(DL)과 평행한 방향으로 일정간격 이격되도록 화소영역을 가로질러 공통전극라인(43)을 형성한다.Referring to FIG. 7D, a metal film for source / drain is deposited and then patterned to form a data line DL including source / drain electrodes 52a and 52b on the ohmic contact layer 51. And, through this, the thin film transistor 42 is configured. At the same time, the common electrode line 43 is crossed across the pixel area by using the source / drain metal film to be spaced apart at regular intervals in a direction perpendicular to the gate line GL and parallel to the data line DL. To form.

도 7e를 참조하면, 박막트랜지스터(42) 및 공통전극라인(43)을 포함한 게이트 절연막(49)의 전체 상부면에 예컨대, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiONx) 등의 물질을 이용하여 소정두께의 제1 보호막(44)을 형성한 후, 소오스 전극(52a) 및 공통전극라인(42)의 일부분이 각각 노출되도록 제1 및 제2 콘택홀(53 및 54)을 형성한다.Referring to FIG. 7E, for example, a silicon oxide film (SiO 2 ), a silicon nitride film (SiNx), or a silicon oxynitride film (SiONx) is formed on the entire upper surface of the gate insulating film 49 including the thin film transistor 42 and the common electrode line 43. After the formation of the first passivation layer 44 having a predetermined thickness using a material such as), portions of the source electrode 52a and the common electrode line 42 are exposed to expose the first and second contact holes 53 and 54, respectively. ).

도 7f를 참조하면, (n) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(42) 영역의 제1 보호막(44) 상에 제1 콘택홀(53)을 통해 소오스 전극(52a)의 일부분과 연결되도록 제1 화소전극의 제1 전극(45a)을 형성하고, 각 화소영역의 제1 보호막(44) 상에 제2 콘택홀(54)을 통해 공통전극라인(43)과 연결되도록 제1 화소전극의 제2 전극(45b)을 형성하며, (n-1) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(42) 영역의 제1 보호막(44) 상에 박막트랜지스터(42)의 채널영역이 중첩되도록 제1 화소전극의 제3 전극(45c)을 형성한다.Referring to FIG. 7F, a portion of the source electrode 52a is connected to the first passivation layer 44 on the first passivation layer 44 in the region of the (n) th gate line GL through the first contact hole 53. The first electrode 45a of the first pixel electrode is formed to be formed, and the first pixel electrode is connected to the common electrode line 43 through the second contact hole 54 on the first passivation layer 44 of each pixel region. Forming a second electrode 45b and overlapping a channel region of the thin film transistor 42 on the first passivation layer 44 of the thin film transistor 42 region formed on the (n-1) th gate line GL. The third electrode 45c of the first pixel electrode is formed.

도 7g를 참조하면, 제1 화소전극의 제1 내지 제3 전극(45a 내지 45c)을 포함한 제1 보호막(44)의 전체 상부면에 예컨대, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx) 또는 실리콘 산화질화막(SiONx) 등의 물질을 이용하여 소정두께의 제2 보호막(46)을 형성한 후, 소오스 전극(52a)에 접속된 제1 화소전극의 제1 전극(45a)의 일부분을 노출시킴과 아울러 도 4 및 도 5에 도시된 바와 같이, (n-1) 번째 게이트 라인(GL) 영역에 형성된 제1 화소전극의 제3 전극(45c)의 일부분이 노출되도록 제3 콘택홀(55)을 형성한다.Referring to FIG. 7G, a silicon oxide film (SiO 2 ), a silicon nitride film (SiNx), or the like may be formed on the entire upper surface of the first passivation layer 44 including the first to third electrodes 45a to 45c of the first pixel electrode. After forming the second protective film 46 having a predetermined thickness using a material such as a silicon oxynitride film (SiONx), a portion of the first electrode 45a of the first pixel electrode connected to the source electrode 52a is exposed. 4 and 5, the third contact hole 55 is exposed so that a part of the third electrode 45c of the first pixel electrode formed in the (n-1) th gate line GL region is exposed. To form.

도 7h를 참조하면, 각 화소영역을 비롯한 박막트랜지스터(42) 영역의 제2 보호막(46) 상에 제1 화소전극의 제1 내지 제3 전극(45a 내지 45c) 및 공통전극라인(43)을 덮도록 제2 화소전극(47)을 형성하되, 제2 화소전극(47)은 제1 콘택홀(53)을 통해 (n) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(42)의 소오스 전극(52a)과 접속된 제1 화소전극의 제1 전극(45a)과 연결되도록 형성함과 아울러 (n-1) 번째 게이트 라인(GL)에 형성된 박막트랜지스터(42) 영역의 제2 보호막(46) 상에 제3 콘택홀(55)을 통해 박막트랜지스터(42)의 채널영역 상부를 덮고 있는 제1 화소전극의 제3 전극(45c)과 연결되도록 연장 형성한다. 이에 따라 도 4에 도시된 바와 같이, 본 발명의 일 실시예에 적용된 새로운 이층 머쉬룸(M) 구조를 형성하게 된다.Referring to FIG. 7H, the first to third electrodes 45a to 45c and the common electrode line 43 of the first pixel electrode may be formed on the second passivation layer 46 of the thin film transistor 42 including the pixel area. The second pixel electrode 47 is formed to cover the second pixel electrode 47, and the source electrode of the thin film transistor 42 formed in the (n) th gate line GL through the first contact hole 53. It is formed to be connected to the first electrode 45a of the first pixel electrode connected to the 52a, and on the second passivation layer 46 in the region of the thin film transistor 42 formed on the (n-1) th gate line GL. An extension is formed to be connected to the third electrode 45c of the first pixel electrode covering the upper portion of the channel region of the thin film transistor 42 through the third contact hole 55. Accordingly, as shown in Figure 4, to form a new two-layer mushroom (M) structure applied to an embodiment of the present invention.

전술한 본 발명에 따른 디지털 엑스-레이 검출기 및 그 제조방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.Although a preferred embodiment of the digital x-ray detector and a method of manufacturing the same according to the present invention has been described above, the present invention is not limited thereto, but the scope of the claims and the detailed description of the invention and the accompanying drawings are various. It is possible to carry out the transformation to this also belongs to the present invention.

도 1은 종래의 디지털 엑스-레이 검출기의 구성을 나타내는 평면도이다.1 is a plan view showing the configuration of a conventional digital x-ray detector.

도 2 및 도 3은 각각 도 1의 A-A' 및 B-B'선 단면도이다.2 and 3 are cross-sectional views taken along line A-A 'and B-B' of FIG. 1, respectively.

도 4는 본 발명의 일 실시예에 따른 디지털 엑스-레이 검출기의 구성을 나타내는 평면도이다.4 is a plan view illustrating a configuration of a digital x-ray detector according to an exemplary embodiment of the present invention.

도 5 및 도 6은 각각 도 4의 C-C' 및 D-D'선 단면도이다.5 and 6 are cross-sectional views taken along lines C-C 'and D-D' of FIG. 4, respectively.

도 7a 내지 도 7h는 본 발명의 일 실시예에 따른 디지털 엑스-레이 검출기의 제조방법을 설명하기 위한 단면도이다.7A to 7H are cross-sectional views illustrating a method of manufacturing a digital x-ray detector according to an exemplary embodiment of the present invention.

Claims (5)

기판 상에 형성되며, 게이트 전극을 포함하는 복수의 게이트 라인;A plurality of gate lines formed on the substrate and including the gate electrodes; 각 게이트 라인을 포함한 기판 전면에 형성되는 게이트 절연막;A gate insulating film formed on the entire surface of the substrate including each gate line; 상기 게이트 절연막 상에 각 게이트 라인과 서로 교차 형성되어 다수의 화소영역을 정의하는 복수의 데이터 라인;A plurality of data lines intersecting with each gate line on the gate insulating layer to define a plurality of pixel regions; 상기 게이트 절연막 상에 각 데이터 라인과 평행하게 형성되는 복수의 공통전극라인;A plurality of common electrode lines formed in parallel with each data line on the gate insulating layer; 상기 게이트 라인들 중 n번째 게이트 라인에 형성되며, 활성층 및 오믹 접촉층에 의해 정의되는 채널영역과, 상기 데이터 라인과 함께 형성되는 소오스/드레인 전극을 포함하는 복수의 박막트랜지스터;A plurality of thin film transistors formed on an n-th gate line of the gate lines and including a channel region defined by an active layer and an ohmic contact layer, and a source / drain electrode formed together with the data line; 각 박막트랜지스터가 형성된 기판 전면상부를 덮도록 형성되는 제1 보호막;A first passivation layer formed to cover the upper surface of the substrate on which the thin film transistors are formed; 각 박막트랜지스터의 소오스 전극과 연결되도록 형성되는 제1 전극과, 각 공통전극 라인과 연결되도록 형성되는 제2 전극과, 상기 게이트 라인들 중 n-1번째 게이트 라인에 형성된 박막트랜지스터의 채널영역 상부에 형성되는 제3 전극으로 이루어지는 제1 화소전극;A first electrode formed to be connected to the source electrode of each thin film transistor, a second electrode formed to be connected to each common electrode line, and an upper portion of the channel region of the thin film transistor formed at the n-1 th gate line among the gate lines. A first pixel electrode formed of a third electrode formed thereon; 상기 제1 화소전극을 포함한 기판 전면상부를 덮도록 형성된 제2 보호막; 및A second passivation layer formed to cover an upper surface of the substrate including the first pixel electrode; And 상기 제2 보호막의 상부에 형성되고, 상기 제1 화소전극의 제1 및 제3 전극과 각각 연결되며, 상기 제1 화소전극의 제2 전극과 중첩되도록 형성되는 제2 화소전극을 포함하는 디지털 엑스-레이 검출기.And a second pixel electrode formed on the second passivation layer, the second pixel electrode being connected to the first and third electrodes of the first pixel electrode and overlapping the second electrode of the first pixel electrode. -Ray detector. 제1 항에 있어서,According to claim 1, 상기 제1 화소전극의 제1 내지 제3 전극은 서로 분리되어 형성되는 것을 특징으로 하는 디지털 엑스-레이 검출기.And first to third electrodes of the first pixel electrode are separated from each other. 제1 항에 있어서,According to claim 1, 상기 제1 화소전극의 제1 전극은 각 박막트랜지스터 영역의 제1 보호막 상에 소오스 전극의 일부분이 노출되도록 형성된 제1 콘택홀을 통해 상기 소오스 전극의 일부분과 연결되게 형성되고,The first electrode of the first pixel electrode is formed to be connected to a portion of the source electrode through a first contact hole formed to expose a portion of the source electrode on the first passivation layer of each thin film transistor region. 상기 제1 화소전극의 제2 전극은 화소영역의 제1 보호막 상에 상기 공통전극라인의 일부분이 노출되도록 형성된 제2 콘택홀을 통해 상기 공통전극 라인과 연결되게 형성되는 것을 특징으로 하는 디지털 엑스-레이 검출기.And the second electrode of the first pixel electrode is connected to the common electrode line through a second contact hole formed to expose a portion of the common electrode line on the first passivation layer of the pixel region. Ray detector. 기판 상에 게이트 전극을 포함한 복수의 게이트 라인을 형성하는 단계;Forming a plurality of gate lines including a gate electrode on the substrate; 각 게이트 라인을 덮도록 상기 기판 전면에 게이트 절연막을 증착한 후, 패터닝을 통해 상기 게이트 라인들 중 n번째 게이트 라인의 게이트 전극 상부의 게이트 절연막 상에 활성층 및 오믹 접촉층을 순차적으로 형성하여 채널영역을 정의하 고, 상기 오믹 접촉층 상에 소오스/드레인 전극을 형성하여 복수의 박막트랜지스터를 구성함과 동시에 상기 게이트 절연막 상에 다수의 화소영역이 정의되도록 각 게이트 라인과 서로 교차되게 복수의 데이터 라인을 형성하는 단계;After depositing a gate insulating film on the entire surface of the substrate to cover each gate line, the channel region is formed by sequentially forming an active layer and an ohmic contact layer on the gate insulating film on the gate electrode of the n-th gate line of the gate lines through patterning And a plurality of data lines to form a plurality of thin film transistors by forming source / drain electrodes on the ohmic contact layer and to cross each gate line so that a plurality of pixel regions are defined on the gate insulating layer. Forming a; 상기 게이트 절연막 상에 각 데이터 라인과 평행하게 화소를 가로질러 공통전극라인을 형성하는 단계;Forming a common electrode line on the gate insulating film to cross the pixel in parallel with each data line; 각 박막트랜지스터 및 공통전극 라인을 포함한 게이트 절연막의 전체 상부면에 제1 보호막을 형성한 후, 상기 소오스 전극 및 상기 공통전극 라인의 일부분이 각각 노출되도록 제1 및 제2 콘택홀을 형성하는 단계;Forming a first passivation layer on the entire upper surface of the gate insulating layer including each thin film transistor and the common electrode line, and then forming first and second contact holes to expose the source electrode and the portion of the common electrode line, respectively; 각 박막트랜지스터 영역의 제1 보호막 상에 상기 제1 콘택홀을 통해 상기 소오스 전극과 연결되도록 형성된 제1 전극과, 각 화소영역의 제1 보호막 상에 상기 제2 콘택홀을 통해 상기 공통전극 라인과 연결되도록 형성된 제2 전극과, 상기 게이트 라인들 중 n-1번째 게이트 라인에 형성된 박막트랜지스터 채널영역의 제1 보호막 상에 형성된 제3 전극으로 이루어진 제1 화소전극을 형성하는 단계;A first electrode formed on the first passivation layer of each thin film transistor region to be connected to the source electrode through the first contact hole, and the common electrode line through the second contact hole on the first passivation layer of each pixel region; Forming a first pixel electrode including a second electrode formed to be connected and a third electrode formed on a first passivation layer of the thin film transistor channel region formed on the n−1 th gate line among the gate lines; 상기 제1 화소전극을 포함한 제1 보호막 전면에 제2 보호막을 형성한 후, 상기 제1 전극의 일부분을 노출시킴과 아울러 상기 제3 전극의 일부분이 노출되도록 제3 콘택홀을 형성하는 단계; 및After forming a second passivation layer on the entire surface of the first passivation layer including the first pixel electrode, exposing a portion of the first electrode and forming a third contact hole to expose a portion of the third electrode; And 상기 제2 보호막 상에 상기 제2 전극이 중첩되도록 제2 화소전극을 형성하되, 상기 제2 화소전극은 상기 제1 전극과 연결되도록 형성함과 아울러 상기 제3 콘택홀을 통해 상기 제3 전극과 연결되도록 형성하는 단계를 포함하는 것을 특징으로 하는 디지털 엑스-레이 검출기의 제조방법.A second pixel electrode is formed on the second passivation layer so that the second electrode overlaps, and the second pixel electrode is formed to be connected to the first electrode, and the third electrode is formed through the third contact hole. The method of manufacturing a digital x-ray detector comprising the step of forming to be connected. 제4 항에 있어서,5. The method of claim 4, 상기 제1 화소전극의 제1 내지 제3 전극은 서로 분리되어 형성하는 것을 특징으로 하는 디지털 엑스-레이 검출기의 제조방법.And a first to third electrodes of the first pixel electrode are separated from each other.
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