KR101027696B1 - Current sensing circuit and semiconductor memory apparatus using the same - Google Patents

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Abstract

PURPOSE: A current sensing circuit and a semiconductor memory apparatus using the same are provided to reduce unnecessary current consumption through a stable sensing operation. CONSTITUTION: In a current sensing circuit and a semiconductor memory apparatus using the same, a current mirror(10 1) supplies a mirror current. A secondary current mirror(10 2) additionally supplies the mirror current. The size of the mirror current corresponds to a current control code. A first current sink unit(20) sinks the current corresponding to an input code. A second current sink unit(30) sinks the current corresponding to the input code. A comparison unit(40) compares the levels of the sink current of the first and second sink. The comparison unit outputs a comparison result signal.

Description

전류 센싱 회로 및 그를 이용한 반도체 메모리 장치{CURRENT SENSING CIRCUIT AND SEMICONDUCTOR MEMORY APPARATUS USING THE SAME}Current sensing circuit and semiconductor memory device using same {CURRENT SENSING CIRCUIT AND SEMICONDUCTOR MEMORY APPARATUS USING THE SAME}

본 발명은 반도체 메모리 장치에 관한 것으로서, 전류 센싱 회로를 이용하여 페이지 버퍼를 체크하는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a technique for checking a page buffer using a current sensing circuit.

비휘발성 메모리의 일종인 플래시 메모리(FLASH MEMORY)의 메모리 셀(MEMORY CELL)은 프로그래밍 동작을 통해서 데이터를 저장하게 된다. 플래시 메모리(FLASH MEMORY)에는 수많은 메모리 셀이 배치되어 있는데, 공정상의 한계로 인하여 각 메모리 셀의 프로그래밍 특성 차이가 발생하고 있다.A memory cell of a flash memory, which is a kind of nonvolatile memory, stores data through a programming operation. A large number of memory cells are arranged in a flash memory, and a difference in programming characteristics of each memory cell occurs due to process limitations.

따라서 일정 수의 메모리 셀이 할당된 메모리 셀 그룹을 프로그래밍 한 이후에 메모리 셀이 정확하게 프로그래밍 되었는지를 확인하는 검증작업이 필요하다. 이러한 검증작업을 통해서 프로그래밍이 정상적으로 수행되지 않은 메모리 셀의 수를 체크하게 된다. 일반적으로 프로그래밍이 정상적으로 수행되지 않은 메모리 셀의 개수가 허용된 범위 보다 적다면 정상이라고 판별한다. 이와 같은 검증작업은 전류 센싱 회로를 이용하여 수행하게 되는데, 동시에 검증해야하는 메모리 셀의 수가 많은 경우, 전류 센싱 회로의 동작이 원활하게 이루어지지 않는 경우가 발생한다.Therefore, after programming a group of memory cells to which a certain number of memory cells are allocated, a verification operation is required to confirm whether the memory cells are correctly programmed. This verification checks the number of memory cells for which programming was not normally performed. In general, if the number of memory cells for which programming is not normally performed is smaller than the allowed range, it is determined to be normal. Such verification is performed by using a current sensing circuit. When the number of memory cells to be verified at the same time is large, the operation of the current sensing circuit may not be performed smoothly.

본 발명은 안정적인 센싱동작을 수행하는 전류 센싱 회로 및 반도체 메모리 장치를 제공한다.The present invention provides a current sensing circuit and a semiconductor memory device for performing a stable sensing operation.

본 발명의 일 실시예에 따르면, 미러 전류를 공급하는 전류 미러부; 전류조절코드에 대응하는 크기의 미러 전류를 추가적으로 공급하는 보조 전류 미러부; 상기 전류 미러부 및 보조 전류 미러부에서 출력되는 상기 미러 전류를 제공받아 입력코드에 대응하는 크기의 전류를 싱킹하는 제1 전류 싱크부; 상기 전류 미러부 및 상기 보조 전류 미러부에서 출력되는 상기 미러 전류를 제공받아 상기 전류조절코드에 대응하는 크기의 전류를 싱킹하는 제2 전류 싱크부; 및 상기 제1 전류 싱크부를 통해서 흐르는 싱크 전류와 상기 제2 전류 싱크부를 통해서 흐르는 싱크 전류의 크기를 비교하여 비교결과신호를 출력하는 비교부를 제공한다.According to one embodiment of the invention, the current mirror unit for supplying a mirror current; An auxiliary current mirror unit for additionally supplying a mirror current having a size corresponding to the current control code; A first current sink unit receiving the mirror current output from the current mirror unit and the auxiliary current mirror unit to sink a current having a magnitude corresponding to an input code; A second current sink unit receiving the mirror current output from the current mirror unit and the auxiliary current mirror unit to sink a current having a magnitude corresponding to the current control code; And a comparison unit outputting a comparison result signal by comparing the magnitude of the sink current flowing through the first current sink unit and the sink current flowing through the second current sink unit.

또한, 본 발명의 다른 실시예에 따르면, 복수의 메모리 셀; 상기 복수의 메모리 셀의 프로그래밍 상태에 대응하는 코드값을 갖는 프로그래밍 상태코드를 출력하는 복수의 페이지 버퍼; 미러 전류를 공급하는 전류 미러부; 체크비트 조절코드에 대응하는 크기의 미러 전류를 추가적으로 공급하는 보조 전류 미러부; 상기 전류 미러부 및 상기 보조 전류 미러부에서 출력되는 상기 미러 전류를 제공받아 상기 프로그래밍 상태코드에 대응하는 크기의 전류를 싱킹하는 제1 전류 싱크부; 상 기 전류 미러부 및 상기 보조 전류 미러부에서 출력되는 상기 미러 전류를 제공받아 상기 체크비트 조절코드에 대응하는 크기의 전류를 싱킹하는 제2 전류 싱크부; 및 상기 제1 전류 싱크부를 통해서 흐르는 싱크 전류와 상기 제2 전류 싱크부를 통해서 흐르는 싱크 전류의 크기를 비교하여 비교결과에 대응하는 페이지 버퍼 검출신호를 출력하는 비교부를 구비하는 반도체 메모리 장치가 제공된다.In addition, according to another embodiment of the present invention, a plurality of memory cells; A plurality of page buffers for outputting a programming state code having a code value corresponding to a programming state of the plurality of memory cells; A current mirror unit for supplying a mirror current; An auxiliary current mirror unit for additionally supplying a mirror current having a size corresponding to the check bit control code; A first current sink unit receiving the mirror current output from the current mirror unit and the auxiliary current mirror unit to sink a current having a magnitude corresponding to the programming status code; A second current sink unit receiving the mirror current output from the current mirror unit and the auxiliary current mirror unit to sink a current having a magnitude corresponding to the check bit control code; And a comparator configured to compare a magnitude of the sink current flowing through the first current sink and the sink current flowing through the second current sink to output a page buffer detection signal corresponding to a comparison result.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.

도 1은 본 발명의 실시예에 따른 전류 센싱 회로의 구성도이다.1 is a block diagram of a current sensing circuit according to an embodiment of the present invention.

본 실시예에 따른 전류 센싱 회로는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.The current sensing circuit according to the present embodiment includes only a brief configuration for clearly describing the technical idea to be proposed.

도 1을 참조하면, 전류 센싱 회로는 전류 미러부(10_1)와, 보조 전류 미러부(10_2)와, 제1 전류 싱크부(20)와, 제2 전류 싱크부(30)와, 비교부(40)를 구비한다.Referring to FIG. 1, the current sensing circuit includes a current mirror unit 10_1, an auxiliary current mirror unit 10_2, a first current sink unit 20, a second current sink unit 30, and a comparison unit ( 40).

상기와 같이 구성되는 전류 센싱 회로의 세부구성과 주요동작을 살펴보면 다음과 같다.The detailed configuration and main operations of the current sensing circuit configured as described above are as follows.

전류 미러부(10_1)는 예정된 크기의 미러 전류(Mirror Current)를 기본적으로 공급한다. 전류 미러부(10_1)는 전원전압단(VSDC)과 제1 및 제2 출력노드(N1,N2) 사이에 접속되는 복수의 PMOS 트랜지스터(MP11,MP21)를 포함하고 있다. The current mirror unit 10_1 basically supplies a mirror current of a predetermined size. The current mirror unit 10_1 includes a plurality of PMOS transistors MP11 and MP21 connected between the power supply voltage terminal VSDC and the first and second output nodes N1 and N2.

보조 전류 미러부(10_2)는 전류조절코드(/C<32>,/C<16>,/C<8>)에 대응하는 크기의 미러 전류(Mirror Current)를 추가적으로 공급한다. 즉, 보조 전류 미러부(10_2)는 전류조절코드(/C<32>,/C<16>,/C<8>)의 코드값에 따라 공급하는 미러 전류의 크기를 조절한다. 보조 전류 미러부(10_2)는 전원전압단(VSDC)과 제1 및 제2 출력노드(N1,N2) 사이에 접속되며 전류조절코드(/C<32>,/C<16>,/C<8>)의 제어를 받는 복수의 PMOS 트랜지스터(MP12,MP13,MP14,MP22,MP23,MP34,MP31,MP32,MP33,MP41,MP42,MP43)를 포함하고 있다. 따라서 전류조절코드(/C<32>,/C<16>,/C<8>)의 코드값에 따라 턴온(TURN ON)되는 PMOS 트랜지스터(MP31,MP32,MP33,MP41,MP42,MP43)의 수가 조절되며, 턴온(TURN ON)되는 PMOS 트랜지스터의 수가 많을수록 더 큰 미러 전류가 추가적으로 공급된다.The auxiliary current mirror unit 10_2 additionally supplies a mirror current having a size corresponding to the current control codes / C <32>, / C <16>, and / C <8>. That is, the auxiliary current mirror unit 10_2 adjusts the magnitude of the mirror current supplied according to the code values of the current control codes / C <32>, / C <16>, and / C <8>. The auxiliary current mirror unit 10_2 is connected between the power supply voltage terminal VSDC and the first and second output nodes N1 and N2, and the current control codes (/ C <32>, / C <16>, / C < 8) a plurality of PMOS transistors MP12, MP13, MP14, MP22, MP23, MP34, MP31, MP32, MP33, MP41, MP42, and MP43. Therefore, the PMOS transistors MP31, MP32, MP33, MP41, MP42, and MP43 that are turned on according to the code values of the current control codes (/ C <32>, / C <16>, / C <8>) are The number is adjusted, and the larger the number of PMOS transistors turned on, the larger the mirror current is additionally supplied.

제1 전류 싱크부(20)는 전류 미러부(10_1) 및 보조 전류 미러부(10_2)에서 출력되는 미러 전류를 제공받아 입력코드(IN<1:1024>)에 대응하는 크기의 전류를 싱킹(Sinking)한다. 즉, 제1 전류 싱크부(20)는 입력코드(IN<1:1024>)의 코드값에 따라 싱킹(Sinking)하는 전류의 크기를 조절한다. 제1 전류 싱크부(20)는 제1 출력노드(N1)와 접지전압단(VSS) 사이에 접속되며 입력코드(IN<1:1024>)의 제어를 받는 복수의 NMOS 트랜지스터로 구성된다. 복수의 NMOS 트랜지스터는 서로 병렬로 접속 되어 있다. 따라서 입력코드(IN<1:1024>)의 코드값에 따라 턴온(TURN ON)되는 NMOS 트랜지스터의 수가 조절되며, 턴온(TURN ON)되는 NMOS 트랜지스터의 수가 많을수록 더 큰 싱크 전류가 흐르게 된다. 참고적으로 기준전압(VREF)의 제어를 받는 NMOS 트랜지스터는 기준전압(VREF)을 기본 바이어스 전압으로 이용하여 전류경로를 형성한다.The first current sink unit 20 receives the mirror current output from the current mirror unit 10_1 and the auxiliary current mirror unit 10_2 and sinks a current having a magnitude corresponding to the input code IN <1: 1024>. Sinking). That is, the first current sink 20 adjusts the amount of current sinking according to the code value of the input code IN <1: 1024>. The first current sink unit 20 is composed of a plurality of NMOS transistors connected between the first output node N1 and the ground voltage terminal VSS and controlled by the input code IN <1: 1024>. The plurality of NMOS transistors are connected in parallel with each other. Accordingly, the number of NMOS transistors turned on is adjusted according to the code value of the input code IN <1: 1024>, and the larger the number of NMOS transistors turned on, the larger sink current flows. For reference, an NMOS transistor controlled by the reference voltage VREF forms a current path using the reference voltage VREF as a basic bias voltage.

제2 전류 싱크부(30)는 전류 미러부(10_1) 및 보조 전류 미러부(10_2)에서 출력되는 미러 전류를 제공받아 전류조절코드(C<1:32>)에 대응하는 크기의 전류를 싱킹(Sinking)한다. 즉, 제2 전류 싱크부(30)는 전류조절코드(C<1:32>)의 코드값에 따라 싱킹(Sinking)하는 전류의 크기를 조절한다. 제2 전류 싱크부(30)는 제2 출력노드(N2)와 접지전압단(VSS) 사이에 접속되며 전류조절코드(C<1:32>)의 제어를 받는 복수의 NMOS 트랜지스터로 구성된다. 복수의 NMOS 트랜지스터는 서로 병렬로 접속되어 있다. 따라서 전류조절코드(C<1:32>)의 코드값에 따라 턴온(TURN ON)되는 NMOS 트랜지스터의 수가 조절되며, 턴온(TURN ON)되는 NMOS 트랜지스터의 수가 많을수록 더 큰 싱크 전류가 흐르게 된다. 참고적으로 기준전압(VREF)의 제어를 받는 NMOS 트랜지스터는 기준전압(VREF)을 기본 바이어스 전압으로 이용하여 전류경로를 형성한다.The second current sink unit 30 receives the mirror current output from the current mirror unit 10_1 and the auxiliary current mirror unit 10_2 to sink the current having a magnitude corresponding to the current control code C <1:32>. (Sinking) That is, the second current sink unit 30 adjusts the magnitude of the current sinking according to the code value of the current control code C <1:32>. The second current sink unit 30 is composed of a plurality of NMOS transistors connected between the second output node N2 and the ground voltage terminal VSS and controlled by the current control code C <1:32>. The plurality of NMOS transistors are connected in parallel with each other. Accordingly, the number of NMOS transistors turned on is adjusted according to the code value of the current control codes C <1:32>, and a larger sink current flows as the number of NMOS transistors turned on. For reference, an NMOS transistor controlled by the reference voltage VREF forms a current path using the reference voltage VREF as a basic bias voltage.

비교부(40)는 제1 전류 싱크부(20)를 통해서 흐르는 싱크 전류와 제2 전류 싱크부(30)를 통해서 흐르는 싱크 전류의 크기를 비교하여 비교결과신호(COMP_OUT)를 출력한다. 즉, 비교부(40)는 제2 전류 싱크부(30)를 통해서 흐르는 싱크 전류를 기준으로 하여 제1 전류 싱크부(20)를 통해서 흐르는 싱크 전류의 크기에 따라 비 교결과신호(COMP_OUT)의 레벨을 결정한다.The comparator 40 compares the magnitude of the sink current flowing through the first current sink 20 and the sink current flowing through the second current sink 30 to output a comparison result signal COMP_OUT. That is, the comparison unit 40 may compare the comparison result signal COMP_OUT according to the magnitude of the sink current flowing through the first current sink 20 based on the sink current flowing through the second current sink 30. Determine the level.

본 실시예에서 전류조절코드(C<1:32>)는 제2 전류 싱크부(30)를 통해서 흐르는 싱크 전류, 즉 기준 전류의 크기를 조절하게 된다. 또한, 전류조절코드(/C<32>,/C<16>,/C<8>)는 보조 전류 미러부(10_2)가 공급하는 추가적인 미러 전류의 크기도 조절하게 된다. 즉, 입력코드(IN<1:1024>)의 비트수가 많고 입력코드(IN<1:1024>) 중 활성화 된 비트 수의 범위를 감지하는 범위가 큰 경우, 기준 전류의 크기가 커져야 한다. 이때, 기준 전류의 크기만 커지는 경우, 공급되는 미러 전류의 한계로 인하여 전류 센싱 동작이 정상적으로 수행되지 않을 수 있으므로, 전류조절코드(/C<32>,/C<16>,/C<8>)를 이용하여 보조 전류 미러부(10_2)에서 공급하는 추가적인 미러 전류의 크기도 조절해 주게 된다.In the present embodiment, the current control code C <1:32> adjusts the magnitude of the sink current, that is, the reference current, flowing through the second current sink 30. In addition, the current control codes (/ C <32>, / C <16>, / C <8>) also adjusts the size of the additional mirror current supplied by the auxiliary current mirror unit 10_2. That is, when the number of bits of the input code IN <1: 1024> is large and the range of detecting the range of the number of activated bits among the input codes IN <1: 1024> is large, the magnitude of the reference current should be increased. At this time, when only the magnitude of the reference current increases, the current sensing operation may not be normally performed due to the limitation of the supplied mirror current. ) To adjust the size of the additional mirror current supplied from the auxiliary current mirror unit (10_2).

참고적으로 보조 전류 미러부(10_2)를 제어하는 전류조절코드(/C<32>,/C<16>,/C<8>)는 제2 전류 싱크부(30)를 제어하는 전류조절코드(C<1:32>)의 일부를 이용하여 구성할 수 있으며, 보조 전류 미러부(10_2)에서 공급하는 미러 전류를 어떤 범위로 조절할 것인지에 따라 결정된다.For reference, the current control code (/ C <32>, / C <16>, / C <8>) for controlling the auxiliary current mirror unit (10_2) is a current control code for controlling the second current sink unit (30) It may be configured using a part of (C <1:32>), and is determined according to a range to adjust the mirror current supplied from the auxiliary current mirror unit 10_2.

본 실시예와 같이 감지 범위에 따라 미러 전류의 크기를 조절해 주는 방식을 이용하면, 전류 센싱 회로의 동작 안정성을 확보할 수 있을 뿐만 아니라 불필요한 전류소모를 감소시킬 수 있다.By using a method of adjusting the size of the mirror current according to the detection range as in this embodiment, not only can the operation stability of the current sensing circuit be secured, but also unnecessary current consumption can be reduced.

도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.2 is a block diagram illustrating a semiconductor memory device in accordance with another embodiment of the present invention.

본 실시예에 따른 반도체 메모리 장치는 제안하고자 하는 기술적인 사상을 명확하게 설명하기 위한 간략한 구성만을 포함하고 있다.The semiconductor memory device according to the present embodiment includes only a brief configuration for clearly describing the technical idea to be proposed.

도 2를 참조하면, 반도체 메모리 장치는 복수의 메모리 셀(1_1~1_1024)과, 복수의 페이지 버퍼(2_1~2_1024)와, 전류 미러부(50_1)와, 보조 전류 미러부(50_2)와, 제1 전류 싱크부(60)와, 제2 전류 싱크부(70)와, 비교부(80)를 구비한다.2, a semiconductor memory device may include a plurality of memory cells 1_1 to 1_1024, a plurality of page buffers 2_1 to 2_1024, a current mirror unit 50_1, an auxiliary current mirror unit 50_2, A first current sink 60, a second current sink 70, and a comparator 80 are provided.

복수의 메모리 셀(1_1~1_1024)은 프로그래밍 동작을 통해서 데이터를 저장하게 된다. 즉, 프로그래밍 여부에 따라 저장된 데이터 값이 결정된다.The plurality of memory cells 1_1 to 1_1024 store data through a programming operation. That is, the stored data value is determined according to whether programming is performed.

복수의 페이지 버퍼(2_1~2_1024)는 복수의 메모리 셀(1_1~1_1024)의 프로그래밍 상태에 대응하는 코드값을 갖는 프로그래밍 상태코드(D<1:1024>)를 출력한다. 본 실시예에서 해당 메모리 셀이 정상적으로 프로그래밍 되지 않았을 경우, 해당 메모리 셀의 데이터를 검출하는 페이지 버퍼는 하이레벨의 프로그래밍 상태코드(D<i>)를 출력한다.The plurality of page buffers 2_1 to 2_1024 output programming state codes D <1: 1024> having code values corresponding to programming states of the plurality of memory cells 1_1 to 1_1024. In this embodiment, when the memory cell is not normally programmed, the page buffer for detecting data of the memory cell outputs a high level programming status code D <i>.

전류 미러부(50_1)는 예정된 크기의 미러 전류를 기본적으로 공급한다. 전류 미러부(50_1)는 전원전압단(VSDC)과 제1 및 제2 출력노드(N1,N2) 사이에 접속되는 복수의 PMOS 트랜지스터(MP11,MP21)를 포함하고 있다. The current mirror unit 50_1 basically supplies a mirror current of a predetermined size. The current mirror unit 50_1 includes a plurality of PMOS transistors MP11 and MP21 connected between the power supply voltage terminal VSDC and the first and second output nodes N1 and N2.

보조 전류 미러부(50_2)는 체크비트 조절코드(/C<16>,/C<32>)에 대응하는 크기의 미러 전류를 추가적으로 공급한다. 즉, 보조 전류 미러부(50_2)는 체크비트 조절코드(/C<16>,/C<32>)의 코드값에 따라 추가적으로 공급하는 미러 전류의 크기 를 조절한다. 보조 전류 미러부(50_2)는 전원전압단(VSDC)과 제1 및 제2 출력노드(N1,N2) 사이에 접속되며 체크비트 조절코드(/C<16>,/C<32>)의 제어를 받는 복수의 PMOS 트랜지스터(MP12,MP13,MP22,MP23,MP31,MP32,MP41,MP42)를 포함하고 있다. 따라서 체크비트 조절코드(/C<16>,/C<32>)의 코드값에 따라 턴온(TURN ON)되는 PMOS 트랜지스터(MP31,MP32,MP41,MP42)의 수가 조절되며, 턴온(TURN ON)되는 PMOS 트랜지스터의 수가 많을수록 더 큰 미러 전류가 추가적으로 공급된다.The auxiliary current mirror unit 50_2 additionally supplies a mirror current having a size corresponding to the check bit control codes / C <16> and / C <32>. That is, the auxiliary current mirror unit 50_2 adjusts the size of the mirror current additionally supplied according to the code values of the check bit control codes / C <16> and / C <32>. The auxiliary current mirror unit 50_2 is connected between the power supply voltage terminal VSDC and the first and second output nodes N1 and N2 and controls the check bit control codes / C <16> and / C <32>. And a plurality of PMOS transistors MP12, MP13, MP22, MP23, MP31, MP32, MP41, and MP42. Therefore, the number of PMOS transistors MP31, MP32, MP41, and MP42 that are turned on is adjusted according to the code values of the check bit control codes (/ C <16>, / C <32>), and is turned on. The larger the number of PMOS transistors being added, the larger the mirror current is additionally supplied.

제1 전류 싱크부(60)는 전류 미러부(50_1) 및 보조 전류 미러부(50_2)에서 출력되는 미러 전류를 제공받아 프로그래밍 상태코드(D<1:1024>)에 대응하는 크기의 전류를 싱킹한다. 즉, 제1 전류 싱크부(60)는 프로그래밍 상태코드(D<1:1024>)의 코드값에 따라 싱킹(Sinking)하는 전류의 크기를 조절한다. 제1 전류 싱크부(60)는 제1 출력노드(N1)와 접지전압단(VSS) 사이에 접속되며 프로그래밍 상태코드(D<1:1024>)의 제어를 받는 복수의 NMOS 트랜지스터로 구성된다. 복수의 NMOS 트랜지스터는 서로 병렬로 접속되어 있다. 따라서 프로그래밍 상태코드(D<1:1024>)의 코드값에 따라 턴온(TURN ON)되는 NMOS 트랜지스터의 수가 조절되며, 턴온(TURN ON)되는 NMOS 트랜지스터의 수가 많을수록 더 큰 싱크 전류가 흐르게 된다. 참고적으로 기준전압(VREF)의 제어를 받는 NMOS 트랜지스터는 기준전압(VREF)을 기본 바이어스 전압으로 이용하여 전류경로를 형성한다.The first current sink unit 60 receives the mirror current output from the current mirror unit 50_1 and the auxiliary current mirror unit 50_2 to sink current of a magnitude corresponding to the programming status code D <1: 1024>. do. That is, the first current sink 60 adjusts the magnitude of the current sinking according to the code value of the programming status codes D <1: 1024>. The first current sink 60 includes a plurality of NMOS transistors connected between the first output node N1 and the ground voltage terminal VSS and controlled by the programming status codes D <1: 1024>. The plurality of NMOS transistors are connected in parallel with each other. Accordingly, the number of NMOS transistors turned on is adjusted according to the code value of the programming status codes D <1: 1024>, and the larger the number of NMOS transistors turned on, the larger sink current flows. For reference, an NMOS transistor controlled by the reference voltage VREF forms a current path using the reference voltage VREF as a basic bias voltage.

제2 전류 싱크부(70)는 전류 미러부(50_1) 및 보조 전류 미러부(50_2)에서 출력되는 미러 전류를 제공받아 체크비트 조절코드(C<1:32>)에 대응하는 크기의 전류를 싱킹한다. 즉, 제2 전류 싱크부(70)는 체크비트 조절코드(C<1:32>)의 코드값 에 따라 싱킹(Sinking)하는 전류의 크기를 조절한다. 제2 전류 싱크부(70)는 제2 출력노드(N2)와 접지전압단(VSS) 사이에 접속되며 체크비트 조절코드(C<1:32>)의 제어를 받는 복수의 NMOS 트랜지스터로 구성된다. 복수의 NMOS 트랜지스터는 서로 병렬로 접속되어 있다. 따라서 체크비트 조절코드(C<1:32>)의 코드값에 따라 턴온(TURN ON)되는 NMOS 트랜지스터의 수가 조절되며, 턴온(TURN ON)되는 NMOS 트랜지스터의 수가 많을수록 더 큰 싱크 전류가 흐르게 된다. 참고적으로 기준전압(VREF)의 제어를 받는 NMOS 트랜지스터는 기준전압(VREF)을 기본 바이어스 전압으로 이용하여 전류경로를 형성한다.The second current sink unit 70 receives a mirror current output from the current mirror unit 50_1 and the auxiliary current mirror unit 50_2 to receive a current having a magnitude corresponding to the check bit control code C <1:32>. Sinking. That is, the second current sinker 70 adjusts the amount of current sinking according to the code value of the check bit control codes C <1:32>. The second current sink 70 is composed of a plurality of NMOS transistors connected between the second output node N2 and the ground voltage terminal VSS and controlled by the check bit control codes C <1:32>. . The plurality of NMOS transistors are connected in parallel with each other. Accordingly, the number of NMOS transistors turned on is adjusted according to the code values of the check bit control codes C <1:32>, and a larger sink current flows as the number of NMOS transistors turned on. For reference, an NMOS transistor controlled by the reference voltage VREF forms a current path using the reference voltage VREF as a basic bias voltage.

비교부(80)는 제1 전류 싱크부(60)를 통해서 흐르는 싱크 전류와 제2 전류 싱크부(70)를 통해서 흐르는 싱크 전류의 크기를 비교하여 비교결과에 대응하는 페이지 버퍼 검출신호(PB_CHECK)를 출력한다. 즉, 비교부(80)는 제2 전류 싱크부(70)를 통해서 흐르는 싱크 전류를 기준으로 하여 제1 전류 싱크부(60)를 통해서 흐르는 싱크 전류의 크기에 따라 페이지 버퍼 검출신호(PB_CHECK)의 레벨을 결정한다.The comparator 80 compares the magnitude of the sink current flowing through the first current sink 60 and the sink current flowing through the second current sink 70, and corresponds to the page buffer detection signal PB_CHECK. Outputs That is, the comparator 80 may determine the page buffer detection signal PB_CHECK based on the magnitude of the sink current flowing through the first current sink 60 based on the sink current flowing through the second current sink 70. Determine the level.

본 실시예에서 체크비트 조절코드(C<1:32>)는 제2 전류 싱크부(70)를 통해서 흐르는 싱크 전류, 즉 기준 전류의 크기를 조절하게 된다. 또한, 체크비트 조절코드(/C<16>,/C<32>)는 보조 전류 미러부(50_2)가 공급하는 추가적인 미러 전류의 크기도 조절하게 된다. 즉, 프로그래밍 상태코드(D<1:1024>)의 비트수가 많고 프로그래밍 상태코드(D<1:1024>) 중 하이레벨로 활성화 된 비트 수의 범위를 감지하는 범위가 큰 경우, 기준 전류의 크기가 커져야 한다. 즉, 정상적으로 프로그래밍 되지 않은 메모리 셀의 수를 감지하는 범위가 큰 경우, 기준 전류의 크기도 커져야 한 다. 이때, 기준 전류의 크기만 커지는 경우, 공급되는 미러 전류의 한계로 인하여 전류 센싱 동작이 정상적으로 수행되지 않을 수 있으므로, 체크비트 조절코드(/C<16>,/C<32>)를 이용하여 보조 전류 미러부(50_2)에서 공급하는 추가적인 미러 전류의 크기도 조절해 주게 된다. 참고적으로 보조 전류 미러부(50_2)를 제어하는 체크비트 조절코드(/C<16>,/C<32>)는 제2 전류 싱크부(70)를 제어하는 체크비트 조절코드(C<1:32>)의 일부를 이용하여 구성할 수 있으며, 보조 전류 미러부(50_2)에서 공급하는 미러 전류를 어떤 범위로 조절할 것인지에 따라 결정된다.In the present embodiment, the check bit control codes C <1:32> adjust the magnitude of the sink current, that is, the reference current, flowing through the second current sink 70. In addition, the check bit control codes / C <16> and / C <32> also adjust the size of the additional mirror current supplied by the auxiliary current mirror unit 50_2. That is, when the number of bits of the programming status code (D <1: 1024>) is large and the range of detecting the range of the number of bits activated to the high level among the programming status codes (D <1: 1024>) is large, the magnitude of the reference current Should be large. In other words, when the range of detecting the number of memory cells that are not normally programmed is large, the magnitude of the reference current must also be large. In this case, when only the magnitude of the reference current increases, the current sensing operation may not be normally performed due to the limitation of the supplied mirror current. The size of the additional mirror current supplied from the current mirror unit 50_2 is also adjusted. For reference, the check bit control codes (C <16> and / C <32>) for controlling the auxiliary current mirror unit (50_2) are check bit control codes (C <1) for controlling the second current sink unit (70). It can be configured using a part of the &quot; 32 &gt;), and it is determined by which range the mirror current supplied from the auxiliary current mirror unit 50_2 is adjusted.

본 실시예와 같이 감지 범위에 따라 미러 전류의 크기를 조절해 주는 방식을 이용하면, 반도체 메모리 장치의 동작 안정성을 확보할 수 있을 뿐만 아니라 불필요한 전류소모를 감소시킬 수 있다.Using the method of adjusting the size of the mirror current according to the detection range as in the present embodiment, not only can the operation stability of the semiconductor memory device be secured but also the unnecessary current consumption can be reduced.

이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 참고적으로 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대 한 열거는 생략하기로 한다.In the above, the specific description was made according to the embodiment of the present invention. For reference, although not directly related to the technical spirit of the present invention, in order to explain the present invention in more detail, an embodiment including an additional configuration may be illustrated. In addition, the configuration of an active high or an active low for indicating an activation state of a signal and a circuit may vary according to embodiments. In addition, the configuration of the transistor may be changed as necessary to implement the same function. That is, the configurations of the PMOS transistor and the NMOS transistor may be replaced with each other, and may be implemented using various transistors as necessary. Such a change of circuit is too many, and since the change can be easily inferred by the ordinary expert, the enumeration will be omitted.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

도 1은 본 발명의 실시예에 따른 전류 센싱 회로의 구성도이다.1 is a block diagram of a current sensing circuit according to an embodiment of the present invention.

도 2는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 구성도이다.2 is a block diagram illustrating a semiconductor memory device in accordance with another embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

10_1, 50_1 : 전류 미러부10_1, 50_1: current mirror portion

10_2, 50_2 : 보조 전류 미러부10_2, 50_2: auxiliary current mirror

20, 60 : 제1 전류 싱크부20, 60: first current sink

30, 70 : 제2 전류 싱크부30, 70: second current sink

40, 80 : 비교부40, 80: comparison unit

도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.In the figure, PMOS transistors and NMOS transistors are denoted by MPi and MNi (i = 0, 1, 2, ...), respectively.

Claims (12)

미러 전류를 공급하는 전류 미러부;A current mirror unit for supplying a mirror current; 전류조절코드에 대응하는 크기의 미러 전류를 추가적으로 공급하는 보조 전류 미러부;An auxiliary current mirror unit for additionally supplying a mirror current having a size corresponding to the current control code; 상기 전류 미러부 및 보조 전류 미러부에서 출력되는 상기 미러 전류를 제공받아 입력코드에 대응하는 크기의 전류를 싱킹하는 제1 전류 싱크부;A first current sink unit receiving the mirror current output from the current mirror unit and the auxiliary current mirror unit to sink a current having a magnitude corresponding to an input code; 상기 전류 미러부 및 상기 보조 전류 미러부에서 출력되는 상기 미러 전류를 제공받아 상기 전류조절코드에 대응하는 크기의 전류를 싱킹하는 제2 전류 싱크부; 및A second current sink unit receiving the mirror current output from the current mirror unit and the auxiliary current mirror unit to sink a current having a magnitude corresponding to the current control code; And 상기 제1 전류 싱크부를 통해서 흐르는 싱크 전류와 상기 제2 전류 싱크부를 통해서 흐르는 싱크 전류의 크기를 비교하여 비교결과신호를 출력하는 비교부A comparator for comparing the magnitude of the sink current flowing through the first current sink and the sink current flowing through the second current sink to output a comparison result signal; 를 구비하는 전류 센싱 회로.A current sensing circuit having a. 제1항에 있어서,The method of claim 1, 상기 전류 미러부는,The current mirror unit, 전원전압단과 제1 및 제2 출력노드 사이에 접속되는 복수의 제1 트랜지스터를 포함하는 것을 특징으로 하는 전류 센싱 회로.And a plurality of first transistors connected between the power supply voltage stage and the first and second output nodes. 제2항에 있어서,The method of claim 2, 상기 보조 전류 미러부는,The auxiliary current mirror unit, 상기 전원전압단과 상기 제1 및 제2 출력노드 사이에 접속되며 상기 전류조절코드의 제어를 받는 복수의 제2 트랜지스터를 포함하는 것을 특징으로 하는 전류 센싱 회로.And a plurality of second transistors connected between the power supply voltage terminal and the first and second output nodes and controlled by the current control code. 제3항에 있어서,The method of claim 3, 상기 제1 전류 싱크부는,The first current sink unit, 상기 제1 출력노드와 접지전압단 사이에 접속되며 상기 입력코드의 제어를 받는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 전류 센싱 회로.And a plurality of transistors connected between the first output node and a ground voltage terminal and controlled by the input code. 제4항에 있어서,The method of claim 4, wherein 상기 제2 전류 싱크부는,The second current sink unit, 상기 제2 출력노드와 상기 접지전압단 사이에 접속되며 상기 전류조절코드의 제어를 받는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 전류 센싱 회로.And a plurality of transistors connected between the second output node and the ground voltage terminal and controlled by the current control code. 제5항에 있어서,The method of claim 5, 상기 비교부는,Wherein, 상기 제1 출력노드의 전압레벨과 상기 제2 출력노드의 전압레벨을 비교하여 상기 비교결과신호를 출력하는 것을 특징으로 하는 전류 센싱 회로.And comparing the voltage level of the first output node with the voltage level of the second output node to output the comparison result signal. 복수의 메모리 셀;A plurality of memory cells; 상기 복수의 메모리 셀의 프로그래밍 상태에 대응하는 코드값을 갖는 프로그래밍 상태코드를 출력하는 복수의 페이지 버퍼;A plurality of page buffers for outputting a programming state code having a code value corresponding to a programming state of the plurality of memory cells; 미러 전류를 공급하는 전류 미러부;A current mirror unit for supplying a mirror current; 체크비트 조절코드에 대응하는 크기의 미러 전류를 추가적으로 공급하는 보조 전류 미러부;An auxiliary current mirror unit for additionally supplying a mirror current having a size corresponding to the check bit control code; 상기 전류 미러부 및 상기 보조 전류 미러부에서 출력되는 상기 미러 전류를 제공받아 상기 프로그래밍 상태코드에 대응하는 크기의 전류를 싱킹하는 제1 전류 싱크부;A first current sink unit receiving the mirror current output from the current mirror unit and the auxiliary current mirror unit to sink a current having a magnitude corresponding to the programming status code; 상기 전류 미러부 및 상기 보조 전류 미러부에서 출력되는 상기 미러 전류를 제공받아 상기 체크비트 조절코드에 대응하는 크기의 전류를 싱킹하는 제2 전류 싱크부; 및A second current sink unit receiving the mirror current output from the current mirror unit and the auxiliary current mirror unit to sink a current having a magnitude corresponding to the check bit control code; And 상기 제1 전류 싱크부를 통해서 흐르는 싱크 전류와 상기 제2 전류 싱크부를 통해서 흐르는 싱크 전류의 크기를 비교하여 비교결과에 대응하는 페이지 버퍼 검 출신호를 출력하는 비교부A comparator for comparing the magnitude of the sink current flowing through the first current sink and the sink current flowing through the second current sink to output a page buffer check origin code corresponding to the comparison result 를 구비하는 반도체 메모리 장치.A semiconductor memory device having a. 제7항에 있어서,The method of claim 7, wherein 상기 전류 미러부는,The current mirror unit, 전원전압단과 제1 및 제2 출력노드 사이에 접속되는 복수의 제1 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a plurality of first transistors connected between a power supply voltage terminal and first and second output nodes. 제8항에 있어서,The method of claim 8, 상기 보조 전류 미러부는,The auxiliary current mirror unit, 상기 전원전압단과 상기 제1 및 제2 출력노드 사이에 접속되며 상기 체크비트 조절코드의 제어를 받는 복수의 제2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a plurality of second transistors connected between the power supply voltage terminal and the first and second output nodes and controlled by the check bit control code. 제9항에 있어서,10. The method of claim 9, 상기 제1 전류 싱크부는,The first current sink unit, 상기 제1 출력노드와 접지전압단 사이에 접속되며 상기 프로그래밍 상태코드 의 제어를 받는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a plurality of transistors connected between the first output node and a ground voltage terminal and controlled by the programming status code. 제10항에 있어서,The method of claim 10, 상기 제2 전류 싱크부는,The second current sink unit, 상기 제2 출력노드와 상기 접지전압단 사이에 접속되며 상기 체크비트 조절코드의 제어를 받는 복수의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.And a plurality of transistors connected between the second output node and the ground voltage terminal and controlled by the check bit control code. 제11항에 있어서,The method of claim 11, 상기 비교부는,Wherein, 상기 제1 출력노드의 전압레벨과 상기 제2 출력노드의 전압레벨을 비교하여 상기 페이지 버퍼 검출신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치.And comparing the voltage level of the first output node with the voltage level of the second output node to output the page buffer detection signal.
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