KR101023079B1 - Semiconductor device and method for manufacturing the device - Google Patents

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Abstract

반도체 소자 및 그의 제조 방법이 개시된다. 이 소자는, PN 접합을 이루는 P 및 N 반도체 영역들과, 항복 전압을 높이기 위해, P 및 N 반도체 영역들의 양측면중 적어도 일측면에 형성된 제1 외측 절연층 및 제1 외측 절연층의 내부에 형성되며, 제1 외측 절연층의 유전율보다 높은 유전율을 갖는 제1 내측 절연층을 구비하는 것을 특징으로 한다. 그러므로, dielectric RESURF 효과를 증가시켜 항복 전압을 증가시킬 수 있을 뿐만 아니라, 전류가 흐르는 P 및 N 반도체 영역들의 크기 또는 도핑 농도에 변화를 주지 않으므로 항복 전압을 향상시키면서도 온 저항에는 영향을 미치지 않는 효과를 갖는다.A semiconductor device and a method of manufacturing the same are disclosed. The device is formed in the P and N semiconductor regions forming the PN junction and the first outer insulating layer and the first outer insulating layer formed on at least one side of both sides of the P and N semiconductor regions to increase the breakdown voltage. And a first inner insulating layer having a dielectric constant higher than that of the first outer insulating layer. Therefore, not only can the breakdown voltage be increased by increasing the dielectric RESURF effect, but it does not change the size or doping concentration of the P and N semiconductor regions through which current flows, thereby improving breakdown voltage but not affecting on-resistance. Have

반도체 소자, 항복 전압, 온 저항, RESURF Semiconductor Devices, Breakdown Voltage, On-Resistance, RESURF

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the device}Semiconductor device and method for manufacturing the same

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 고전압 전력 다이오드 및 트랜지스터 같은 반도체 소자 및 그의 제조 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a semiconductor device such as a high voltage power diode and a transistor and a method for manufacturing the same.

전력 운영(management)/증폭, 디스플레이 드라이버 및 자동차 응용등의 분야는 고전압 전력 성분들을 표준 논리 CMOS(Complementary Metal Oxide Semiconductor)로 집적하고 있다. 20 내지 100 볼트의 전압 범위가 이러한 고전압 전력 성분들을 위해 필요하다. 일반적으로 이러한 소자들은 표면 전계 감소(RESURF::REduced SURface Field)기술에 의존하고 있다. 이러한 RESURF 기술의 일례가 미국 특허 번호 US4,754,310에 개시되어 있다.Applications in power management / amplification, display drivers and automotive applications are integrating high voltage power components into standard logic complementary metal oxide semiconductors (CMOS). A voltage range of 20 to 100 volts is needed for these high voltage power components. In general, these devices rely on RESUF :: Reduced SURface Field technology. One example of such a RESURF technique is disclosed in US Pat. No. 4,754,310.

한편, 기존의 연구되는 Dielectric RESURF의 원리는 J. Sonsky 및 Heringa에 의해 "Dielectric RESURF: Breakdown Voltage Control by STI Layout in Standard CMOS"라는 제목으로 EDM2005에 2005년 12월에 발표된 논문 및 A Heringa 및 J. Sonsky에 의해 "Novel power transistor design for a process independent high voltage option in standard CMOS"라는 제목으로 ISPSD2006에 2006년 6월에 발표된 논문들에 개시되어 있다.On the other hand, the principle of the existing Dielectric RESURF studied by J. Sonsky and Heringa is entitled "Dielectric RESURF: Breakdown Voltage Control by STI Layout in Standard CMOS", published in December 2005 by EDM2005 and A Heringa and J. Sonsky published a paper published in June 2006 in ISPSD 2006 entitled "Novel power transistor design for a process independent high voltage option in standard CMOS".

개시된 Dielectric RESURF에 의해 항복 전압을 크게 향상시킬 수 있지만, 항복 전압을 더욱 향상시킬 수 있는 요구가 계속해서 증가하고 있다. Although the breakdown voltage can be greatly improved by the disclosed Dielectric RESURF, the demand for further improving the breakdown voltage continues to increase.

본 발명이 이루고자 하는 기술적 과제는, Dielectric RESURF 원리를 응용하는 소자에 유전 상수가 큰 물질을 적용하여 항복 전압을 향상시킨 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device and a method of manufacturing the same, by improving a breakdown voltage by applying a material having a high dielectric constant to a device applying the Dielectric RESURF principle.

상기 과제를 이루기 위한 본 발명에 의한 반도체 소자는, PN 접합을 이루는 P 및 N 반도체 영역들과, 항복 전압을 높이기 위해, 상기 P 및 N 반도체 영역들의 양측면중 적어도 일측면에 형성된 제1 외측 절연층 및 상기 제1 외측 절연층의 내부에 형성되며, 상기 제1 외측 절연층의 유전율보다 높은 유전율을 갖는 제1 내측 절연층으로 구성되는 것이 바람직하다.The semiconductor device according to the present invention for achieving the above object, the first outer insulating layer formed on at least one side of both sides of the P and N semiconductor regions forming a PN junction and the breakdown voltage, in order to increase the breakdown voltage And a first inner insulating layer formed inside the first outer insulating layer and having a dielectric constant higher than that of the first outer insulating layer.

상기 다른 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, PN 접합을 이루는 P 및 N 반도체 영역들을 형성하는 단계와, 항복 전압을 높이기 위해, 상기 P 및 N 반도체 영역들의 양측면중 적어도 일측면에 제1 외측 절연층을 형성하는 단계 및 상기 제1 외측 절연층의 내부에, 상기 제1 외측 절연층의 유전율보다 높은 유전율을 갖는 제1 내측 절연층을 형성하는 단계로 이루어지는 것이 바람직하다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including forming P and N semiconductor regions forming a PN junction, and at least one side of both sides of the P and N semiconductor regions to increase a breakdown voltage. And forming a first inner insulating layer in the first outer insulating layer, and forming a first inner insulating layer having a dielectric constant higher than that of the first outer insulating layer.

본 발명에 의한 반도체 소자 및 그의 제조 방법은 SiO2로 구현된 제1 및 제2 외측 절연막 각각의 내부에 높은 유전율을 갖는 Si3N4 등과 같은 절연물을 제1 및 제2 내측 절연막으로서 각각 형성하여, dielectric RESURF 효과를 증가시켜 항복 전압을 증가시킬 수 있을 뿐만 아니라, 전류가 흐르는 P 및 N 반도체 영역들의 크기 또는 도핑 농도에 변화를 주지 않으므로 항복 전압을 향상시키면서도 온 저항에는 영향을 미치지 않는 효과를 갖는다.The semiconductor device and the method of manufacturing the same according to the present invention form an insulator such as Si 3 N 4 having a high dielectric constant in each of the first and second outer insulating films made of SiO 2 , as the first and second inner insulating films, respectively. In addition, the breakdown voltage can be increased by increasing the dielectric RESURF effect, and it does not change the size or doping concentration of the current flowing P and N semiconductor regions, thereby improving breakdown voltage but not affecting on-resistance. .

이하, 본 발명을 설명하기에 앞서, 전술한 논문들에 개시된 Dielectric resurf의 원리에 대해 개략적으로 첨부된 도면들을 참조하여 살펴보면 다음과 같다.Before describing the present invention, the principles of the Dielectric resurf disclosed in the above-mentioned papers will be described with reference to the accompanying drawings.

도 1은 일반적인 단순한 P/N 다이오드의 2차원 구조를 개략적으로 나타내는 도면이고, 도 2는 양측면에 산화막(oxide)을 내재한 와이드(wide) P/N 다이오드의 2차원 구조를 개략적으로 나타내는 도면이고, 도 3은 양측면에 산화막을 내재한 좁은(narrow) P/N 다이오드의 2차원 구조를 개략적으로 나타내는 도면이고, 도 4는 이중 커패시터(double capacitor) 등가 회로 모델을 나타낸다.FIG. 1 is a diagram schematically showing a two-dimensional structure of a general simple P / N diode, and FIG. 2 is a diagram schematically showing a two-dimensional structure of a wide P / N diode having oxides on both sides thereof. 3 is a diagram schematically illustrating a two-dimensional structure of a narrow P / N diode having oxide films on both sides thereof, and FIG. 4 illustrates a double capacitor equivalent circuit model.

도 1, 도 2 및 도 3에 도시된 P/N 디이오드의 도핑 농도는 1x1017 ㎝-3이다. 각 도에서, 각 구조의 항복(breakdown) 전압(VBV)이 표시 되어 있다. 또한, 항복시의 등전위선이 실선으로 표시되어 있고, 공핍 영역의 가장자리(depletion edge)가 점선으로 표시되어 있다.The doping concentration of the P / N diodes shown in FIGS. 1, 2 and 3 is 1 × 10 17 cm −3 . In each figure, the breakdown voltage V BV of each structure is indicated. In addition, the equipotential line at the time of yielding is shown by the solid line, and the depletion edge of the depletion area | region is shown by the dotted line.

도 2 및 도 3에 도시된 바와 같이, P/N 다이오드의 측면에 산화막(oxide)이 있는 경우, 항복시에 PN 접합(junction)의 끝 부분에 측면 산화막을 통한 프린지 전계(fringing field)가 존재한다. 이로 인해, 접합 커패시턴스(junction capacitance)에 프린지 전계에 의한 커패시턴스가 추가될 수 있다. 이는 도 4의 Csi에 Cox가 추가되는 것으로 모델링될 수 있다. 추가되는 커패시턴스는 접합의 가장 자리(edge) 부분에 추가적인 전하의 축적을 야기하고 공핍 영역을 확장시켜, 결과적으로 전계를 감소시키며, 항복 전압을 증가시킨다. 도 2에 도시된 넓은 다이오드에 비하여 도 3에 도시된 좁은 다이오드의 경우, 추가적인 전하의 축적에 의한 공핍 영역의 확장 폭이 더욱 증가하여 항복 전압이 도 2의 경우 보다 더 큰 폭으로 향상됨을 알 수 있다.As shown in Figs. 2 and 3, when there is an oxide on the side of the P / N diode, there is a fringe field through the side oxide at the end of the PN junction at breakdown. do. As a result, the capacitance due to the fringe electric field may be added to the junction capacitance. This can be modeled as Cox added to Csi of FIG. 4. The added capacitance causes additional charge accumulation at the edge of the junction and expands the depletion region, which in turn reduces the electric field and increases the breakdown voltage. Compared to the wide diode shown in FIG. 2, the narrow diode shown in FIG. 3 further increases the expansion width of the depletion region due to the accumulation of additional charges, thereby improving the breakdown voltage. have.

도 5는 Dielectric RESURF 현상을 응용하여 구현된 다이오드의 3차원 구조도이고, 도 6은 Dielectric RESURF 현상을 응용하여 구현된 MOSFET 트랜지스터의 3차원 구조도이다.5 is a three-dimensional structure diagram of a diode implemented by applying the Dielectric RESURF phenomenon, Figure 6 is a three-dimensional structure diagram of a MOSFET transistor implemented by applying the Dielectric RESURF phenomenon.

전술한 Dielectric RESURF 현상을 응용하여 연구되어진 다이오드 특히 도 3에 도시된 다이오드 및 트랜지스터의 3차원 구조는 도 5 및 도 6에 각각 도시된 바와 같다. 도 5 및 도 6을 참조하면, 기존의 CMOS 공정에서 형성되는 소자 분리막(STI:Shallow Trench Isolation) 부분을 dielectric resurf 구조의 측면 산화막으로 이용함을 알 수 있다.The three-dimensional structures of the diodes and transistors shown in FIG. 3, especially the diodes studied by applying the above-described Dielectric RESURF phenomenon, are shown in FIGS. 5 and 6, respectively. Referring to FIGS. 5 and 6, it can be seen that a portion of a shallow trench isolation (STI) formed in a conventional CMOS process is used as a side oxide layer of a dielectric resurf structure.

이하, 본 발명의 실시예에 의한 반도체 소자를 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, a semiconductor device according to an embodiment of the present invention will be described with reference to the accompanying drawings.

도 7a는 본 발명의 일 실시예에 의한 반도체 소자의 2차원 평면도를 나타내 고, 도 7b는 도 7a에 도시된 반도체 소자의 3차원 구조를 나타낸다.FIG. 7A illustrates a two-dimensional plan view of a semiconductor device according to an exemplary embodiment, and FIG. 7B illustrates a three-dimensional structure of the semiconductor device illustrated in FIG. 7A.

도 7a 및 도 7b를 참조하면, 본 발명에 의한 반도체 소자는, P 반도체 영역((100), N 반도체 영역(102), 제1 외측 절연층(110 및 112) 및 제1 내측 절연층(114 및 116)로 구성된다.7A and 7B, a semiconductor device according to the present invention may include a P semiconductor region 100, an N semiconductor region 102, first outer insulating layers 110 and 112, and a first inner insulating layer 114. And 116).

P 및 N 반도체 영역들(100 및 102)은 PN 접합(104)을 이루고 있으며, 일반적으로 실리콘으로 구현될 수 있다. 제1 외측 절연층(110 및 112)은 반도체 소자의 항복 전압을 높이기 위해, P 및 N 반도체 영역들(100 및 102)의 양측면 중 적어도 일측면에 형성된다. 예를 들어, 도 7a 및 도 7b에 도시된 바와 같이, P 및 N 반도체 영역들(100 및 102)의 양측면에 제1 외측 절연층(110 및 112)이 형성될 수도 있지만, 발명은 이에 국한되지 않고 단지 일측면에만 제1 외측 절연층(110 또는 112)이 형성될 수도 있다.The P and N semiconductor regions 100 and 102 form a PN junction 104 and may generally be implemented in silicon. The first outer insulating layers 110 and 112 are formed on at least one side of both sides of the P and N semiconductor regions 100 and 102 to increase the breakdown voltage of the semiconductor device. For example, as shown in FIGS. 7A and 7B, the first outer insulating layers 110 and 112 may be formed on both sides of the P and N semiconductor regions 100 and 102, but the invention is not limited thereto. And only the first outer insulating layer 110 or 112 may be formed on one side.

이때, 본 발명에 의하면, 제1 내측 절연층(114 및 116)은 제1 외측 절연층(110 및 112)의 각 내부에 형성된다. 여기서, 제1 내측 절연층(114 및 116)은 제1 외측 절연층(110 및 112)의 유전율(dielectric constant)보다 높은 유전율을 갖는다. 만일, 제1 외측 절연층(110 및 112) 각각이 SiO2로 이루어지고, 제1 내측 절연층(114 및 116)은 Si3N4로 이루어질 수 있다.In this case, according to the present invention, the first inner insulating layers 114 and 116 are formed inside the first outer insulating layers 110 and 112, respectively. Here, the first inner insulating layers 114 and 116 have a dielectric constant higher than the dielectric constant of the first outer insulating layers 110 and 112. If each of the first outer insulation layers 110 and 112 is made of SiO 2 , the first inner insulation layers 114 and 116 may be made of Si 3 N 4 .

도 5 및 도 6에 도시된 기존의 다이오드 또는 트랜지스터 등의 반도체 소자의 경우, STI에 산화막만을 사용하였다. 그러나, 본 발명에 의한 반도체 소자는, 3.9의 유전율을 갖는 SiO2로 이루어진 제1 외측 절연막(110 및 112)의 내부에 7.5의 유전율을 갖는 Si3N4로 이루어진 제1 내측 절연막(114 및 116)을 형성한다. 그러므로, 본 발명에 의한 반도체 소자는 dielectric RESURF 효과를 증가시켜 항복 전압을 증가시킬 수 있다. 또한, 본 발명에서와 같은 구조로 반도체 소자의 항복 전압을 향상시키면 전류가 흐르는 실리콘 부분(100 및 102)의 크기 또는 도핑 농도에 변화를 주지 않는다. 따라서, 항복 전압을 향상시키면서도 온 저항에는 영향을 미치지 않는다.In the conventional semiconductor devices such as diodes or transistors shown in FIGS. 5 and 6, only oxide films are used for STIs. However, in the semiconductor device according to the present invention, the first inner insulating films 114 and 116 made of Si 3 N 4 having a dielectric constant of 7.5 inside the first outer insulating films 110 and 112 made of SiO 2 having a dielectric constant of 3.9. ). Therefore, the semiconductor device according to the present invention can increase the breakdown voltage by increasing the dielectric RESURF effect. In addition, when the breakdown voltage of the semiconductor device is improved in the structure as in the present invention, the size or doping concentration of the silicon portions 100 and 102 through which the current flows is not changed. Therefore, the breakdown voltage is improved while not affecting the on resistance.

전술한 반도체 소자는 다이오드나 LDMOS(Lateral Diffused Double MOS) 트랜지스터 같은 고전력 트랜지스터 등에 광범위하게 적용될 수 있다. 이하, 예를 들어 도 5에 도시된 바와 같은 다이오드에 전술한 본 발명에 의한 반도체 소자를 적용한 일 례를 첨부된 도면들을 참조하여 다음과 같이 설명한다.The semiconductor device described above may be widely applied to a high power transistor such as a diode or a latent double MOS (LDMOS) transistor. Hereinafter, an example in which the above-described semiconductor device according to the present invention is applied to a diode as shown in FIG. 5 will be described below with reference to the accompanying drawings.

도 8a는 본 발명의 다른 실시예에 의한 반도체 소자의 3차원 구조를 나타내는 도면이고, 도 8b는 도 8a에 도시된 A-A'를 절취하여 왼쪽을 바라본 단면도이다.FIG. 8A is a view showing a three-dimensional structure of a semiconductor device according to another embodiment of the present invention, and FIG. 8B is a cross-sectional view taken along the line AA ′ of FIG. 8A and viewed from the left side.

도 8a에 도시된 반도체 소자는 P형 반도체 기판(200), P 반도체 영역(202), N 반도체 영역(204), 제1 외측 절연층(210), 제1 내측 절연층(220), 제1 및 제2 금속 전극들(230 및 232), p++ 영역(203) 및 n++ 영역(205)으로 구성된다.The semiconductor device illustrated in FIG. 8A includes a P-type semiconductor substrate 200, a P semiconductor region 202, an N semiconductor region 204, a first outer insulating layer 210, a first inner insulating layer 220, and a first semiconductor layer 200. And second metal electrodes 230 and 232, p ++ region 203 and n ++ region 205.

도 8a에 도시된 P 및 N 반도체 영역들(202 및 204)은 PN 접합(206) 다이오드를 이루면서 제1 금속 전극(230)과 제2 금속 전극(232) 사이에 형성되어 있다. 예를 들어, P 및 N 반도체 영역들(202 및 204)은 실리콘으로 이루어질 수 있다. 제1 금속 전극(230)과 제2 금속 전극(232)을 통해 다이오드에 전압을 인가한다. 이를 위해, 제1 및 제2 금속 전극들(230 및 232)은 P 및 N 반도체 영역들(202 및 204)의 양 끝단에 마련된다.The P and N semiconductor regions 202 and 204 shown in FIG. 8A are formed between the first metal electrode 230 and the second metal electrode 232 while forming a PN junction 206 diode. For example, the P and N semiconductor regions 202 and 204 may be made of silicon. Voltage is applied to the diode through the first metal electrode 230 and the second metal electrode 232. To this end, the first and second metal electrodes 230 and 232 are provided at both ends of the P and N semiconductor regions 202 and 204.

여기서, 도 8a를 참조하면, P 반도체 영역(202)은 PN 접합(206)에 인접하여 형성된 p 영역(p)과 p 영역(p)과 제1 금속 전극(230)의 사이에 형성된 고농도의 p++ 영역(203)으로 구성된다. N 반도체 영역(204)은 PN 접합(206)에 인접하여 형성된 n 영역(n)과 n 영역(n)과 제2 금속 전극(232)의 사이에 형성된 고농도의 n++ 영역(205)으로 구성된다.Here, referring to FIG. 8A, the P semiconductor region 202 has a high concentration of p ++ formed between the p region p and the p region p and the first metal electrode 230 formed adjacent to the PN junction 206. It consists of an area 203. The N semiconductor region 204 is composed of an n region n formed adjacent to the PN junction 206 and a high concentration n ++ region 205 formed between the n region n and the second metal electrode 232.

이때, 항복 전압을 높이기 위해, 제1 외측 절연층이 P 및 N 반도체 영역들(202 및 204)의 양측면중 적어도 일측면에서, 제1 금속 전극(230)과 제2 금속 전극(232) 사이에 형성되어 있다. 도 8a 및 도 8b의 경우, 제1 외측 절연층(210)이 P 및 N 반도체 영역들(202 및 204)의 양측면에 형성된 례를 나타내지만 본 발명은 이에 국한되지 않고 일측면에만 제1 외측 절연층(210)이 형성될 수도 있다.At this time, in order to increase the breakdown voltage, the first outer insulating layer is disposed between the first metal electrode 230 and the second metal electrode 232 on at least one of both sides of the P and N semiconductor regions 202 and 204. Formed. In the case of FIGS. 8A and 8B, the first outer insulating layer 210 is formed on both sides of the P and N semiconductor regions 202 and 204, but the present invention is not limited thereto. Layer 210 may be formed.

제1 내측 절연층(220)이 제1 외측 절연층(210)의 내부에 형성되어 있다. 제1 내측 절연층(220)은 제1 외측 절연층(210)의 유전율보다 높은 유전율을 갖는다. 예를 들어, 제1 내측 절연층(220)은 Si3N4로 이루어지고, 제1 외측 절연층(210)은 SiO2로 이루어질 수 있다.The first inner insulating layer 220 is formed inside the first outer insulating layer 210. The first inner insulating layer 220 has a dielectric constant higher than that of the first outer insulating layer 210. For example, the first inner insulation layer 220 may be made of Si 3 N 4 , and the first outer insulation layer 210 may be made of SiO 2 .

이하, 예를 들어 도 6에 도시된 고전압 전력 트랜지스터에 도 7a 및 도 7b에 도시된 본 발명에 의한 반도체 소자를 적용한 일 례를 첨부된 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, an example in which the semiconductor device according to the present invention illustrated in FIGS. 7A and 7B is applied to the high voltage power transistor illustrated in FIG. 6 will be described below with reference to the accompanying drawings.

도 9a는 본 발명의 또 다른 실시예에 의한 반도체 소자의 3차원 구조를 나타내는 도면이고, 도 9b는 도 9a에 도시된 B-B'를 절취하여 왼쪽을 바라본 단면도이다.FIG. 9A is a view illustrating a three-dimensional structure of a semiconductor device according to still another embodiment of the present invention, and FIG. 9B is a cross-sectional view taken along the line B-B ′ of FIG. 9A and viewed from the left side.

도 9a에 도시된 반도체 소자는 P 반도체 영역(302), N 반도체 영역(304 및 300), 제1 외측 절연층(320), 제1 내측 절연층(322), 제1 및 제2 금속 전극들(330 및 332), 게이트 패턴(340), 고농도의 n++ 드레인 영역(306) 및 저농도의 n- 드리프트 영역(308)으로 구성된다.The semiconductor device illustrated in FIG. 9A includes a P semiconductor region 302, an N semiconductor region 304 and 300, a first outer insulating layer 320, a first inner insulating layer 322, and first and second metal electrodes. 330 and 332, the gate pattern 340, the high concentration n ++ drain region 306, and the low concentration n-drift region 308.

반도체 기판(미도시)은 소자 분리 영역(I)과 활성 영역(A)으로 정의되어 있다. P 반도체 영역 및 N 반도체 영역은 반도체 기판에 형성되며 PN 접합을 이루고 있다.The semiconductor substrate (not shown) is defined as an isolation region (I) and an active region (A). The P semiconductor region and the N semiconductor region are formed on a semiconductor substrate and form a PN junction.

도 9a에 도시된 트랜지스터의 경우, P 반도체 영역은 p웰(well)(302)에 해당하고, N 반도체 영역은 p웰(302)에 의해 둘러싸인 고농도의 n++형 소스 영역(304)일 수 있다. 이 경우, PN 접합은 p웰(302)과 고농도의 n++ 소스 영역(304)이 접하는 부분이다. 또한, P 반도체 영역은 p웰(302)에 해당하고, N 반도체 영역은 p웰(302)과 인접하는 저농도의 n-- 드리프트 영역(300)일 수 있다. 이 경우, PN 접합은 p웰(302)과 저농도의 n-- 드리프트 영역(300)이 접하는 부분이다.In the case of the transistor shown in FIG. 9A, the P semiconductor region may correspond to a p well 302, and the N semiconductor region may be a high concentration n ++ type source region 304 surrounded by the p well 302. In this case, the PN junction is the portion where the p well 302 and the high concentration n ++ source region 304 contact. In addition, the P semiconductor region may correspond to the p well 302, and the N semiconductor region may be a low concentration n− drift region 300 adjacent to the p well 302. In this case, the PN junction is the portion where the p well 302 and the low concentration n--drift region 300 contact.

트랜지스터의 항복 전압을 높이기 위해, 제1 외측 절연층(320)이 P 및 N 반도체 영역들(300, 302 및 304)의 양측면에 형성되어 있다. 여기서, 제1 외측 절연층(320)은 소자 분리 영역(I)에 형성되어 있다.In order to increase the breakdown voltage of the transistor, a first outer insulating layer 320 is formed on both sides of the P and N semiconductor regions 300, 302, and 304. Here, the first outer insulating layer 320 is formed in the device isolation region (I).

또한, 제1 내측 절연층((322)이 제1 외측 절연층(320)의 내부에 형성되어 있다. 제1 내측 절연층(322)은 제1 외측 절연층(320)의 유전율보다 높은 유전율을 갖는다. 제1 내측 절연층(322)은 Si3N4로 이루어지고, 제1 외측 절연층(320)은 SiO2로 이루어질 수 있다.In addition, a first inner insulating layer 322 is formed inside the first outer insulating layer 320. The first inner insulating layer 322 has a dielectric constant higher than that of the first outer insulating layer 320. The first inner insulating layer 322 may be formed of Si 3 N 4 , and the first outer insulating layer 320 may be formed of SiO 2 .

이때, 게이트 패턴(340)은 도 9b에 도시된 바와 같이, 반도체 기판상에 형성된 게이트 절연막 패턴(342) 및 게이트 절연막 패턴(342)의 상부에 형성된 폴리 게이트 패턴(344)로 이루어질 수 있다.In this case, as illustrated in FIG. 9B, the gate pattern 340 may include a gate insulating layer pattern 342 formed on the semiconductor substrate and a poly gate pattern 344 formed on the gate insulating layer pattern 342.

이하, 예를 들어, 도 6에 도시된 고전압 전력 트랜지스터에 도 7a 및 도 7b에 도시된 본 발명에 의한 반도체 소자를 적용한 다른 례를 첨부된 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, another example in which the semiconductor device according to the present invention shown in FIGS. 7A and 7B is applied to the high voltage power transistor shown in FIG. 6 will be described below with reference to the accompanying drawings.

도 10a는 본 발명의 또 다른 실시예에 의한 반도체 소자의 3차원 구조를 나타내는 도면이고, 도 10b는 도 10a에 도시된 C-C'를 절취하여 왼쪽으로 바라본 단면도이다.FIG. 10A is a view showing a three-dimensional structure of a semiconductor device according to still another embodiment of the present invention, and FIG. 10B is a cross-sectional view taken along the line C-C ′ shown in FIG. 10A and viewed to the left.

도 10a 및 도 10b에 도시된 반도체 소자는 제2 외측 절연막(424) 및 제2 내측 절연막(426)을 더 마련하는 것을 제외하면, 도 9a 및 도 9b에 도시된 반도체 소자와 동일하다. 그러므로, 도 10a 및 도 10b에 도시된 반도체 소자에서 도 9a 및 도 9b에 도시된 반도체 소자와 다른 부분만을 중점적으로 설명한다.The semiconductor device shown in FIGS. 10A and 10B is the same as the semiconductor device shown in FIGS. 9A and 9B except for further providing a second outer insulating film 424 and a second inner insulating film 426. Therefore, only the parts different from the semiconductor elements shown in FIGS. 9A and 9B in the semiconductor elements shown in FIGS. 10A and 10B will be described.

즉, 도 10a 및 도 10b에 도시된 P 반도체 영역(402), N 반도체 영역(404 및 400), 제1 외측 절연층(420), 제1 내측 절연층(422), 제1 및 제2 금속 전극들(430 및 432), 게이트 패턴(440), 고농도의 n++ 드레인 영역(406) 및 저농도의 n- 드리프트 영역(408)은 도 9a 및 도 9b에 도시된 P 반도체 영역(302), N 반도체 영역(304 및 300), 제1 외측 절연층(320), 제1 내측 절연층(322), 제1 및 제2 금속 전극들(330 및 332), 게이트 패턴(340), 고농도의 n++ 드레인 영역(308) 및 저농도의 n- 드리프트 영역(306)과 각각 동일하다.That is, the P semiconductor region 402, the N semiconductor regions 404 and 400, the first outer insulating layer 420, the first inner insulating layer 422, and the first and second metals illustrated in FIGS. 10A and 10B. The electrodes 430 and 432, the gate pattern 440, the high concentration n ++ drain region 406 and the low concentration n-drift region 408 are the P semiconductor region 302 and N semiconductor shown in FIGS. 9A and 9B. Region 304 and 300, first outer insulating layer 320, first inner insulating layer 322, first and second metal electrodes 330 and 332, gate pattern 340, high concentration n ++ drain region 308 and low concentration n-drift region 306, respectively.

도 9a 및 도 9b에 도시된 반도체 소자와 달리, 도 10a 및 도 10b에 도시된 반도체 소자의 경우, 제2 외측 절연층(424)이 P 및 N 반도체 영역들을 포함하여 활성 영역(A)의 상부에 더 형성되어 있다. 또한, 제2 내측 절연층(426)이 제2 외측 절연층(424)의 내부에 형성되어 있다. 제2 내측 절연층(426)은 제2 외측 절연층(424)의 유전율보다 높은 유전율을 갖는다. 본 발명에 의하면, 제2 내측 절연층(426)은 Si3N4로 이루어질 수 있고, 제2 외측 절연층(424)은 SiO2로 이루어질 수 있다.Unlike the semiconductor device shown in FIGS. 9A and 9B, in the case of the semiconductor device shown in FIGS. 10A and 10B, the second outer insulating layer 424 includes P and N semiconductor areas to form an upper portion of the active area A. FIG. It is further formed in. In addition, a second inner insulating layer 426 is formed inside the second outer insulating layer 424. The second inner insulating layer 426 has a dielectric constant higher than that of the second outer insulating layer 424. According to the present invention, the second inner insulating layer 426 may be formed of Si 3 N 4 , and the second outer insulating layer 424 may be formed of SiO 2 .

도 10a 및 도 10b에 도시된 바와 같이, 활성 영역(A)의 상부에도 제2 외측 절연층(424) 및 제2 내측 절연층(426)을 갖는 반도체 소자는 도 9a 및 도 9b에 도시된 반도체 소자보다 Dielectric RESURF 효과를 더욱 증가시켜, 더 높은 항복 전압을 가질 수 있다.As shown in FIGS. 10A and 10B, a semiconductor device having a second outer insulating layer 424 and a second inner insulating layer 426 on top of the active region A may be the semiconductor shown in FIGS. 9A and 9B. By increasing the Dielectric RESURF effect more than the device, it can have a higher breakdown voltage.

도 11a는 내측 절연층을 갖지 않은 기존의 반도체 소자의 항복 전압을 설명하기 위한 도면이고, 도 11b는 도 7a에 도시된 바와 같이 내측 절연층(114 및 116)을 갖는 본 발명에 의한 반도체 소자의 항복 전압을 설명하기 위한 도면이다.FIG. 11A is a view for explaining a breakdown voltage of a conventional semiconductor device having no inner insulating layer, and FIG. 11B shows a semiconductor device according to the present invention having inner insulating layers 114 and 116 as shown in FIG. 7A. It is a figure for demonstrating breakdown voltage.

도 11a 및 도 11b에서, 항복시의 등전위선은 실선으로 표시되어 있고, 공핍 영역의 가장자리가 점선으로 표시되어 있다. 여기서, P 반도체 영역과 N 반도체 영역의 도핑 농도는 5x1016㎝-3이다.11A and 11B, the equipotential lines at the time of yielding are indicated by solid lines, and the edges of the depletion regions are indicated by dotted lines. Here, the doping concentration of the P semiconductor region and the N semiconductor region is 5x10 16 cm -3 .

도 11a에 도시된 기존의 반도체 소자의 경우, 외측 절연층(Oxide)만을 갖기 때문에 항복 전압이 42.5볼트에 불과하지만, 도 11b에 도시된 본 발명에 의한 반도체 소자의 경우, 외측 절연층(Oxide)(110 및 112)과 내측 절연층(Nitride)(114 및 116)을 모두 갖기 때문에, 공픽 영역이 확장되어 항복 전압이 52.8볼트까지 증가함을 알 수 있다.In the case of the conventional semiconductor device shown in FIG. 11A, the breakdown voltage is only 42.5 volts because only the outer insulating layer (Oxide) is provided. In the case of the semiconductor device according to the present invention shown in FIG. 11B, the outer insulating layer (Oxide) It can be seen that having both (110 and 112) and inner insulating layers (Nitride) 114 and 116, the empty pick area is expanded, resulting in a breakdown voltage of up to 52.8 volts.

또한, 도 11a에 도시된 기존의 반도체 소자에서 외측 절연층으로서 산화막 대신에 Si3N4 같은 질화막을 사용할 경우, 스트레스로 인하여 공정을 구현할 수 없다. 그러나, 도 11b에 도시된 본 발명에 의한 반도체 소자에서 외측 절연층(110 및 112)의 외곽과 내측 절연층(114 및 116)의 외곽 사이에 버퍼 역할을 하는 외측 절연층(110 및 112)이 존재하여 버퍼의 역할을 하기 때문에, 스트레스 없이 공정을 구현할 수 있다.In addition, in the conventional semiconductor device illustrated in FIG. 11A, when a nitride film such as Si 3 N 4 is used instead of the oxide film as the outer insulating layer, the process cannot be implemented due to stress. However, in the semiconductor device according to the present invention illustrated in FIG. 11B, the outer insulating layers 110 and 112 serving as a buffer are formed between the outer side of the outer insulating layers 110 and 112 and the outer side of the inner insulating layers 114 and 116. It exists and acts as a buffer, so the process can be implemented without stress.

이하, 본 발명에 의한 반도체 소자의 제조 방법의 실시예들 각각을 첨부한 도면들을 참조하여 다음과 같이 설명한다.Hereinafter, with reference to the accompanying drawings, each embodiment of the method for manufacturing a semiconductor device according to the present invention will be described as follows.

도 7a 및 도 7b에 도시된 반도체 소자의 제조 방법에 대해 살펴본다. A method of manufacturing the semiconductor device illustrated in FIGS. 7A and 7B will be described.

먼저, PN 접합을 이루는 P 및 N 반도체 영역들(100 및 102)을 형성한다. 이후, 반도체 소자의 항복 전압을 높이기 위해, P 및 N 반도체 영역들(100 및 102)의 양측면에 제1 외측 절연층(110 및 112)을 형성한다.First, P and N semiconductor regions 100 and 102 forming a PN junction are formed. Then, in order to increase the breakdown voltage of the semiconductor device, first outer insulating layers 110 and 112 are formed on both sides of the P and N semiconductor regions 100 and 102.

이후, 제1 외측 절연층(110 및 112)의 내부에 제1 내측 절연층(114 및 116)을 형성한다. 예를 들어, 포토 레지스트를 이용한 사진 및 식각 공정을 이용하여 제1 외측 절연층(110 및 112)의 내부에 트렌치(미도시)를 형성하고, 형성된 트렌치에 제1 내측 절연층을 형성하기 위한 물질층(미도시)을 갭필하여 제1 내측 절연층(114 및 116)을 형성할 수 있다.Thereafter, the first inner insulating layers 114 and 116 are formed in the first outer insulating layers 110 and 112. For example, a material for forming a trench (not shown) inside the first outer insulating layers 110 and 112 by using a photoresist and an etching process using a photoresist, and forming the first inner insulating layer in the formed trench. The first inner insulating layers 114 and 116 may be formed by gap filling a layer (not shown).

여기서, 제1 외측 절연층(110 및 112)과 제1 내측 절연층(114 및 116)을 형성한 이후에, P 및 N 반도체 영역들(100 및 102)을 형성할 수도 있다.Here, after forming the first outer insulation layers 110 and 112 and the first inner insulation layers 114 and 116, the P and N semiconductor regions 100 and 102 may be formed.

이하, 도 8a 및 도 8b에 도시된 반도체 소자의 제조 방법에 대해 다음과 같이 설명한다.Hereinafter, the manufacturing method of the semiconductor element shown in FIG. 8A and 8B is demonstrated as follows.

P형 반도체 기판(P-sub)(200)에 PN 접합 다이오드를 이루는 P 및 N 반도체 영역들(202 및 204)을 각각 형성한다. 예를 들어, P형 반도체 기판(200)의 상부에 포토 레지스트(미도시)를 도포하고, 사진 및 식각 공정에 의해 포토 레지스트를 패터닝하고 패터닝된 포토 레지스트를 이온 주입 마스크로 이용하여, P형 반도체 기판(200)에 P형 이온을 주입하여 P 반도체 영역(202)을 형성할 수 있다. 이후 포토 레지스트 패턴을 제거한다. 이와 비슷한 방법으로 N형 반도체 영역(204)을 형성할 수 있다.P and N semiconductor regions 202 and 204 forming a PN junction diode are formed in the P-type semiconductor substrate (P-sub) 200, respectively. For example, by applying a photoresist (not shown) on the upper portion of the P-type semiconductor substrate 200, patterning the photoresist by a photo and etching process, using the patterned photoresist as an ion implantation mask, The P semiconductor region 202 may be formed by implanting P-type ions into the substrate 200. The photoresist pattern is then removed. In a similar manner, the N-type semiconductor region 204 can be formed.

이후, 다른 포토 레지스트(미도시)를 이용한 사진 및 식각 공정에 의해 포토 레지스트 패턴(미도시)을 형성하고, 형성된 포토 레지스트를 이온 주입 마스크로 이용하여, 고농도의 p++형 불순물을 주입하여 p++ 영역(203)을 형성한다. 이후, 포 토 레지스트 패턴을 제거한다. 이와 비슷한 방법으로, 고농도의 n++ 영역(205)을 더 형성할 수 있다.Thereafter, a photoresist pattern (not shown) is formed by a photo and etching process using another photoresist (not shown), and a high concentration of p ++-type impurities are implanted using the formed photoresist as an ion implantation mask to form a p ++ region ( 203). After that, the photoresist pattern is removed. In a similar manner, a high concentration of n ++ region 205 can be further formed.

이후, 도 8a에 도시된 바와 같이, P 및 N 반도체 영역들(202 및 204)의 양측면에, 제1 외측 절연층(210)을 형성한다. 제1 외측 절연층(210)은 반도체 기판(200)에 트렌치(미도시)를 먼저 형성하고 트렌치에 SiO2 같은 산화물을 매립하여 형성할 수 있다.Subsequently, as shown in FIG. 8A, the first outer insulating layer 210 is formed on both sides of the P and N semiconductor regions 202 and 204. The first outer insulating layer 210 may be formed by first forming a trench (not shown) in the semiconductor substrate 200 and filling an oxide such as SiO 2 in the trench.

이후, 제1 외측 절연층(210)의 내부에 제1 내측 절연층(220)을 형성한다. 제1 내측 절연층(220) 역시 전술한 바와 같이 트렌치(미도시)를 먼저 형성하고, 형성된 트렌치에 Si3N4 같은 질화물등과 같은 절연물을 매립하여 형성할 수 있다.Thereafter, the first inner insulating layer 220 is formed in the first outer insulating layer 210. As described above, the first inner insulation layer 220 may also be formed by first forming a trench (not shown) and filling an insulator such as a nitride such as Si 3 N 4 in the formed trench.

본 발명의 다른 실시예에 의하면, 전술한 바와 달리, 제1 외측 절연층(210)과 제1 내측 절연층(220)을 먼저 형성한 후에, P 및 N 반도체 영역들(202, 204, 203 및 205)을 나중에 형성할 수도 있다.According to another embodiment of the present invention, unlike the above, after forming the first outer insulating layer 210 and the first inner insulating layer 220, the P and N semiconductor regions 202, 204, 203 and 205 may be formed later.

이후, P 반도체 영역(202)의 끝단에 제1 금속 전극(230)을 형성하고, N형 반도체 영역(204)의 끝단에 제2 금속 전극(232)을 형성한다.Thereafter, the first metal electrode 230 is formed at the end of the P semiconductor region 202, and the second metal electrode 232 is formed at the end of the N-type semiconductor region 204.

결국, PN 접합(206)에 인접하여 P 영역(p)이 형성되고, P 영역(p)과 제1 금속 전극(230)의 사이에 p++ 영역(203)이 형성됨을 알 수 있다. 또한, PN 접합(206)에 인접하여 n 영역(n)이 형성되고, n 영역(n)과 제2 금속 전극(232)의 사이에 n++영역이 형성됨을 알 수 있다.As a result, it can be seen that the P region p is formed adjacent to the PN junction 206, and the p ++ region 203 is formed between the P region p and the first metal electrode 230. In addition, it can be seen that the n region n is formed adjacent to the PN junction 206 and the n ++ region is formed between the n region n and the second metal electrode 232.

이하, 도 9a 및 도 9b에 도시된 반도체 소자의 제조 방법에 대해 다음과 같 이 살펴본다.Hereinafter, a manufacturing method of the semiconductor device illustrated in FIGS. 9A and 9B will be described as follows.

먼저, 소자 분리 영역(I)과 활성 영역(A)으로 정의된 반도체 기판(미도시)의 소자 분리 영역(I)에 제1 외측 절연층(320)을 형성한다. 제1 외측 절연층(320)은 통상의 트렌치를 이용한 소자 분리막(STI) 형성 공정에 의해 형성될 수 있다. 이후, 제1 외측 절연층(320)의 내부에 제1 내측 절연층(322)을 형성한다. 제1 내측 절연층(322)은 제1 외측 절연층(320)의 내부에 트렌치(미도시)를 형성한 후 트랜치에 질화물등을 매립하여 형성할 수 있다.First, the first outer insulating layer 320 is formed in the device isolation region I of the semiconductor substrate (not shown) defined as the device isolation region I and the active region A. FIG. The first outer insulating layer 320 may be formed by a device isolation layer (STI) forming process using a conventional trench. Thereafter, a first inner insulating layer 322 is formed in the first outer insulating layer 320. The first inner insulating layer 322 may be formed by forming a trench (not shown) in the first outer insulating layer 320 and then embedding nitride in the trench.

이후, 활성 영역(A)에서, 제1 외측 절연층(320)의 양측면에 PN 접합을 이루는 P 반도체 영역(302)과 N 반도체 영역들(304 및 300)을 형성한다.Subsequently, in the active region A, P semiconductor regions 302 and N semiconductor regions 304 and 300, which form PN junctions, are formed on both sides of the first outer insulating layer 320.

구체적으로 살펴보면, 반도체 기판(미도시)에 n-- 드리프트 영역(300)을 형성한다. 이후, n-- 드리프트 영역(300)의 내부에 p웰(302)과 n- 드리프트 영역(306)을 형성한다. 이후, p웰(302)의 내부에 n++ 소스 영역(304)을 형성하고, n- 드리프트 영역(306)의 내부에 n++ 드레인 영역(308)을 형성한다.Specifically, n− drift region 300 is formed on a semiconductor substrate (not shown). Thereafter, the p well 302 and the n− drift region 306 are formed in the n− drift region 300. Thereafter, an n ++ source region 304 is formed inside the p well 302, and an n ++ drain region 308 is formed inside the n− drift region 306.

이후, 반도체 기판의 상부에 도 9a 및 도 9b에 도시된 바와 같이, 게이트 패턴(340)을 형성한다. 예를 들면, 반도체 기판의 상부에 게이트 절연층(미도시)과 폴리 실리콘층(미도시)을 순차적으로 적층한 후, 적층된 층들을 사진 및 식각 공정에 의해 패터닝하여 게이트 패턴(340)을 형성할 수 있다.Thereafter, as illustrated in FIGS. 9A and 9B, the gate pattern 340 is formed on the semiconductor substrate. For example, the gate insulating layer (not shown) and the polysilicon layer (not shown) are sequentially stacked on the semiconductor substrate, and then the stacked layers are patterned by photolithography and etching to form the gate pattern 340. can do.

이하, 도 10a 및 도 10b에 도시된 반도체 소자의 제조 방법에 대해 다음과 같이 살펴본다.Hereinafter, a method of manufacturing the semiconductor device illustrated in FIGS. 10A and 10B will be described as follows.

먼저, 소자 분리 영역(I)과 활성 영역(A)으로 정의된 반도체 기판(미도시)의 소자 분리 영역(I)에 제1 외측 절연층(420)을 형성한다. 제1 외측 절연층(420)은 통상의 트렌치를 이용한 소자 분리막(STI) 형성 공정에 의해 형성될 수 있다.First, the first outer insulating layer 420 is formed in the device isolation region I of the semiconductor substrate (not shown) defined as the device isolation region I and the active region A. FIG. The first outer insulating layer 420 may be formed by a device isolation layer (STI) forming process using a conventional trench.

이후, 제1 외측 절연층(420)의 내부에 제1 내측 절연층(422)을 형성한다. 제1 내측 절연층(422)은 제1 외측 절연층(420)의 내부에 트렌치(미도시)를 형성한 후 트랜치에 질화물등을 매립하여 형성할 수 있다.Thereafter, a first inner insulating layer 422 is formed in the first outer insulating layer 420. The first inner insulating layer 422 may be formed by forming a trench (not shown) in the first outer insulating layer 420 and then embedding nitride in the trench.

이후, 활성 영역(A)에서, 제1 외측 절연층(420)의 양측면에 PN 접합을 이루는 P 반도체 영역(402)과 N 반도체 영역들(404 및 400)을 형성한다.Thereafter, in the active region A, P semiconductor regions 402 and N semiconductor regions 404 and 400, which form PN junctions, are formed on both sides of the first outer insulating layer 420.

구체적으로 살펴보면, 반도체 기판에 n-- 드리프트 영역(400)을 형성한다. 이후, n-- 드리프트 영역(400)의 내부에 p웰(402)과 n- 드리프트 영역(408)을 형성한다. 이후, p웰(402)의 내부에 n++ 소스 영역(404)을 형성하고, n- 드리프트 영역(408)의 내부에 n++ 드레인 영역(406)을 형성한다.Specifically, n− drift region 400 is formed in a semiconductor substrate. Thereafter, the p well 402 and the n− drift region 408 are formed in the n− drift region 400. Thereafter, an n ++ source region 404 is formed inside the p well 402, and an n ++ drain region 406 is formed inside the n− drift region 408.

이후, P 및 N 반도체 영역들을 포함하여 활성 영역(A)의 상부에 제2 외측 절연층(424)을 형성한다. 예를 들어, 반도체 기판의 상부에 제2 외측 절연층(424) 형성용 물질층(미도시)을 증착한 후, 활성 영역(I)이 노출되도록 물질층을 식각하여 제2 외측 절연층(424)을 형성할 수 있다.Thereafter, a second outer insulating layer 424 is formed on the active region A, including the P and N semiconductor regions. For example, after depositing a material layer (not shown) for forming the second outer insulation layer 424 on the semiconductor substrate, the material layer is etched so that the active region I is exposed, and thus, the second outer insulation layer 424. ) Can be formed.

이후, 제2 외측 절연층(424)의 내부에 제2 내측 절연층(426)을 형성한다. 예를 들어, 제2 외측 절연층(424)의 내부에 트렌치(미도시)를 형성하고, 트렌치에 질화물을 매립하여 제2 내측 절연층(426)을 형성할 수 있다.Thereafter, a second inner insulating layer 426 is formed in the second outer insulating layer 424. For example, a trench (not shown) may be formed in the second outer insulating layer 424, and nitride may be embedded in the trench to form the second inner insulating layer 426.

이후, 게이트 패턴(340)의 형성 방법과 동일한 방법으로, 게이트 패턴(440)을 형성할 수 있다.Thereafter, the gate pattern 440 may be formed by the same method as the method of forming the gate pattern 340.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and it is common in the art that various substitutions, modifications, and changes can be made without departing from the technical spirit of the present invention. It will be evident to those who have knowledge of.

도 1은 일반적인 단순한 P/N 다이오드의 2차원 구조를 개략적으로 나타내는 도면이다.1 is a view schematically showing a two-dimensional structure of a general simple P / N diode.

도 2는 양측면에 산화막을 내재한 와이드 P/N 다이오드의 2차원 구조를 개략적으로 나타내는 도면이다.2 is a diagram schematically showing a two-dimensional structure of a wide P / N diode having an oxide film on both sides thereof.

도 3은 양측면에 산화막을 내재한 좁은 P/N 다이오드의 2차원 구조를 개략적으로 나타내는 도면이다.3 is a diagram schematically illustrating a two-dimensional structure of a narrow P / N diode having an oxide film on both sides thereof.

도 4는 이중 커패시터 등가 회로 모델을 나타낸다.4 shows a dual capacitor equivalent circuit model.

도 5는 Dielectric RESURF 현상을 응용하여 구현된 다이오드의 3차원 구조도이다.5 is a three-dimensional structure diagram of a diode implemented by applying the Dielectric RESURF phenomenon.

도 6은 Dielectric RESURF 현상을 응용하여 구현된 MOSFET 트랜지스터의 3차원 구조도이다.6 is a three-dimensional structure diagram of a MOSFET transistor implemented by applying the Dielectric RESURF phenomenon.

도 7a 및 도 7b는 본 발명의 일 실시예에 의한 반도체 소자의 2차원 평면도 및 3차원 구조를 각각 나타낸다.7A and 7B show a two-dimensional plan view and a three-dimensional structure, respectively, of a semiconductor device according to an embodiment of the present invention.

도 8a 및 도 8b는 본 발명의 다른 실시예에 의한 반도체 소자의 3차원 구조 및 절취 단면도를 각각 나타낸다.8A and 8B show a three-dimensional structure and a cut cross-sectional view of a semiconductor device according to another embodiment of the present invention, respectively.

도 9a 및 도 9b는 본 발명의 또 다른 실시예에 의한 반도체 소자의 3차원 구조 및 절취 단면도를 각각 나타낸다.9A and 9B show a three-dimensional structure and a cut cross-sectional view of a semiconductor device according to still another embodiment of the present invention, respectively.

도 10a 및 도 10b는 본 발명의 또 다른 실시예에 의한 반도체 소자의 3차원 구조 및 절취 단면도를 각각 나타낸다.10A and 10B show a three-dimensional structure and a cut cross-sectional view of a semiconductor device according to still another embodiment of the present invention, respectively.

도 11a 및 도 11b는 기존과 본 발명의 반도체 소자의 항복 전압을 각각 설명하기 위한 도면들이다.11A and 11B are diagrams for describing breakdown voltages of the semiconductor device of the related art and the present invention, respectively.

* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS

100, 202, 302, 402 : P 반도체 영역100, 202, 302, 402: P semiconductor region

102, 204, 304, 300, 400, 404 : N 반도체 영역102, 204, 304, 300, 400, 404: N semiconductor region

110, 112, 210, 320, 420 : 제1 외측 절연층110, 112, 210, 320, 420: first outer insulating layer

114, 116, 220, 322, 422 : 제1 내측 절연층114, 116, 220, 322, 422: first inner insulating layer

424 : 제2 외측 절연층 426 : 제2 내측 절연층424: second inner insulating layer 426: second inner insulating layer

340, 440 : 게이트 패턴340, 440: Gate Pattern

Claims (19)

PN 접합을 이루는 P 및 N 반도체 영역들;P and N semiconductor regions making a PN junction; 항복 전압을 높이기 위해, 상기 P 및 N 반도체 영역들의 양측면중 적어도 일측면에 형성된 제1 외측 절연층; 및A first outer insulating layer formed on at least one side of both sides of the P and N semiconductor regions to increase a breakdown voltage; And 상기 제1 외측 절연층의 내부에 형성되며, 상기 제1 외측 절연층의 유전율보다 높은 유전율을 갖는 제1 내측 절연층을 구비하는 것을 특징으로 하는 반도체 소자.And a first inner insulating layer formed inside the first outer insulating layer and having a dielectric constant higher than that of the first outer insulating layer. 제1 항에 있어서, 상기 반도체 소자는The method of claim 1, wherein the semiconductor device 상기 P 및 상기 N 반도체 영역들의 양 끝단에 마련되는 제1 및 제2 금속 전극들을 더 구비하고,Further comprising first and second metal electrodes provided at both ends of the P and N semiconductor regions, 상기 P 및 N 반도체 영역들은 상기 제1 금속 전극과 상기 제2 금속 전극 사이에 형성되는 것을 특징으로 하는 반도체 소자.And the P and N semiconductor regions are formed between the first metal electrode and the second metal electrode. 제2 항에 있어서, 상기 P 반도체 영역은The method of claim 2, wherein the P semiconductor region is 상기 PN 접합에 인접하여 형성된 p 영역; 및A p region formed adjacent to the PN junction; And 상기 p 영역과 상기 제1 금속 전극의 사이에 형성된 고농도의 p 영역을 구비하는 것을 특징으로 하는 반도체 소자.And a high concentration p region formed between said p region and said first metal electrode. 제2 항에 있어서, 상기 N 반도체 영역은The semiconductor device of claim 2, wherein the N semiconductor region 상기 PN 접합에 인접하여 형성된 n 영역; 및An n region formed adjacent to the PN junction; And 상기 n 영역과 상기 제2 금속 전극의 사이에 형성된 고농도의 n 영역을 구비하는 것을 특징으로 하는 반도체 소자. And a high concentration n region formed between said n region and said second metal electrode. 제1 항에 있어서, 상기 P 및 상기 N 반도체 영역들은 소자 분리 영역과 활성 영역으로 정의된 반도체 기판에 형성되는 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 1, wherein the P and N semiconductor regions are formed in a semiconductor substrate defined as an isolation region and an active region. 제5 항에 있어서, 상기 제1 외측 절연층은 상기 소자 분리 영역에 해당하는 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 5, wherein the first outer insulating layer corresponds to the device isolation region. 제5 항에 있어서, 상기 반도체 소자는The semiconductor device of claim 5, wherein the semiconductor device is 상기 P 및 N 반도체 영역들을 포함하여 상기 활성 영역의 상부에 형성되는 제2 외측 절연층;A second outer insulating layer formed over the active region, including the P and N semiconductor regions; 상기 제2 외측 절연층의 내부에 형성되며, 상기 제2 외측 절연층의 유전율보다 높은 유전율을 갖는 제2 내측 절연층을 더 구비하는 것을 특징으로 하는 반도체 소자.And a second inner insulating layer formed inside the second outer insulating layer and having a dielectric constant higher than that of the second outer insulating layer. 제7 항에 있어서, 상기 P 반도체 영역은 p웰이고, 상기 N 반도체 영역은 상기 p웰에 의해 둘러싸인 고농도의 n 소스 영역인 것을 특징으로 하는 반도체 소자.8. The semiconductor device of claim 7, wherein the P semiconductor region is a p well, and the N semiconductor region is a high concentration n source region surrounded by the p well. 제7 항에 있어서, 상기 P 반도체 영역은 p웰이고, 상기 N 반도체 영역은 저농도의 n 드리프트 영역인 것을 특징으로 하는 반도체 소자.8. The semiconductor device of claim 7, wherein the P semiconductor region is a p well and the N semiconductor region is a low concentration n drift region. 제1 항, 제2 항 및 제7 항중 어느 한 항에 있어서, 상기 제1 내측 절연층은 Si3N4로 이루어지는 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1, wherein the first inner insulating layer is made of Si 3 N 4 . 제1 항, 제2 항 및 제7 항중 어느 한 항에 있어서, 상기 제1 외측 절연층은 SiO2인 것을 특징으로 하는 반도체 소자.The semiconductor device according to claim 1, wherein the first outer insulating layer is SiO 2 . 제10 항에 있어서, 상기 제2 내측 절연층은 Si3N4로 이루어지는 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 10, wherein the second inner insulation layer is made of Si 3 N 4 . 제12 항에 있어서, 상기 제2 외측 절연층은 SiO2인 것을 특징으로 하는 반도체 소자.The semiconductor device of claim 12, wherein the second outer insulating layer is SiO 2 . PN 접합을 이루는 P 및 N 반도체 영역들을 형성하는 단계;Forming P and N semiconductor regions forming a PN junction; 항복 전압을 높이기 위해, 상기 P 및 N 반도체 영역들의 양측면중 적어도 일측면에 제1 외측 절연층을 형성하는 단계; 및Forming a first outer insulating layer on at least one of both sides of the P and N semiconductor regions to increase the breakdown voltage; And 상기 제1 외측 절연층의 내부에, 상기 제1 외측 절연층의 유전율보다 높은 유전율을 갖는 제1 내측 절연층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a first inner insulating layer in the first outer insulating layer, the first inner insulating layer having a dielectric constant higher than that of the first outer insulating layer. 제14 항에 있어서, 상기 반도체 소자의 제조 방법은The method of claim 14, wherein the manufacturing method of the semiconductor device is 상기 P 및 상기 N 반도체 영역들의 끝단에 제1 금속 전극과 제2 금속 전극을 각각 형성하는 단계를 더 구비하고,Forming a first metal electrode and a second metal electrode at ends of the P and N semiconductor regions, respectively; 상기 제1 외측 절연층은 상기 제1 금속 전극과 상기 제2 금속 전극 사이에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the first outer insulating layer is formed between the first metal electrode and the second metal electrode. 제14 항에 있어서, 상기 P 반도체 영역을 형성하는 단계는15. The method of claim 14, wherein forming the P semiconductor region 상기 PN 접합에 인접하여 p 영역을 형성하는 단계; 및Forming a p region adjacent said PN junction; And 상기 p 영역과 상기 제1 금속 전극의 사이에 고농도의 p 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a high concentration of p region between the p region and the first metal electrode. 제15 항에 있어서, 상기 N 반도체 영역을 형성하는 단계는The method of claim 15, wherein the forming of the N semiconductor region is performed. 상기 PN 접합에 인접하여 n 영역을 형성하는 단계; 및Forming an n region adjacent said PN junction; And 상기 n 영역과 상기 제2 금속 전극의 사이에 고농도의 n 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.Forming a high concentration n region between said n region and said second metal electrode. 제14 항에 있어서,15. The method of claim 14, 활성 영역과 소자 분리 영역으로 정의된 반도체 기판의 상기 활성 영역에 상기 P 및 N 반도체 영역들이 형성되고,The P and N semiconductor regions are formed in the active region of the semiconductor substrate defined by an active region and an isolation region, 상기 소자 분리 영역에 상기 제1 외측 절연층은 상기 소자 분리 영역에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.And the first outer insulating layer in the device isolation region is formed in the device isolation region. 제18 항에 있어서, 상기 반도체 소자의 제조 방법은The method of claim 18, wherein the manufacturing method of the semiconductor device is 상기 P 및 N 반도체 영역들을 포함하여 상기 활성 영역의 상부에 제2 외측 절연층을 형성하는 단계; 및Forming a second outer insulating layer over the active region, including the P and N semiconductor regions; And 상기 제2 외측 절연층의 내부에, 상기 제2 외측 절연층의 유전율보다 높은 유전율을 갖는 제2 내측 절연층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a second inner insulating layer in the second outer insulating layer, the second inner insulating layer having a dielectric constant higher than that of the second outer insulating layer.
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