KR101020683B1 - 상 변화층을 갖는 전자 소자 및 상 변화 메모리 소자 - Google Patents
상 변화층을 갖는 전자 소자 및 상 변화 메모리 소자 Download PDFInfo
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Abstract
본 발명은 비휘발성 메모리 소자에 관한 것으로, 상 변화 메모리 소자의 제조 방법은, (a) 기판 상에 제 1 반응층을 형성하는 단계; (b) 상기 제 1 반응층 상부의 일부를 노출시키는 컨택 홀이 형성되도록 상기 제 1 반응층을 덮는 절연층을 형성하는 단계; (c) 상기 컨택 홀을 매립하는 제 2 반응층을 형성하는 단계; 및 (d) 상기 제 1 반응층 및 상기 제 2 반응층을 이루는 물질 간의 고상 반응을 일으킴으로써 상기 제 1 반응층 및 상기 제 2 반응층 사이에 상 변화층을 생성하는 단계를 포함한다. 따라서, 낮은 전력 소모를 가지며 동작 속도가 빠른 상 변화 메모리 소자를 제공할 수 있다.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 특히 인가 전압 또는 인가 전류에 따라 상(phase)이 변화하는 상 변화 메모리 소자에 관한 것이다.
일반적으로 주기율표상의 14족부터 16족까지에 해당되는 원소들로 구성되는 물질의 일부는 빛 또는 전류 펄스에 의하여 그 상이 변화하는 특성을 지닌다. 황(S), 셀렌(Se), 텔루르(Te) 등의 칼코겐(chalcogen) 원소를 포함하는 칼코겐 이원 화합물(chalcogenide)이 대표적인 상 변화 물질이며, 칼코겐 원소를 포함하지 않는 저머늄안티몬(GeSb)이나 아연안티몬(ZnSb) 등도 상 변화 거동을 나타내는 것으로 알려져 있다.
이러한 상 변화 물질은 결정 구조에 따라 결정상 또는 비정질상을 가지는데, 각 상에 따라 광학적 반사도 및 전기 저항이 다르기 때문에 광학 저장 매체나 비휘발성 메모리의 구성 요소로 사용이 가능하다.
상 변화 물질의 광학적 특성을 응용한 DVD-RW(Digital Versatile Disk - ReWritable), DVD-RAM(Digital Versatile Disk - Random Access Memory) 등의 광 디스크의 실용화는 이미 이루어졌으며, 전기적 특성을 이용하는 비휘발성 메모리의 실용화에 필요한 연구가 현재 활발히 진행되고 있다.
비휘발성 메모리는 상 변화 물질이 비정질 상태 및 결정 상태일 때의 비저항 차이를 이용한다. 상 변화는 입력된 전류 펄스에 의하여 유도되는데, 비정질 상태에서 결정 상태로 변화하는 상 변화(SET) 및 결정 상태에서 비정질 상태로 변화하는 상 변화(RESET)에 필요한 전류 펄스의 진폭 및 지속 시간이 서로 다르다.
SET 을 위해서는 상 변화 물질의 온도가 결정화 온도 이상으로만 상승하면 되므로 펄스의 진폭은 그다지 크지 않아도 되지만 결정화 시간이 필요하므로 펄스가 임계 시간 이상으로 지속되어야 한다.
이에 반하여 RESET 을 위해서는 상 변화 물질의 온도가 녹는점 이상으로 상승하여야 하므로 펄스의 진폭이 SET 에 비해 훨씬 커야 하며, 펄스 시간은 비정질로 바뀐 상 변화 물질이 결정화하는 것을 억제하기 위하여 상대적으로 짧게 하여야 한다.
상 변화 메모리의 실용화를 가로막는 가장 큰 장벽 중의 하나는 RESET 을 유도하는데 필요한 전류 펄스의 진폭이 매우 크다는 것이다. 대표적인 상 변화 물질인 저머늄안티몬텔루르(GeSbTe : 이하, GST라 함)를 사용하는 경우에 GST 가 하부 전극과 접촉하는 면적이 0.5×0.5μ㎡인 경우에 대략 수 mA 이상의 전류 펄스를 인가하여야만 RESET이 가능하다. 이러한 RESET 전류를 줄이기 위하여 소자 구조를 변경하거나 새로운 상 변화 물질 또는 하부 전극 물질을 사용하는 방법 등이 고려되고 있다.
도 1은 상 변화 물질을 포함하는 종래 메모리 소자의 구조를 나타내는 도면이다. 도 1을 참조하면, 종래 상 변화 메모리 소자는 하부 전극(106), 발열층(108), 상 변화 물질(112) 및 상부 전극(116)을 포함한다.
이러한 상 변화 메모리 소자의 하부 전극(106)과 상부 전극(116) 사이에 전원을 가하면 발열층(108) 및 상 변화 물질(112)에서 열이 발생하고 상 변화 물질(112)이 상 변이 되는데, 이러한 상 변이된 부분을 프로그래머블 볼륨(programmable volume, 112a)이라고 한다. 이와 같은 상 변화 메모리 소자에 있어서 프로그래머블 볼륨이 작을수록 SET 또는 RESET에 필요한 전류가 작아진다.
프로그래머블 볼륨을 작게 하기 위하여는 상 변화 물질(112) 및 발열층(108)이 접촉하는 컨택 홀(contact hole)의 크기를 작게 하는 방법이 사용되는데, 이러한 방법은 고 비용의 반도체 공정 기술이 필요하다는 단점이 있다.
즉, 서브마이크론(sub micron) 이하의 컨택 홀을 형성하기 위하여는 높은 수준의 포토리소그래피(photolithography) 기술과 에칭(etching) 기술이 요구되며, 이러한 컨택 홀을 매립하기 위하여는 스텝 커버리지(step coverage) 특성이 우수한 증착 기술이 필요하다는 문제점이 있다.
따라서, 높은 수준의 공정 기술과 고 비용을 필요로 하지 않고 상 변화 소자를 만들 수 있는 방법이 요구된다.
따라서, 본 발명의 목적은, 높은 수준의 공정 기술과 고 비용을 필요로 하지 않는 상 변화 메모리 소자를 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 고상 반응(solid-state reaction, 固狀 反應)을 이용한 상 변화층을 생성함으로써 프로그래머블 볼륨을 작게 형성하고 이에 따라 낮은 전력 소모를 갖는 상 변화 메모리 소자를 제공하는 데 있다.
또한, 본 발명의 다른 목적은, 하기의 설명 및 본 발명의 한 실시예에 의하여 파악될 수 있다.
이를 위하여, 본 발명의 한 실시예에 따른 전자 소자는 제 1 반응층; 상기 제1 반응층 위에 형성되는 제 2 반응층; 및 상기 제 1 반응층 및 상기 제 2 반응층의 사이에 형성되며, 상기 제 1 반응층을 이루는 물질 및 상기 제 2 반응층을 이루는 물질의 고상 반응에 의하여 형성된 상 변화층을 포함한다. 여기서 고상 반응은 제 1 반응층 및 제 2 반응층을 이루는 물질이 화학 반응을 하여 화합물(compound)을 형성하거나 또는 섞임으로써 혼합물(mixture)을 형성하는 경우를 모두 포함한다.
본 발명의 다른 실시예에 따른 상 변화 메모리 소자는, 제 1 반응층; 상기 제 1 반응층 상부의 일부를 노출시키는 컨택 홀이 형성되도록 상기 제 1 반응층을 덮는 절연층; 및 상기 컨택 홀을 매립하는 제 2 반응층을 포함하되, 상기 제 1 반응층 및 상기 제 2 반응층의 사이에는 상기 제 1 반응층을 이루는 물질 및 상기 제 2 반응층을 이루는 물질의 고상 반응에 의하여 형성된 상 변화층이 존재한다.
상술한 바와 같이 본 발명은, 인접한 두 물질의 고상 반응을 이용하여 작은 체적의 상 변화층을 형성하고, 이에 따라 프로그래머블 볼륨이 작아지게 함으로써, 낮은 전력 소모를 갖는 상 변화 전자 소자를 제공할 수 있는 이점이 있다.
또한, 본 발명에 따른 상 변화 메모리 소자는, 상 변화 시에 낮은 전력을 요구하므로 소자에 인가하는 전류 펄스의 진폭 및 지속 시간을 줄임으로써 동작 속도도를 빠르게 할 수 있는 이점이 있다.
도 1은 상 변화 물질을 포함하는 종래 메모리 소자의 구조를 나타내는 도면,
도 2는 본 발명의 한 실시예에 따른 상 변화 물질을 이용한 전자 소자를 나타내는 도면,
도 3은 본 발명의 다른 실시예에 따른 상 변화 메모리 소자를 나타내는 도면,
도 4a-4f는 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 제조 공정을 보여주기 위한 도면,
도 5는 저머늄-안티몬(Ge-Sb)의 상태도,
도 6은 W/Sb/Ge/Si 구조의 다층 박막 시편을 열처리한 후 AES 분석을 통하여 깊이에 따른 각 원소들의 농도 분포를 보여주기 위한 도면,
도 7은 본 발명에 따른 저머늄-안티몬(Ge-Sb)의 생성을 보여주는 사진,
도 8은 종래의 상 변화 메모리 소자의 프로그래밍 전류에 따른 셀 저항의 변화를 보여주는 도면,
도 9는 본 발명의 다른 실시예에 따른 고상 반응을 이용한 상 변화 메모리 소자의 프로그래밍 전류에 따른 셀 저항의 변화를 보여주는 도면,
도 10은 본 발명의 또 다른 실시예에 따른 상 변화 메모리 소자를 나타내는 도면.
도 2는 본 발명의 한 실시예에 따른 상 변화 물질을 이용한 전자 소자를 나타내는 도면,
도 3은 본 발명의 다른 실시예에 따른 상 변화 메모리 소자를 나타내는 도면,
도 4a-4f는 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 제조 공정을 보여주기 위한 도면,
도 5는 저머늄-안티몬(Ge-Sb)의 상태도,
도 6은 W/Sb/Ge/Si 구조의 다층 박막 시편을 열처리한 후 AES 분석을 통하여 깊이에 따른 각 원소들의 농도 분포를 보여주기 위한 도면,
도 7은 본 발명에 따른 저머늄-안티몬(Ge-Sb)의 생성을 보여주는 사진,
도 8은 종래의 상 변화 메모리 소자의 프로그래밍 전류에 따른 셀 저항의 변화를 보여주는 도면,
도 9는 본 발명의 다른 실시예에 따른 고상 반응을 이용한 상 변화 메모리 소자의 프로그래밍 전류에 따른 셀 저항의 변화를 보여주는 도면,
도 10은 본 발명의 또 다른 실시예에 따른 상 변화 메모리 소자를 나타내는 도면.
이하, 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명한다. 또한, 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 상세한 설명을 생략한다.
도 2는 본 발명의 한 실시예에 따른 상 변화 물질을 이용한 전자 소자를 나타내는 도면이다. 도 2를 참조하면, 본 발명의 한 실시예에 따른 상 변화 물질을 이용한 전자 소자는, 하부 전극(206), 제 1 반응층(208), 제 2 반응층(210), 상부 전극(212) 및 고상 반응에 의하여 생성된 상 변화층(215)을 포함한다. 이하, 도 2를 참조하여 본 발명의 한 실시예에 따른 고상 반응을 이용한 상 변화 물질을 이용한 전자 소자의 구성에 대하여 상세히 설명한다.
하부 전극(206)은 기판(도시하지 않음) 등의 위에 적층되어 있을 수 있으며, 하부 전극(206) 위에 제 1 반응층(208)이 순차적으로 적층되어 있다.
하부 전극(206)이 기판 위에 형성되는 경우, 기판과 하부 전극(206) 사이에는 산화막 등의 절연막이 형성된다.
본 발명의 한 실시예에 따른 하부 전극(206) 및 상부 전극(212)은, 각각 전자 소자의 하부 단자 및 상부 단자의 역할을 하며 금속 물질로 형성될 수 있다.
본 발명의 한 실시예에 따른 제 1 반응층(208) 및 제 2 반응층(210)은, 고상 반응에 의하여 상 변화 물질을 생성할 수 있는 원소들로 이루어진다.
즉, 제 1 반응층(208) 및 제 2 반응층(210)은, 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 칼코겐 원소 및 이들의 화합물로 이루어진 군에서 선택되는 원소 또는 화합물일 수 있다. 예를 들어, 제 1 반응층(208)/제 2 반응층(210)은, 저머늄/안티몬(Ge/Sb), 안티몬/저머늄(Sb/Ge), 저머늄/텔루르(Ge/Te), 텔루르/저머늄(Te/Ge), 안티몬/텔루르(Sb/Te), 텔루르/안티몬(Te/Sb), 저머늄/안티몬텔루르(Ge/SbTe), 안티몬텔루르/저머늄(SbTe/Ge), 실리콘저머늄/안티몬텔루르(SiGe/SbTe) 및 안티몬텔루르/실리콘저머늄(SbTe/SiGe) 중 어느 하나의 구조를 가질 수 있다. 제 1 반응층(208)/ 제 2 반응층(210)의 물질이 상기와 같을 때 생성되는 상 변화 물질은 저머늄안티몬(GeSb), 저머늄텔루르(GeTe), 안티몬텔루르(SbTe), 저머늄안티몬텔루르(GeSbTe) 및 실리콘저머늄안티몬텔루르(SiGeSbTe) 등이 될 수 있다.
상 변화층(215)은, 제 1 반응층(208) 및 제 2 반응층(210)을 이루는 물질의 고상 반응에 의하여 생성된다. 상기 고상 반응은 열에너지를 가함으로써 촉진되는데 열처리 조건을 조절함으로써 원하는 두께의 상 변화층(215)을 생성할 수 있다.
또한, 상 변화층(215)은, 제 1 반응층(208) 및 제 2 반응층(210)을 이루는 물질의 확산 정도에 따라 그 두께가 결정된다.
이러한 제1 반응층(208)과 제2 반응층(210) 사이에는 절연막이 형성될 수 있으며, 절연막의 일부에 형성되는 컨택홀을 통해 제1 반응층(208)과 제2 반응층(210)이 접촉할 수 있다.
따라서, 상 변화층(215)의 면적은, 컨택홀의 면적을 변화시킴으로써 조절 가능하다. 이와 같이 생성된 상 변화층(215)은 인가되는 전류량에 따라 비정질 상태와 결정 상태로 가역적으로 변환된다.
즉, 고상 반응에 의하여 생성된 상 변화층(215)이 상 변화 특성을 지님으로써 본 발명의 한 실시예에 따른 전자 소자가 상 변화 메모리, 트랜지스터, 스위치 등의 전자 소자로서 동작할 수 있게 된다. 한편, 프로그래머블 볼륨은 상 변화층(215)의 전체 체적을 초과할 수 없으므로 상 변화층(215)의 체적이 작아짐에 따라 프로그래머블 볼륨 또한 작아진다.
따라서, 본 발명의 한 실시예에 따른 전자 소자를 사용하는 경우 SET 및 RESET에 소모되는 전류가 줄어들게 되는 이점이 있다.
도 3은 본 발명의 다른 실시예에 따른 상 변화 메모리 소자를 나타내는 도면이다. 도 3을 참조하면, 본 발명의 다른 실시예에 따른 상 변화 메모리 소자는, 기판(302), 하부 절연층(304), 하부 전극(306), 제 1 반응층(308), 중간 절연층(310), 제 2 반응층(312), 상부 절연층(314), 상부 전극(316) 및 고상 반응에 의하여 생성된 상 변화층(308a)을 포함한다. 이하, 도 3을 참조하여 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 구성에 대하여 상세히 설명한다.
기판(302) 상에는 하부 절연층(304), 하부 전극(306) 및 제 1 반응층(308)이 순차적으로 적층되어 있다.
기판(302)은, 실리콘 기판을 사용할 수 있다. 실리콘 기판을 사용하는 경우에는 기판(302) 상부를 열 산화(thermal oxidation)하여 실리콘 산화막(Si oxide)을 형성할 수 있는데, 이렇게 형성된 실리콘 산화막은 하부 절연층(304)을 대체한다.
하부 전극(306) 및 상부 전극(316)은, 각각 메모리 소자의 하부 단자 및 상부 단자의 역할을 하며 금속 전극으로 형성될 수 있다. 바람직하게는 전기 전도도가 높은 물질, 예를 들어, 알루미늄(Al), 구리(Cu), 백금(Pt), 텅스텐(W), 티타늄텅스텐(TiW) 및 폴리 실리콘(Poly-Si) 등으로 형성될 수 있다.
제 1 반응층(308) 및 제 2 반응층(312)은, 고상 반응에 의하여 상 변화 물질을 생성할 수 있는 원소들로 이루어진다.
즉, 제 1 반응층(308) 및 제 2 반응층(312)은, 도 2의 한 실시예와 같이, 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 칼코겐 원소 및 이들의 화합물로 이루어진 군에서 선택되는 원소 또는 화합물일 수 있다. 예를 들어, 제 1 반응층(308)/제 2 반응층(312)은, 저머늄/안티몬(Ge/Sb), 안티몬/저머늄(Sb/Ge), 저머늄/텔루르(Ge/Te), 텔루르/저머늄(Te/Ge), 안티몬/텔루르(Sb/Te), 텔루르/안티몬(Te/Sb), 저머늄/안티몬텔루르(Ge/SbTe), 안티몬텔루르/저머늄(SbTe/Ge), 실리콘저머늄/안티몬텔루르(SiGe/SbTe) 및 안티몬텔루르/실리콘저머늄(SbTe/SiGe) 중 어느 하나의 구조를 가질 수 있다. 제 1 반응층(308)/ 제 2 반응층(312)의 물질이 상기와 같을 때 생성되는 상 변화 물질은 저머늄안티몬(GeSb), 저머늄텔루르(GeTe), 안티몬텔루르(SbTe), 저머늄안티몬텔루르(GeSbTe) 및 실리콘저머늄안티몬텔루르(SiGeSbTe) 등이 될 수 있다.
상 변화층(308a)은, 제 1 반응층(308) 및 제 2 반응층(312)을 이루는 물질의 고상 반응에 의하여 생성된다. 상기 고상 반응은 열에너지를 가함으로써 촉진되는데 열처리 조건을 조절함으로써 원하는 두께의 상 변화층(308a)을 생성할 수 있다.
또한, 상 변화층(308a)은, 제 1 반응층(308) 및 제 2 반응층(312)을 이루는 물질의 확산 정도에 따라 그 두께가 결정되며, 그 단면적은 컨택 홀의 면적에 상응하는 정도로 한정된다. 또한, 상기 생성된 상 변화층(308a)은 인가되는 전류량에 따라 비정질 상태와 결정 상태로 가역적으로 변환된다.
즉, 고상 반응에 의하여 생성된 상 변화층(308a)이 상 변화 특성을 지님으로써 본 발명의 다른 실시예에 따른 메모리 소자가 상 변화 메모리 소자로서 동작할 수 있게 된다. 한편, 프로그래머블 볼륨은 상 변화층(308a)의 전체 체적을 초과할 수 없으므로 상 변화층(308a)의 체적이 작아짐에 따라 프로그래머블 볼륨 또한 작아진다.
따라서, 본 발명의 일실시예에 따른 메모리 소자를 사용하는 경우 SET 및 RESET에 소모되는 전류가 줄어들게 되는 이점이 있다.
도 4는 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 제조 공정을 보여주기 위한 도면이다. 이하, 도 4를 참조하여 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 제조 공정에 대하여 상세히 설명한다.
먼저 도 4의 (a)에 도시된 바와 같이 기판(302)상에 하부 절연층(304), 하부 전극(306) 및 제 1 반응층(308)을 순차적으로 적층한다.
이 때, 기판(302)이 실리콘 기판인 경우, 기판(302) 상부를 열 산화(thermal oxidation)하여 실리콘 산화막(Si oxide)를 형성할 수 있으며, 이렇게 형성된 실리콘 산화막은 하부 절연층(304)의 역할을 하므로 별도로 하부 절연층(304)을 적층할 필요가 없게 된다.
하부 전극(306)은, 전기 전도도가 높은 물질을 사용한다. 바람직하게는 티타늄텅스턴(TiW), 폴리 실리콘(poly-Si) 또는 알루미늄(Al) 등을 사용할 수 있다.
제 1 반응층(308)은, 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 칼코겐 원소 및 이들의 화합물로 이루어진 군에서 선택되는 원소 또는 화합물로 증착할 수 있다. 예를 들어, 제 1 반응층(308)은, 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 셀렌(Se), 텔루르(Te), 안티몬텔루르(SbTe), 실리콘저머늄(SiGe) 등으로 증착할 수 있으며, 증착을 위해 스퍼터링(sputtering) 법을 사용할 수 있다. 제 1 반응층(308)을 저머늄(Ge)으로 증착하는 경우 그 두께는 1nm ~ 200nm로 증착하는 것이 바람직하다.
이후, 도 4의 (b)에 도시된 바와 같이, 하부 전극(306) 및 제 1 반응층(308)을 패터닝한 후, 중간 절연층(310)을 적층한다.
바람직하게 하부 전극(306) 및 제 1 반응층(308)의 패터닝은 포토리소그라피 공정 및 건식 식각 공정을 통하여 이루어질 수 있다.
이후, 도 4의 (c)에 도시된 바와 같이, 중간 절연층(310)을 패터닝하여 제 1 반응층(308) 상부를 노출시키는 컨택 홀을 형성한 후, 상기 컨택 홀을 매립하는 제 2 반응층(312)을 적층한다.
바람직하게 중간 절연층(310)의 패터닝은 포토리소그라피 공정 및 건식 식각 공정을 통하여 이루어질 수 있다.
제 2 반응층(312)은, 제 1 반응층(308)이 저머늄(Ge)인 경우에는 안티몬(Sb) 또는 안티몬텔루르(SbTe)로, 제 1 반응층(308)이 안티몬(Sb) 또는 안티몬텔루르(SbTe)인 경우에는 저머늄(Ge)으로, 제 1 반응층(308)이 저머늄(Ge)인 경우에는 텔루르(Te)로, 제 1 반응층(308)이 텔루르(Te)인 경우에는 저머늄(Ge)으로, 제 1 반응층(308)이 안티몬(Sb)인 경우 텔루르(Te)로, 제 1 반응층(308)이 텔루르(Te)인 경우 안티몬(Sb)으로, 제 1 반응층(308)이 실리콘저머늄(SiGe)인 경우에는 안티몬텔루르(SbTe)로, 제 1 반응층(308)이 안티몬텔루르(SbTe)인 경우 실리콘저머늄(SiGe)으로 적층할 수 있으며, 스퍼터링(sputtering) 법 등에 의하여 증착할 수 있다.
제 2 반응층(312)을 안티몬(Sb)로 적층하는 경우 그 두께는 1nm ~ 300nm로 적층하는 것이 바람직하다.
이후, 상기와 같이 적층된 결과물에 열 처리 등의 방법으로 열 에너지를 가하여 도 4의 (d)에 도시된 바와 같이 상 변화층(308a)을 생성한다.
이를 좀더 상세히 설명하면, 상기와 같이 제 1 반응층(308) 및 제 2 반응층(312)이 적층된 구조물에 열 에너지를 가하면, 제 1 반응층(308) 및 제 2 반응층(312)을 구성하는 물질 사이에서 고상 반응이 일어나게 되며, 이러한 고상 반응에 의하여 상 변화층(308a)이 생성된다.
한편, 고상 반응을 위한 열처리는 반드시 본 단계에서만 실시해야 하는 것은 아니며, 제 1 반응층과 제 2 반응층이 증착된 이후에는 하기의 어느 단계에서나 실시하는 것이 가능하다.
바람직하게 상기 열 처리 온도는 100℃ ~ 600℃로 한다. 열 처리 온도가 너무 낮거나 높으면 고상 반응에 의한 소자 특성이 나타나지 않기 때문이다. 이를 도 5 내지 도 7을 참조하여 설명하면 다음과 같다.
도 5는 저머늄-안티몬(Ge-Sb)의 상태도이다. 도 5를 참조하면, 저머늄과 안티몬은 모든 조성에서 GeXSb1 -X의 고용체(solid solution)를 형성함을 알 수 있다. 또한, 저머늄안티몬(GeSb) 합금은 안티몬(Sb)의 농도가 85.5 atomic % 인 경우 공융 혼합물(eutectic mixture)을 이루며, 이 때 공융점(eutectic point)은 592℃가 된다.
도 6은 W/Sb/Ge/Si 구조의 다층 박막 시편을 열처리한 후 AES(Auger Electron Spectroscopy) 분석을 통하여 깊이에 따른 각 원소들의 농도 분포를 보여주기 위한 도면이고, 도 7은 저머늄-안티몬(Ge-Sb)의 생성을 보여주는 사진이다. 도 6에서의 다층 박막 시편은 W(50nm)/Sb(100nm)/Ge(100nm)/Si wafer를 이용하였으며, 질소(N2) 분위기에서 1시간 열처리하였다.
도 6을 참조하면, 열처리 온도가 400℃에서 500℃로 증가한 경우 안티몬과 저머늄이 충분히 섞임으로써 저머늄안티몬(GeSb) 합금이 생성되었음을 알 수 있다.
한편, 600℃의 열처리 온도에서는 안티몬(Sb) 및 저머늄(Ge) 원소가 시편 내에서 관찰되지 않았다. 이는 도 5에서 살펴본 바와 같이 저머늄안티몬(GeSb)의 공융점인 592℃를 넘었기 때문이다.
따라서, 전술한 바와 같이 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 제작을 위해 고상 반응을 이용하기 위하여는 100℃ ~ 600℃로 열처리하는 것이 바람직하다. 상기한 열처리 온도는 안티몬(Sb)과 저머늄(Ge) 간의 고상 반응에 한정되지 않고, 실리콘(Si), 저머늄(Ge), 안티몬(Sb), 셀렌(Se), 텔루르(Te), 안티몬텔루르(SbTe) 및 실리콘저머늄(SiGe) 간의 고상 반응에도 적용된다.
도 7의 TEM 사진을 참조하면, 산화막(Oxide) 위에 하부 전극(Metal), 제1 반응층, 제2 반응층, 상부전극(W) 및 산화막(Oxide)이 순차적으로 적층되어 있는 구조를 볼 수 있다.
이때, 제1 반응층을 저머늄(Ge)으로, 제2 반응층을 안티몬(Sb)으로 형성하였으며, 고상 반응을 유도하는 열처리를 수행한 결과, 도 7의 TEM 사진과 같이 제1 반응층과 제2 반응층의 계면에 상 변화층으로 저머늄안티몬(GeSb)이 형성되어 있는 것을 확인할 수 있다.
다시 도 4를 참조하여 설명하면, 상 변화층(308a)을 생성한 후에는, 도 4의 (e)에 도시된 바와 같이, 제 2 반응층(312)을 패터닝한 후 상부 절연층(314)을 적층한다.
바람직하게 제 2 반응층(312)의 패터닝은 포토리소그라피 공정 및 건식 식각 공정을 통하여 이루어질 수 있다.
한편, 제 2 반응층(312)은 반드시 패터닝해야 하는 것은 아니며, 고상 반응에 의하여 상 변화층(308a)을 생성한 후에 제 2 반응층(312)을 패터닝하지 않고 습식 식각으로 완전히 제거하여 상 변화 메모리 소자를 제작할 수도 있다.
이후, 도 4의 (f)에 도시된 바와 같이, 상부 절연층(314)을 패터닝하여 제 2 반응층(312) 상부의 일부를 노출시키는 비아 홀을 형성한 후, 상기 비아 홀을 매립하는 상부 전극(316)을 적층하고, 상기 적층된 상부 전극(316)을 패터닝한다.
바람직하게 상부 절연층(314) 및 상부 전극(316)의 패터닝은 포토리소그라피 공정 및 건식 식각 공정을 통하여 이루어질 수 있다.
상부 전극(316)은, 전기 전도도가 높은 물질을 사용한다. 바람직하게는 구리(Cu), 티타늄텅스턴(TiW), 폴리 실리콘(poly-Si) 또는 알루미늄(Al) 등을 사용할 수 있다.
상기와 같은 공정에 의하여 제작된 본 발명의 일실시예에 따른 상 변화 메모리 소자의 특성을 도 8 및 도 9를 참조하여 이하에서 살펴본다.
도 8은 종래의 상 변화 메모리 소자의 프로그래밍 전류에 따른 셀 저항의 변화를 보여주는 도면이다.
테스트에 사용된 소자는 도 1과 같은 구조를 지니며, 상 변화층으로 공융 혼합물을 형성하는 저머늄안티폰(GeSb) 합금, 발열층으로 실리콘저머늄(SiGe) 합금을 포함한다. 도 8을 참조하면, SET 전류 및 RESET 전류는 각각 1.02mA 및 2.37mA 이며 RESET 저항과 SET 저항의 비는 약 7이다.
한편, 도 9는 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 프로그래밍 전류에 따른 셀 저항의 변화를 보여주는 도면이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따라 제작된 메모리 소자의 SET 전류 및 RESET 전류는 각각 0.42mA 및 0.68mA로 도 8에서 살펴본 종래 구조에 의한 소자에 비하면 각각 약 41% 및 29%에 해당되는 작은 값임을 알 수 있다.
이러한 낮은 프로그래밍 전류 값은 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 상 변화층(308a)의 체적이 작은 데서 기인하며, 이와 같은 상 변화층(308a)의 작은 체적은 프로그래머블 볼륨이 작음을 의미한다.
또한, RESET 저항과 SET 저항의 비는 약 100으로 종래 구조에 의한 소자에 비하여 약 14배 높음을 알 수 있다. 이러한 높은 저항 비는 고상 반응에 의하여 형성된 상 변화층(308a)의 대부분이 상 변화에 관여하기 때문이며, 소자 특성이 향상됨을 의미한다.
도 10은 본 발명의 다른 실시예에 따른 상 변화 메모리 소자의 구조를 나타내는 도면이다. 도 10의 구조는 도 3과 상이하며, 특히 절연막(410)으로 둘러싸인 작은 단면적의 제 1 반응층(408)이 제 2 반응층(412)의 하부에 위치하는 구조를 갖는 점에서 구별된다.
도 10을 참조하면, 하부 전극(406) 위에 절연막(410)을 형성한 후 콘택홀을 형성한다. 하부 전극(406)은 기판(미도시) 위에 형성될 수 있으며, 콘택홀은 하부 전극(406)의 적어도 일부분이 노출되도록 형성될 수 있다.
다음으로, 컨택홀을 채워 제 1 반응층(408)을 형성한다. 제 1 반응층(408)을 형성하는 방법은, 상기 제 1 반응층(408)의 물질이 상기 콘택홀을 채우도록 증착한 후 화학적 기계적 연마(CMP: chemical mechanical polishing)를 통해 상기 제 1 반응층(408)의 상면과 상기 절연막(410)의 상면이 실질적으로 동일한 평면에 위치하도록 할 수 있다.
상기 제 1 반응층(408) 위에 제 2 반응층(412)을 형성하고, 상기와 같이 적층된 결과물에 열 처리 등의 방법으로 열 에너지를 가하여 상 변화층(408a)을 생성한다. 그 위에 상부 전극(414)을 형성할 수 있다.
도 10에 나타낸 실시예에서, 제 1 반응층(408) 및 제 2 반응층(412)의 물질의 조합은 도 3에 나타낸 구현예에서 설명한 물질의 조합으로 할 수 있다.
상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정할 것이 아니고 특허 청구 범위와 특허 청구 범위의 균등한 것에 의해 정해져야 한다.
Claims (12)
- 고상 반응에 의해 상변화 물질을 생성하는 원소로 이루어진 제 1 반응층;
상기 제1 반응층 위에 형성되며, 상기 고상 반응에 의해 상변화 물질을 생성하는 원소로 이루어진 제 2 반응층; 및
상기 제 1 반응층 및 상기 제 2 반응층의 사이에 형성되며, 상기 제 1 반응층을 이루는 물질 및 상기 제 2 반응층을 이루는 물질의 고상 반응에 의하여 형성된 상 변화층
을 포함하고,
상기 제1반응층 및 상기 제2반응층은 상 변화 특성이 없는
상 변화층을 갖는 전자 소자.
- 제1항에 있어서,
상기 상 변화층은,
인가되는 전류량에 따라 비정질 상태와 결정 상태로 가역적으로 변환되는 물질로 이루어진
상 변화층을 갖는 전자 소자.
- 제1항에 있어서,
상기 제 1 반응층 및 상기 제 2 반응층 중 적어도 하나를 이루는 물질은,
실리콘(Si), 저머늄(Ge), 안티몬(Sb), 칼코겐(chalcogen) 원소로 이루어진 군에서 선택되는
상 변화층을 갖는 전자 소자.
- 제3항에 있어서,
상기 제 1 반응층/제 2 반응층은,
저머늄/안티몬(Ge/Sb), 안티몬/저머늄(Sb/Ge), 저머늄/텔루르(Ge/Te), 텔루르/저머늄(Te/Ge), 안티몬/텔루르(Sb/Te), 텔루르/안티몬(Te/Sb) 중 어느 하나의 적층 구조를 갖는
상 변화층을 갖는 전자 소자.
- 고상 반응에 의해 상변화 물질을 생성하는 원소로 이루어진 제 1 반응층;
상기 제 1 반응층 상부의 일부를 노출시키는 컨택 홀이 형성되도록 상기 제 1 반응층을 덮는 절연층; 및
상기 컨택 홀을 매립하고, 상기 고상 반응에 의해 상변화 물질을 생성하는 원소로 이루어진 제 2 반응층을 포함하되,
상기 제 1 반응층 및 상기 제 2 반응층의 사이에는 상기 제 1 반응층을 이루는 물질 및 상기 제 2 반응층을 이루는 물질의 고상 반응에 의하여 형성된 상 변화층이 존재하고,
상기 제 1 반응층 및 상기 제 2 반응층은 상 변화 특성이 없는
상 변화 메모리 소자.
- 제5항에 있어서,
상기 상 변화층은,
인가되는 전류량에 따라 비정질 상태와 결정 상태로 가역적으로 변환되는 물질로 이루어진
상 변화 메모리 소자.
- 제5항에 있어서,
상기 제 1 반응층 및 상기 제 2 반응층 중 적어도 하나를 이루는 물질은,
실리콘(Si), 저머늄(Ge), 안티몬(Sb), 칼코겐(chalcogen) 원소로 이루어진 군에서 선택되는
상 변화 메모리 소자.
- 제5항에 있어서,
상기 제 1 반응층/제 2 반응층은,
저머늄/안티몬(Ge/Sb), 안티몬/저머늄(Sb/Ge), 저머늄/텔루르(Ge/Te), 텔루르/저머늄(Te/Ge), 안티몬/텔루르(Sb/Te), 텔루르/안티몬(Te/Sb) 중 어느 하나의 적층 구조를 갖는
상 변화 메모리 소자.
- 하부 전극의 일부를 노출시키는 컨택 홀을 가지며 상기 하부 전극 위에 형성되는 절연층;
상기 컨택홀을 매립하며, 고상 반응에 의해 상변화 물질을 생성하는 원소로 이루어진 제 1 반응층;
상기 제1 반응층 위에 형성되며, 상기 고상 반응에 의해 상변화 물질을 생성하는 원소로 이루어진 제 2 반응층; 및
상기 제 1 반응층 및 상기 제 2 반응층의 사이에는 상기 제 1 반응층을 이루는 물질 및 상기 제 2 반응층을 이루는 물질의 고상 반응에 의하여 형성된 상 변화층
을 포함하고,
상기 제 1 반응층 및 상기 제 2 반응층은 상 변화 특성이 없는
상 변화 메모리 소자.
- 제9항에 있어서,
상기 상 변화층은,
인가되는 전류량에 따라 비정질 상태와 결정 상태로 가역적으로 변환되는 물질로 이루어진
상 변화 메모리 소자.
- 제10항에 있어서,
상기 제 1 반응층 및 상기 제 2 반응층 중 적어도 하나를 이루는 물질은,
실리콘(Si), 저머늄(Ge), 안티몬(Sb), 칼코겐(chalcogen) 원소 및 이들의 화합물로 이루어진 군에서 선택되는
상 변화 메모리 소자.
- 제11항에 있어서,
상기 제 1 반응층/제 2 반응층은,
저머늄/안티몬(Ge/Sb), 안티몬/저머늄(Sb/Ge), 저머늄/텔루르(Ge/Te), 텔루르/저머늄(Te/Ge), 안티몬/텔루르(Sb/Te), 텔루르/안티몬(Te/Sb) 중 어느 하나의 적층 구조를 갖는
상 변화 메모리 소자.
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| KR1020080084534A KR100998887B1 (ko) | 2007-12-10 | 2008-08-28 | 상 변화 물질을 이용한 전자 소자, 상 변화 메모리 소자 및이의 제조 방법 |
| KR1020100102476A KR101020683B1 (ko) | 2007-12-10 | 2010-10-20 | 상 변화층을 갖는 전자 소자 및 상 변화 메모리 소자 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080084534A KR100998887B1 (ko) | 2007-12-10 | 2008-08-28 | 상 변화 물질을 이용한 전자 소자, 상 변화 메모리 소자 및이의 제조 방법 |
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Citations (1)
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|---|---|---|---|---|
| KR20070047724A (ko) * | 2005-11-02 | 2007-05-07 | 키몬다 아게 | 다중 상 변화 물질 부분들을 포함하는 상 변화 메모리 셀및 이의 제조 방법 |
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2008
- 2008-08-28 KR KR1020080084534A patent/KR100998887B1/ko not_active IP Right Cessation
-
2010
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20070047724A (ko) * | 2005-11-02 | 2007-05-07 | 키몬다 아게 | 다중 상 변화 물질 부분들을 포함하는 상 변화 메모리 셀및 이의 제조 방법 |
Also Published As
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