KR101020439B1 - 기판 검사장치 및 기판 검사방법 - Google Patents

기판 검사장치 및 기판 검사방법 Download PDF

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Abstract

기판 상의 제 1 층 상에 해당 제 1 층과 조성이 다른 제 2 층이 적층된 적층 구조 상에, 해당 제 2 층이 일부 노출하도록 형성된 패턴의 결함을 검사하는 기판 검사장치에 있어서, 상기 기판 상에 일차 전자를 조사하는 전자방출 수단, 상기 일차 전자의 조사에 의해 생성되는 이차 전자를 검출하는 전자 검출 수단, 상기 전자 검출 수단으로 검출된 이차 전자의 데이터를 처리하는 데이터 처리 수단, 상기 일차 전자의 가속 전압을 제어하는 전압 제어 수단을 갖고, 상기 전압 제어 수단은 상기 일차 전자가 상기 제 2 층이 노출한 부분에서 상기 제 1 층과 상기 제 2 층의 계면 근방 이외의 상기 제 1 층 또는 상기 제 2 층 안에 도달하도록 가속 전압을 제어하는 것을 특징으로 하는 기판 검사장치.

Description

기판 검사장치 및 기판 검사방법{SUBSTRATE INSPECTION DEVICE AND SUBSTRATE INSPECTION METHOD}
본 발명은 기판 상에 형성된 패턴을 검사하는 기판 검사방법과 해당 검사 방법을 실시하는 기판 검사장치에 관한 것이다.
반도체 장치의 제조과정에 있어서 기판 상에 형성된 패턴의 검사 방법에 대해서는 여러가지 방법이 제안되어 있다.
예컨대, 기판 상에 형성된 패턴에 전자선을 조사하여 이차 전자를 검출함으로써 해당 패턴의 결함을 검출하는 이른바, 전자선 검사가 제안되어 있다. 전자선 검사에 의하면, 광학적인 검사에 비하여 보다 미세한 결함을 검출하는 것이 가능하기 때문에, 최근의 미세화된 반도체 장치의 패터닝의 결함을 검출하는 방법으로서 이용되고 있다.
그러나, 전자선 검사에 있어서는 실제의 결함 이외의 것을 결함으로 검출해 버리는, 이른바 유사결함 검출이라고 불리우는 현상이 일어나는 경우가 있다. 특히, 조성이 다른 층이 적층되어 이루어지는 적층 구조 상에 형성된 패턴의 결함을 검출하는 경우, 유사결함 검출이 발생하여 결함 검출의 정밀도가 저하해 버리는 경우가 발생하고 있었다.
특허문헌 1: 일본 특허공개 2002-216698호 공보
그래서, 본 발명에서는 상기의 문제를 해결한, 신규하고 유용한 기판 검사장치 및 기판 검사방법을 제공하는 것을 과제로 하고 있다.
본 발명의 구체적인 과제는 기판 상의 적층 구조 상의 패턴의 결함을 양호한 정밀도로 검출하는 기판 검사장치 및 기판 검사방법을 제공하는 것이다.
본 발명의 제 1 관점에서는 상기의 과제를 기판 상의 제 1 층 상에 해당 제 1 층과 조성이 다른 제 2 층이 적층되어 이루어지는 적층 구조 상에, 해당 제 2 층이 일부 노출하도록 형성된 패턴의 결함을 검사하는 기판 검사장치에 있어서, 상기 기판 상에 일차 전자를 조사하는 전자방출 수단과, 상기 일차 전자의 조사에 의해 생성되는 이차 전자를 검출하는 전자 검출 수단과, 상기 전자 검출 수단으로 검출된 이차 전자의 검출 데이터를 처리하는 데이터 처리 수단과, 상기 일차 전자의 가속 전압을 제어하는 전압 제어 수단을 갖고, 상기 전압 제어 수단은 노출하는 상기 제 2 층에 조사되는 상기 일차 전자가 상기 제 1 층과 상기 제 2 층의 계면 근방 이외의 상기 제 1 층 또는 상기 제 2 층 안에 도달하도록 가속 전압을 제어하는 것을 특징으로 하는 기판 검사장치에 의해 해결한다.
본 발명의 제 2 관점에서는 상기의 과제를 기판상의 제 1 층 상에 해당 제 1 층과 조성이 다른 제 2 층이 적층되어 이루어지는 적층 구조 상에, 해당 제 2 층이 일부 노출하도록 형성된 패턴의 결함을 검사하는 기판 검사방법에 있어서, 상기 기판 상에 일차 전자를 조사하는 전자 방출 공정과, 상기 일차 전자의 조사에 의해 생성되는 이차 전자를 검출하는 전자 검출 공정과, 상기 전자 검출 공정에서 검출된 이차 전자의 검출 데이터를 처리하는 데이터 처리공정을 갖고, 상기 전자방출공정에서는 노출하는 상기 제 2 층에 조사되는 상기 일차 전자가 상기 제 1 층과 상기 제 2 층의 계면 근방 이외의 상기 제 1 층 또는 상기 제 2 층 안에 도달하도록 가속 전압이 제어되는 것을 특징으로 하는 기판 검사방법에 의해 해결한다.
본 발명에 의하면, 기판 상의 적층 구조 상의 패턴의 결함을 양호한 정밀도로 검출하는 기판 검사장치 및 기판 검사방법을 제공하는 것이 가능해진다.
도 1a는 반도체 장치의 제조 방법을 도시한 도면(그의 1)이다.
도 1b는 반도체 장치의 제조 방법을 도시한 도면(그의 2)이다.
도 1c는 반도체 장치의 제조 방법을 도시한 도면(그의 3)이다.
도 1d는 반도체 장치의 제조 방법을 도시한 도면(그의 4)이다.
도 2a는 패턴의 결함을 가시화한 도면(그의 1)이다.
도 2b는 패턴의 결함을 가시화한 도면(그의 2)이다.
도 2c는 패턴의 결함을 가시화한 도면(그의 3)이다.
도 3은 가속 전압과 유사결함 검출수의 관계를 도시하는 도면이다.
도 4a는 폴리 실리콘의 표면 형태(morphology)를 도시한 도면(그의 1)이다.
도 4b는 도 4a의 폴리 실리콘 상에 발생한 결함을 도시하는 도면이다.
도 5a는 폴리 실리콘의 표면 형태를 도시한 도면(그의 2)이다.
도 5b는 도 5a의 폴리 실리콘 상에 발생한 결함을 도시하는 도면이다.
도 6a는 결함 검출의 원리를 모식적으로 나타낸 도면(그의 1)이다.
도 6b는 결함 검출의 원리를 모식적으로 나타낸 도면(그의 2)이다.
도 7은 시뮬레이션에 의해 구한 일차 전자 도달 깊이를 도시하는 도면이다.
도 8은 실시예 1에 의한 기판 검사장치를 모식적으로 도시하는 도면이다.
도 9는 입력 파라미터를 도시하는 도면이다.
도 10은 실시예 1에 의한 기판 검사방법을 도시하는 도면이다.
부호의 설명
1: 기판 2: 게이트 절연막
3: 게이트 전극층 3A: 게이트 전극
4: 반사방지막 5: 포토 레지스트층
5A: 레지스트 패턴 100: 기판 검사장치
101: 진공용기 102: 전자방출부
103: 집속 렌즈 104: 주사코일
105: 기판유지대 105A: 기판
106: 전자 검출부 107: 전원
108: 컴퓨터 109: 입력 수단
110: 표시 수단 111: 전압 산출수단
112: 전압 제어 수단 113: 데이터 처리 수단
본 발명에 따른 기판 검사장치(기판 검사방법)에 의하면, 기판 상의 적층 구조 상에 형성된 패턴의 결함을 전자선 검사에 의해, 양호한 정밀도로 검출하는 것이 가능해진다. 예컨대, 조성이 다른 다층 구조 상에 형성된 패턴은 전자선 검사가 곤란하게 되는 경우가 있는 것을 본 발명의 발명자는 찾아내었다. 이하에, 본 발명의 발명자가 찾아낸 전자선 검사에 있어서의 문제와 그 해결 방법에 대하여 설명한다.
이와 같이, 전자선 검사가 곤란하게 되는 일 예로서, 예컨대, 에칭의 대상 막 상에 형성된 레지스트 패턴의 검사를 행하는 경우가 있다. 레지스트 패턴의 노광·현상의 직후에는 해당 레지스트 패턴의 하층에 반사방지막(BARC)이 남아 있는 것이 대부분이다. 즉, 에칭의 대상 막과 반사방지막의 적층 구조 상에 레지스트 패턴이 형성되게 된다. 이러한 레지스트 패턴이 형성되는 공정을 포함하는 반도체 장치의 제조 예를 이하에 나타낸다. 단, 도면 중 먼저 설명한 부분에는 동일한 참조 부호를 부여하며 설명은 생략한다.
우선, 도 1a에 나타내는 공정에서는 실리콘으로 이루어지는 기판(1) 상에 게이트 절연막(2)을 형성하고, 또한 해당 게이트 절연막(2) 상에 다결정 실리콘(폴리 실리콘)으로 이루어지는 게이트 전극층(3)(제 1 층)을 형성한다.
다음에, 도 1b에 나타내는 공정에서, 상기 게이트 전극층(3) 상에 반사방지막(4)(제 2 층)을 형성하고, 해당 반사방지막(4) 상에 포토 레지스트 층(5)을 형성한다.
다음에, 도 1c에 나타내는 공정에서, 상기 포토 레지스트 층(5)을 이른바 포토리소그래픽 법에 의해 노광·현상해서 패터닝하여, 레지스트 패턴(5A)를 형성한다. 여기서, 상기 레지스트 층(5)이 제거된 영역 A에서는 상기 반사방지막(4)이 노출하게 된다.
다음에, 도 1d에 나타내는 공정에서, 도 1d에서 형성된 상기 레지스트 패턴(5A)를 마스크로 하여 상기 반사방지막(4)의 에칭, 또한 상기 게이트 전극층(3)의 에칭을 행한다. 이 결과, 상기 게이트 전극층(3)의 패터닝이 실시되어, 게이트 전극(3A)이 형성된다.
이 다음의 공정에서, 상기 게이트 절연막(2)의 에칭이나, 불순물의 주입, 확산 등의 공지의 방법을 이용한 공정을 거쳐, M0S 트랜지스터를 형성할 수 있다.
상기의 트랜지스터를 형성하는 경우, 예컨대, 상기의 도 1c의 공정후에, 상기 레지스트 패턴(5A)의 패터닝의 결함 검출이 가능하게 되는 것이 바람직하다. 그러나 종래는, 예컨대 레지스트 패턴(5A)를 마스크로 한 에칭 후(도 1d 이후의 공정에서) 검사가 행하여지는 것이 대부분이었다.
한편, 에칭의 불량은 레지스트의 패턴형성의 불량에 기인하는 경우가 있어, 레지스트의 패턴이 형성된 시점에서 패터닝의 불량을 검출하는 것이 가능하게 되면, 보다 효율적으로 패터닝의 불량을 발견하는 것이 가능해진다.
그러나, 도 1c에 도시하는 바와 같이 조성이 다른 상기 게이트 전극층(3)과 상기 반사방지막(4)의 적층 구조 상에 형성된 상기 레지스트 패턴(5A)의 전자선 검사는 유사결함 검출의 문제 때문에 곤란하게 되는 경우가 있는 것을 알아냈다. 또한, 이러한 유사결함 검출의 문제는 전자선 검사에 있어서의 일차 전자의 가속 전압에 의존하는 것이 본 발명자의 발명에 의해 밝혀졌다. 다음에, 이들에 대하여 설명한다.
도 2a∼도 2c는 도 1c에 나타낸 구조에 있어서의 레지스트 패턴의 전자선 검사에 의한 화상(SEM 화상)을 나타낸 것이다. 또, 도 2a∼도 2c에서는 일차 전자의 가속전압이 전압이 다르며, 가속 전압은 각각, 300 eV, 1000 eV, 1500 eV 이다.
도 2a∼도 2c를 참조하면, 각각의 경우에 있어서, 레지스트 패턴의 결함 D(레지스트 패턴이 결락한 부분)를 확인할 수 있다. 그러나, 한편으로, 도 2b에 나타낸 가속 전압을 1000 eV로 한 경우만, 레지스트 패턴간(반사방지막이 노출한 부분)에, 검은 유사결함 de가 다수 보여진다. 이들의 유사결함 de가 전자선 검사의 검사 방법(검사 장치) 상의 문제에 의해 발생하는 유사결함인 것은 별도로 행한 전기 특성의 검사에 의해 확인되었다.
도 3은 상기 유사결함의 검출수와 가속 전압의 관계를 나타낸 도면이다. 도 3을 참조하면, 가속 전압과 유사결함 검출수에는 상관관계가 있어, 소정의 가속 전압의 영역(예컨대 800∼1000 eV 정도)에 있어서 특히 유사결함수가 현저히 증대하는 것을 알 수 있다. 즉, 상기 소정의 가속 전압의 영역에 비하여 가속 전압이 낮은 경우나 또는 가속 전압이 높은 경우에는 유사결함의 검출수는 적어지게 된다.
이와 같이, 소정의 가속 전압에 있어서 유사결함의 검출수가 증대하는 것은 검사 대상인 패턴의 하지층의 영향인 것이 이하의 검증에 의해 밝혀졌다.
도 4a는 폴리 실리콘의 표면 형태를 나타내는 SEM 화상이며, 도 4b는 도 4a의 폴리 실리콘 상에 반사방지막과 레지스트 패턴을 형성한 상태(도 1c에 나타낸 상태)의 SEM 화상이다.
도 4a를 참조하면, 폴리 실리콘의 표면 형태는 그레인 형상의 요철형상으로 되어있는 것을 알았다. 이 경우, 폴리 실리콘의 Ra 표면거칠기는 5.7 nm 이다.
또한, 도 4b를 참조하면, 앞서 설명한 바와 같이, 레지스트 패턴 간의 반사방지막에는 유사결함 de가 다수 확인되었다. 따라서 이러한 유사결함은 하지의 폴리 실리콘의 표면 형태가 관련하고 있다고 생각되었다.
그래서, 폴리 실리콘의 표면 형태가 다른 경우에 대하여, 동일한 패턴을 형성하여 전자선 검사를 행하였다. 도 5a는 도 4a의 경우와 다른 표면거칠기를 갖는 폴리 실리콘의 표면 형태를 나타내는 SEM 화상이며, 도 5b는 도 5a의 폴리 실리콘 상에 반사방지막과 레지스트 패턴을 형성한 상태(도 1c에 나타낸 상태)의 SEM 화상이다.
도 5a를 참조하면, 폴리 실리콘의 표면 형태는 도 4a의 경우와 비교해서 그레인 형상의 요철형상이 작아진다. 이 경우, 폴리 실리콘의 Ra 표면거칠기는 0.9 nm 이다.
또한, 도 5b를 참조하면, 본 도면에 나타내는 경우, 도 4a에서 보여지는 바와 같은 유사결함 de는 거의 확인되지 않는다. 따라서, 도 4b에서 볼 수 있던 유 사결함은 하지의 폴리 실리콘의 표면 형태가 기여하고 있는 것이 분명해졌다.
상기의 결과를 감안하면, 전자선 검사에 의해 소정의 가속전압에 있어서 유사결함의 검출수가 현저히 증대하는 이유는 이하의 모델에 의해서 설명된다.
도 6a, 도 6b는 도 1c에 나타낸 구조의 전자선 검사에 있어서의 노출한 상기 반사방지막(4)(도 1c의 영역 A)에 입사하는 일차 전자의 거동을 모식적으로 나타낸 도면이다. 단지 도면 중, 앞에서 설명한 부분에는 동일한 참조 부호를 부여하고 설명을 생략한다. 또한, 도 6a는 유사결함 검출수가 많은 경우(예컨대, 상기의 예에서 가속 전압 800 eV∼1000 eV 정도)를, 도 6b는 유사결함 검출수가 적은 경우(가속 전압이 소정의 값보다 작은 경우 또는 소정의 값보다 큰 경우)를 나타내고 있다.
도 6a를 참조하면, 본 도면에 나타내는 경우, 일차 전자는 상기 게이트 전극층(3)(제 1 층)과 상기 반사방지막(4)(제 2 층)의 계면 근방에 대부분 도달한다. 그 때문에, 해당 제 1 층에서 많은 일차 전자가 반사된다고 생각된다.
즉, 이차 전자를 검출하는 것으로 패턴의 결함을 검출하는 경우에, 상기의 계면에서 반사한 일차 전자의 영향을 받아 버리고, 이것이 유사결함으로서 검출된다고 생각된다. 이러한 현상은 특히 제 1 층과 제 2 층의 조성이 다른 경우에 일어난다고 생각되며, 제 1 층과 제 2 층의 밀도차가 큰 경우에 의해 발생하기 쉽다고 생각될 수 있다.
예컨대, 도 1c에 나타낸 구조에 있어서는 제 1 층이 폴리 실리콘으로 이루어지는 무기물의 층(무기층)이며, 제 2 층이 반사방지막으로 이루어지는 유기물의 층(유기층)이다. 이 때문에, 해당 제 2 층의 밀도가 제 1 층에 비하여 현저하게 작아 전자가 투과하기 쉽기 때문, 상기의 현상이 일어나기 쉽다고 생각된다.
한편, 도 6b에 나타내는 바와 같이, 일차 전자의 가속 전압을 소정 값 이하로 작게 하든지, 또는 소정의 값 이상으로 크게 하면, 이차 전자의 검출에 있어서, 일차 전자가 제 1 층과 제 2 층의 계면 근방에서 반사하는 영향을 받는 것이 적어진다.
즉, 일차 전자의 도달깊이는 가속 전압에 의존하기 때문에, 해당 가속 전압이 유사결함 검출이 적어지도록 제어되는 것이 바람직하다. 이 경우, 가속 전압은 노출하는 제 2 층(영역 A)에 조사되는 일차 전자가 제 1 층과 제 2 층의 계면 근방 이외의, 상기 제 1 층 또는 상기 제 2 층 안에 도달하도록 제어되는 것이 바람직하다. 이 경우에, 유사결함 검출수가 적어져 양호한 정밀도로 패턴의 결함 검출을 행할 수 있게 된다.
이 경우, 「계면 근방」이란 일차 전자가 제 1 층의 표면 형태의 영향을 받는 영역이며, 제 1 층의 형태의 중심선을 중심으로 해서 적어도 표면거칠기 Ra 정도의 두께를 갖는 것으로 생각할 수 있다.
또한, 이 경우 가속 전압의 하한은 적어도 일차 전자가 제 1 층에 침투하는 것이 가능해지는 정도의 전압이며, 상한은 일차 전자가 제 2 층을 투과하지 않는 정도인 것이 바람직하다. 몬테카를로 시뮬레이션(Monte Carlo simulation)에 의해 용이하게 산출하는 것이 가능하다.
도 7은 시뮬레이션에 의해, 도 1c의 영역 A에서 일차 전자가 도달하는 깊이 와 해당 깊이에 존재하는 전자의 비율을 구한 결과를 도시하는 도면이다.
도 7을 참조하면, 예컨대, 가속 전압이 800 eV의 경우, 일차 전자는 제 1 층과 제 2 층의 계면 근방에 많이 존재하는 것을 알았다. 한편, 가속 전압이 300 eV의 경우에는 일차 전자는 그 대부분이 제 2 층(반사방지막, 도면 중 BARC로 표기)의 계면 근방 이외의 얕은 부분까지 밖에 도달하지 않는 것을 알았다. 또한, 가속 전압을 1500 eV로 한 경우에는 일차 전자의 대부분은 제 1 층(폴리 실리콘)에까지 도달하고 있는 것을 알았다.
도 7의 시뮬레이션의 결과는 도 2a∼2c, 도 3에 나타낸 결과와 도 6a, 6b의 유사결함 검출의 모델과 잘 일치하고 있다.
이와 같이, 시뮬레이션에 의해 일차 전자의 도달깊이가 산출되면, 일차 전자가 제 1 층과 제 2 층의 계면 근방 이외의 상기 제 1 층 또는 상기 제 2 층 안에 도달하기 위한 가속 전압은 용이하게 구해진다.
다음에, 상기의 원리를 이용한 기판 검사장치 및 해당 기판 검사장치를 이용한 기판 검사방법에 대하여 설명한다.
실시예 1
도 8은 상기의 원리를 이용한 기판 검사장치의 일례이며, 기판 검사장치(100)를 모식적으로 나타낸 도면이다.
도 8을 참조하면, 본 실시예에 의한 기판 검사장치(100)는 배기 수단(120)에 의해서 내부가 진공 배기되어 감압공간으로 되는 진공용기(101)를 갖고 있다. 상기 진공용기(101)의 내부에는 검사 대상으로 되는 기판(105A, 도 1c의 기판(1)에 상당)을 유지하는 기판유지대(105)가 설치되고, 해당 기판유지대(105)에 대향하도록 해당 기판(105)에 일차 전자를 조사하는 전자방출부(102)가 설치되어 있다.
또한, 상기 전자방출부(102)와 상기 기판유지대(105) 사이에는 방출된 일차 전자(전자선)를 집속하기 위한 집속 렌즈(103)와 일차 전자를 주사하기 위한 주사코일(104) 및 애퍼처(121)가 설치되어 있다. 또한, 상기 기판유지대(105)와 상기 주사코일(104) 사이에는 일차 전자의 조사에 의해서 생성되는 이차 전자를 검출하는 전자 검출 수단(106)이 설치되어 있다.
또한, 상기 전자방출부(102)에는 해당 전자방출부(102)에 전압을 인가하기 위한 전원(107)이 접속되어 있다. 상기 전원(107)은 기판 검사장치의 동작을 제어하는 제어 장치(컴퓨터)(108)의 버스(114)에 접속되어 있다. 또한, 해당 제어 장치(108, 버스(114))에는 상기 전자 검출 수단(106)도 접속되어 있다.
상기 제어 장치(108)는 예컨대 키 보드나 또는 통신 수단 등의 입력 수단(109)과 모니터 화면 등의 표시 수단(110), 상기 전원(107)에 의해 인가되는 가속 전압을 산출하는 전압 산출수단(111), 상기 전원(107)을 제어하는 전압 제어 수단(112) 및 상기 전자 검출 수단(106)에 의해 검출된 이차 전자의 데이터를 처리하는 데이터 처리 수단(113)이 버스(114)에 접속된 구조를 갖고 있다.
상기 전자방출 수단(102)에는 상기 전원(107)으로부터 전압이 인가되는데, 이 전압은 상기 전압 산출수단(111)에 의해서, 몬테카를로 시뮬레이션에 의해 산출된다. 해당 전압 산출수단에 의해서 산출된 전압에 대응해서, 상기 전압 제어 수단(112)이 상기 전원(107)을 제어하여 일차 전자의 가속 전압을 제어한다.
상기 전자방출 수단(102)으로부터 방출된 전자는 검사 대상인 기판(105)에 조사된다. 상기 기판(105)은 예컨대, 도 1c에 나타낸 구조를 갖고 있다. 즉, 기판(105)(기판(1)) 상에는 적층 구조가 형성되어 있다. 해당 적층 구조는 제 1 층(상기 게이트 전극층(3)) 상에 해당 제 1 층과 조성이 다른 제 2 층(상기 반사방지막(4))이 적층되어 이루어진다. 또한, 해당 적층 구조 상에 해당 제 2 층이 일부 노출(영역 A)하도록 패턴(레지스트 패턴(5A))이 형성되어 있다. 조사된 일차 전자에 의해서 생성되는 이차 전자는 상기 전자 검출 수단(106)에 의해서 검출되어, 상기 데이터 처리 수단(113)에 의해서 패턴의 결함이 검출(인식)된다.
여기서, 조사되는 일차 전자의 가속 전압은 상기 전압 제어 수단(112)에 의해서 제어된다. 이 경우, 해당 가속 전압은 노출하는 상기 제 2 층(도 1c의 영역A)에 조사되는 일차 전자가 상기 제 1 층과 상기 제 2 층의 계면 근방 이외의 상기 제 1 층 또는 상기 제 2 층 안에 도달하도록 제어된다(도 6b에 도시).
이 결과, 앞서 설명한 바와 같이, 일차 전자의 해당 계면 근방에서의 반사에 의한 유사결함 검출의 영향(도 6a에 도시)이 억제되어, 양호한 정밀도로 패턴(도 1c의 레지스트 패턴(5A))의 결함을 검출하는 것이 가능해진다.
또한 이 경우, 상기 가속 전압은 상기 전압 산출수단(111)에 의해, 몬테카를로 시뮬레이션에 의해 산출되면 더욱 바람직하다.
도 9는 상기의 몬테카를로 시뮬레이션에 이용하는 파라미터를 나타낸 도면이다. 해당 몬테카를로 시뮬레이션에서는 상기의 제 1 층(예컨대, 폴리 실리콘)의 밀도 M1, 질량 S1 및 막두께 T1와 제 2 층(예컨대, 반사방지막 BARC)의 밀도 M2, 질량 S2 및 막두께 T2로부터, 일차 전자가 상기 계면 근방 이외의 제 1 층 또는 제 2 층 안에 도달하는 가속 전압을 산출한다.
상기의 몬테카를로 시뮬레이션에서는 탄성산란과 비탄성산란을 되풀이하면서 진행하는 일차 전자의 거동을 고려하여, 소정의 도달깊이가 되는 가속 전압을 구할 수 있다.
다음에, 상기의 도 8의 기판 검사장치(100)를 이용한 기판 검사방법의 일례에 대하여, 도 1c에 나타낸 구조를 검사하는 경우를 예로 들어, 도 10의 플로차트에 근거하여 설명한다. 또, 이하의 기재 중에서는 앞서 설명한 부위에는 동일한 참조 부호를 이용하고 설명을 생략하는 경우가 있다.
우선, 스텝 1(도면 중 S1으로 표기, 이하 동일)에 있어서, 상기 입력 수단(109)으로부터 M1, M2, S1, S2, T1, T2가 입력된다.
다음에, 스텝 2에 있어서, 상기 전압 산출수단(111)에 의해서, 일차 전자의 가속 전압 V1(eV)이 산출된다. 이 경우, 상기 가속 전압 V1은 일차 전자가 제 1 층(상기 게이트 전극층(3))과 제 2 층(상기 반사방지막(4))의 계면 근방 이외의 상기 제 1 층 또는 상기 제 2 층 안에 도달하는 값이 되도록 시뮬레이션에 의해 산출된다.
다음에, 스텝 3에 있어서, 상기 전자방출 수단(102)으로부터 방출되는 일차 전자의 가속 전압이 V1이 되도록, 상기 전압 제어 수단(112)에 의해 상기 전원(107)이 제어되어 일차 전자가 방출되어, 기판 상에 조사된다. 이 경우, 일차 전자는 제 1 층과 제 2 층의 계면 근방 이외의 상기 제 1 층 또는 상기 제 2 층 안 에 도달하여, 이차 전자가 생성된다.
다음에, 스텝 4에 있어서, 상기의 일차 전자에 기인하여 생성되는 이차 전자가 상기 전자 검출 수단(106)에 의해서 검출된다. 해당 전자 검출 수단(106)에 의해서 검출된 이차 전자의 검출 데이터는 상기 데이터 처리 수단(113)에 의해서 처리되어, 상기 레지스트 패턴(5A)의 결함이 양호한 정밀도로 검출된다. 이것은 앞서 설명한 바와 같이, 가속 전압이 최적화되어 유사결함 검출의 영향이 억제되어 있기 때문이다.
또한, 상기의 실시예에서는 게이트 전극의 패터닝의 경우를 예로 들어 설명했지만, 본 발명에 의한 기판 검사장치 및 기판 검사방법은 이것에 한정되는 것은 아니다. 예컨대, 상기의 구조 이외에도 조성이나 밀도가 다른 적층 구조 상의 미세 패턴의 결함을 효율적으로 검출하는 것이 가능하다. 또한, 본 실시예에 의한 기판 검사장치 또는 기판 검사방법로는 종래의 광학적인 검사 방법에 비하여 미세한 패턴의 결함 검출이 가능하다. 예컨대, 본 실시예에 의한 기판 검사장치로는, hp(하프 피치)65 nm 세대에서의 레지스트 패턴의 40nm의 미세한 결함을 검출하는 것이 가능하다.
이상, 본 발명을 바람직한 실시예에 대하여 설명했지만, 본 발명은 상기의 특정 실시예에 한정되는 것이 아니라, 특허청구의 범위에 기재한 요지 내에서 여러가지 변형·변경이 가능하다.
본 발명에 의하면, 기판 상의 적층 구조 상의 패턴의 결함을 양호한 정밀도로 검출하는 기판 검사장치 및 기판 검사방법을 제공하는 것이 가능해진다.
본 국제출원은 2006년 2월 15일에 출원한 일본특허출원 제2006-38521호에 근거하여 우선권을 주장하는 것이며, 일본특허출원 제2006-38521호의 전체 내용을 본 국제출원에 원용한다.

Claims (12)

  1. 기판 상의 제 1 층 상에 해당 제 1 층과 조성이 다른 제 2 층이 적층되어 이루어지는 적층 구조 상에, 해당 제 2 층이 일부 노출하도록 형성된 패턴의 결함을 검사하는 기판 검사장치에 있어서,
    상기 기판 상에 전자선인 일차 전자를 조사하는 전자방출 수단과,
    상기 일차 전자의 조사에 의해 상기 기판으로부터 생성되는 이차 전자를 검출하는 전자 검출 수단과,
    상기 전자 검출 수단으로 검출된 이차 전자의 검출 데이터를 처리하는 데이터 처리 수단과,
    상기 일차 전자의 가속 전압을 제어하는 전압 제어 수단을 갖고,
    상기 전압 제어 수단은 노출하는 상기 제 2 층에 조사되는 상기 일차 전자가 상기 제 1 층과 상기 제 2 층의 계면 근방 이외의 상기 제 1 층 또는 상기 제 2 층 안에 도달하도록 가속 전압을 제어하는 것을 특징으로 하는 기판 검사장치.
  2. 제 1 항에 있어서,
    상기 일차 전자의 가속 전압을 시뮬레이션에 의해 산출하는 전압 산출수단을 더 갖는 것을 특징으로 하는 기판 검사장치.
  3. 제 1 항에 있어서,
    상기 제 1 층이 무기층이며, 상기 제 2 층이 유기층인 것을 특징으로 하는 기판 검사장치.
  4. 제 1 항에 있어서,
    상기 제 1 층의 표면이 그레인 형상의 요철형상을 갖는 것을 특징으로 하는 기판 검사장치.
  5. 제 4 항에 있어서,
    상기 제 1 층이 다결정 실리콘으로 이루어지는 것을 특징으로 하는 기판 검사장치.
  6. 제 1 항에 있어서,
    상기 제 2 층이 반사방지막으로 이루어지고, 상기 패턴이 포토 레지스트로 이루어지는 것을 특징으로 하는 기판 검사장치.
  7. 기판 상의 제 1 층 상에 해당 제 1 층과 조성이 다른 제 2 층이 적층되어 이루어지는 적층 구조 상에, 해당 제 2 층이 일부 노출하도록 형성된 패턴의 결함을 검사하는 기판 검사방법에 있어서,
    상기 기판 상에 전자선인 일차 전자를 조사하는 전자 방출 공정과,
    상기 일차 전자의 조사에 의해 상기 기판으로부터 생성되는 이차 전자를 검출하는 전자 검출 공정과,
    상기 전자 검출 공정에서 검출된 이차 전자의 검출 데이터를 처리하는 데이터 처리공정을 갖고,
    상기 전자방출공정에서는 노출하는 상기 제 2 층에 조사되는 상기 일차 전자가 상기 제 1 층과 상기 제 2 층의 계면 근방 이외의 상기 제 1 층 또는 상기 제 2 층 안에 도달하도록 가속 전압이 제어되는 것을 특징으로 하는 기판 검사방법.
  8. 제 7 항에 있어서,
    상기 일차 전자의 가속 전압이 시뮬레이션에 의해 산출되는 것을 특징으로 하는 기판 검사방법.
  9. 제 7 항에 있어서,
    상기 제 1 층이 무기층이며, 상기 제 2 층이 유기층인 것을 특징으로 하는 기판 검사방법.
  10. 제 7 항에 있어서,
    상기 제 1 층의 표면이 그레인 형상의 요철형상을 갖는 것을 특징으로 하는 기판 검사방법.
  11. 제 10 항에 있어서,
    상기 제 1 층이 다결정 실리콘으로 이루어지는 것을 특징으로 하는 기판 검사방법.
  12. 제 7 항에 있어서,
    상기 제 2 층이 반사방지막으로 이루어지고, 상기 패턴이 포토 레지스트로 이루어지는 것을 특징으로 하는 기판 검사방법.
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