KR101017506B1 - Semiconductor memory device and method of manufacturing thereof - Google Patents
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Abstract
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 전하 저장층을 형성한 후, 후속 공정으로 소자 분리막을 형성함으로써, 메모리 셀의 전하 저장층이 소자 분리막에 의하여 비트라인 방향으로 인접한 메모리 셀의 전하 저장층과 전기적으로 분리시킴으로써, 프로그램 동작시 전하 저장층에 트랩된 전하가 인접한 셀 게이트로 이동하는 것을 방지함하여 셀의 프로그램 문턱 전압을 개선하여 셀의 리텐션 특성을 개선할 수 있는 반도체 메모리 소자의 제조 방법을 개시한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, wherein after forming a charge storage layer on a semiconductor substrate, a device isolation film is formed in a subsequent process, whereby the charge storage layer of the memory cell is moved in the bit line direction by the device isolation film. By electrically separating the charge storage layer of adjacent memory cells, it is possible to prevent charges trapped in the charge storage layer from moving to the adjacent cell gate during a program operation, thereby improving the program threshold voltage of the cell and improving the retention characteristics of the cell. Disclosed is a method of manufacturing a semiconductor memory device.
소노스, 마노스, 전하저장층, 리텐션 Sonos, manos, charge storage layer, retention
Description
특히 소노스 또는 마노스 구조를 갖는 반도체 메모리 소자 및 그것의 제조 방법에 관한 것이다.In particular, it relates to a semiconductor memory device having a sonos or a mannos structure and a method of manufacturing the same.
반도체 메모리 장치의 데이터 저장 용량은 단위 면적당 메모리 셀의 수를 나타내는 집적도에 의해 좌우된다. 일반적으로 반도체 메모리 장치는 회로적으로 연결된 수많은 메모리 셀들을 포함한다. 예를 들어, 일반적으로 DRAM의 경우 메모리 셀 하나는 한 개의 트랜지스터와 한 개의 캐패시터로 구성된다.The data storage capacity of a semiconductor memory device depends on the degree of integration which represents the number of memory cells per unit area. In general, a semiconductor memory device includes a number of memory cells that are circuitry connected. For example, in the case of DRAM, one memory cell is composed of one transistor and one capacitor.
낮은 소비 전력을 지니며 고속으로 작동하는 고밀도 집적회로에 대한 연구가 진행됨에 따라 차세대 반도체 메모리 소자로 SOI(Silicon on insulator) 기판을 이용한 기술들이 개발되고 있다. 이는 상대적으로 간단한 공정으로 제작할 수 있으며, 단위 소자의 아이솔레이션 측면에서의 장점으로 NMOS와 CMOS의 분리 간격을 작게 할 수 있어 고밀도가 가능하기 때문이다. 따라서, 100nm이하의 메모리 소자 형 성에 많이 이용되고 있다. SONOS 및 MANOS 메모리 소자도 새롭게 등장한 메모리 소자의 하나이다.As research on high-density integrated circuits that operate at high speed with low power consumption, technologies using silicon on insulator (SOI) substrates are being developed as next-generation semiconductor memory devices. This can be manufactured in a relatively simple process, and the high separation is possible because the separation distance between the NMOS and the CMOS can be reduced due to the isolation aspect of the unit device. Therefore, it is widely used to form memory elements of 100 nm or less. SONOS and MANOS memory devices are also new memory devices.
SONOS 또는 MANOS 메모리 소자는 통상, 내부에 채널 영역이 형성되는 실리콘막, 터널링층(tunneling layer)을 형성하는 산화막, 전하 트랩핑층(charge trapping layer)으로 사용되는 질화막, 차폐층(blocking layer)으로 사용되는 산화막 및 컨트롤 게이트로 사용되는 폴리 실리콘막 또는 금속막을 포함하는 구조를 갖는다. 이와 같은 막들은 SONOS 또는 MANOS 구조로서 함축적으로 언급된다. SONOS or MANOS memory devices typically include a silicon film having a channel region formed therein, an oxide film forming a tunneling layer, a nitride film used as a charge trapping layer, and a blocking layer. It has a structure including an oxide film used and a polysilicon film or metal film used as a control gate. Such films are implicitly referred to as SONOS or MANOS structures.
SONOS 또는 MANOS 메모리 소자는 전하가 저장층 내에 공간적으로 격리된 깊은 준위의 트랩(trap)에 저장되기 때문에, 플래시 메모리 소자에 비하여 얇은 두께의 산화막을 가질 수 있다. 이로 인하여 낮은 게이트 인가 전압에서도 동작이 가능하고, 소자의 고집적화 측면에서도 유리하다는 특징이 있다.SONOS or MANOS memory devices may have thinner oxide films than flash memory devices because charges are stored in deep-level traps that are spatially isolated in the storage layer. As a result, it is possible to operate at a low gate applied voltage, and it is advantageous in terms of high integration of the device.
도 1은 종래 기술에 따른 소노스 구조의 반도체 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of manufacturing a semiconductor memory device having a sonos structure according to the prior art.
도 1을 참조하면, 반도체 기판(10)의 소자 분리 영역을 식각하여 소자 분리용 트렌치를 형성한 후, 트렌치를 절연막으로 매립하여 소자 분리막(11)을 형성한다. 이 후, 소자 분리막(11)을 포함한 전체 구조 상에 터널 절연막(12), 전하 저장층(13), 차폐층(14), 컨트롤 게이트용 도전막(15), 및 게이트 전극층(16)을 순차적으로 적층하여 형성한다.Referring to FIG. 1, a device isolation region of the
상술한 종래 기술에 따른 소노스 구조의 반도체 메모리 소자는 주변 회로 영역에 형성되는 저전압 트랜지스터와 고전압 트랜지스터를 우선 형성하고 저장 매체 로 사용될 셀을 마지막으로 형성한다. 상술한 방법은 셀 영역의 전하 저장층이 워드라인 방향으로 인접한 셀과 공유된다. 이로 인하여 트랩된 전하들이 인접한 게이트로 이동하여 셀의 프로그램 문턱 전압이 저하되는 문제가 발생할 수 있다. 이는 셀의 전하 보존 능력인 리텐션 특성이 저하됨을 나타낸다.The above-described conventional semiconductor memory device having a sonos structure first forms a low voltage transistor and a high voltage transistor formed in a peripheral circuit region, and finally forms a cell to be used as a storage medium. In the above-described method, the charge storage layer of the cell region is shared with the adjacent cells in the word line direction. As a result, trapped charges may move to adjacent gates, thereby causing a problem that the program threshold voltage of the cell is lowered. This indicates that the retention characteristic, which is the charge retention ability of the cell, is lowered.
또한 전하 저장층의 전하 트랩 능력은 터널 절연막을 통과한 전하를 모두 트랩시키는 것이 아니라 그중 일부만을 트랩함으로써, 플로팅 게이트 대비 약 70%의 효율을 보인다. 이로 인하여 부족한 효율에 상응하는 문턱 전압을 프로그램 바이어스를 증가시킴으로 보상하여야 하나 고전압을 전달하기 위한 고전압 트랜지스터의 형성이 매우 어렵다.In addition, the charge trapping capability of the charge storage layer does not trap all of the charge passing through the tunnel insulating film, but traps only a portion thereof, thereby showing an efficiency of about 70% compared to the floating gate. For this reason, the threshold voltage corresponding to the insufficient efficiency should be compensated by increasing the program bias, but it is very difficult to form a high voltage transistor for delivering a high voltage.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판 상에 전하 저장층을 형성한 후, 후속 공정으로 소자 분리막을 형성함으로써, 메모리 셀의 전하 저장층이 소자 분리막에 의하여 비트라인 방향으로 인접한 메모리 셀의 전하 저장층과 전기적으로 분리시킴으로써, 프로그램 동작시 전하 저장층에 트랩된 전하가 인접한 셀 게이트로 이동하는 것을 방지함하여 셀의 프로그램 문턱 전압을 개선하여 셀의 리텐션 특성을 개선할 수 있는 반도체 메모리 소자의 제조 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to form a charge storage layer on a semiconductor substrate, and then to form a device isolation layer in a subsequent process, the charge storage layer of the memory cell is stored in the charge cell adjacent to the bit line direction by the device isolation layer By electrically separating from the layer, a semiconductor memory device capable of improving the retention characteristics of a cell by improving the program threshold voltage of the cell by preventing charge trapped in the charge storage layer from moving to an adjacent cell gate during a program operation. It is to provide a manufacturing method.
본 발명의 일실시 예에 따른 반도체 메모리 소자의 제조 방법은 셀 영역 및 주변 회로 영역으로 구분되는 반도체 기판 상에 터널 절연막, 전하 저장층, 블러킹 절연막, 및 제1 도전막을 순차적으로 적층하여 형성하는 단계와, 상기 제1 도전막, 블러킹 절연막, 전하 저장층, 터널 절연막, 및 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 절연막으로 채워 소자 분리막을 형성하는 단계, 및 상기 제1 도전막을 포함한 전체 구조 상에 제2 도전막 및 금속 게이트층을 순차적으로 형성하는 단계를 포함한다.A method of manufacturing a semiconductor memory device according to an embodiment of the present invention includes the steps of sequentially forming a tunnel insulating film, a charge storage layer, a blocking insulating film, and a first conductive film on a semiconductor substrate divided into a cell region and a peripheral circuit region. Forming a device isolation trench by etching the first conductive film, the blocking insulation film, the charge storage layer, the tunnel insulation film, and the semiconductor substrate, and filling the device isolation trench with an insulation film to form a device isolation film; And sequentially forming a second conductive film and a metal gate layer on the entire structure including the first conductive film.
상기 소자 분리막을 형성하는 단계 이후, 상기 제2 도전막을 형성하는 단계 이전에 상기 셀 영역 상에 보호 절연막을 형성하는 단계와, 상기 주변 회로 영역 상에 형성된 상기 제1 도전막, 블러킹 절연막, 전하 저장층, 및 터널 절연막을 제 거하는 단계와, 상기 주변 회로 영역 상에 형성된 상기 소자 분리막의 돌출된 상단부를 식각하여 상기 소자 분리막의 높이를 제어하는 단계와, 상기 주변 회로 영역의 노출된 상기 반도체 기판 상에 트랜지스터용 터널 절연막을 형성하는 단계, 및 상기 보호 절연막을 제거하는 단계를 더 포함한다.Forming a protective insulating layer on the cell region after forming the device isolation layer and before forming the second conductive layer; and forming the first conductive layer, the blocking insulating layer, and the charge storage on the peripheral circuit region. Removing the layer and the tunnel insulating film, etching the protruding upper end of the device isolation layer formed on the peripheral circuit region to control the height of the device isolation layer, and exposing the exposed semiconductor substrate of the peripheral circuit region. And forming a tunnel insulating film for the transistor on the transistor, and removing the protective insulating film.
상기 터널 절연막은 산화막으로 형성하며, 10 내지 100Å의 두께로 형성하는 것이 바람직하다. 상기 전하 저장층은 질화막 또는 산화막과 질화막의 혼합막으로 형성하며, 10 내지 100Å의 두께로 형성하는 것이 바람직하다. 상기 블러킹 절연층은 산화막 또는 질화막 또는 산화막과 질화막의 이중 구조로 형성하며, 10 내지 500Å의 두께로 형성하는 것이 바람직하다. 상기 콘트롤 게이트용 제1 , 2 도전막은 폴리 실리콘막으로 형성하는 것이 바람직하다.The tunnel insulating film is formed of an oxide film, it is preferable to form a thickness of 10 to 100Å. The charge storage layer is formed of a nitride film or a mixed film of an oxide film and a nitride film, it is preferable to form a thickness of 10 to 100Å. The blocking insulating layer is formed of an oxide film or a nitride film, or a dual structure of an oxide film and a nitride film, and preferably, has a thickness of 10 to 500 kPa. The control gate first and second conductive films are preferably formed of a polysilicon film.
상기 제1 도전막을 형성한 후, 상기 소자 분리용 트렌치를 형성하기 이전에 이온 주입 공정을 실시하여 상기 전하 저장층에 불순물을 주입하는 공정을 더 포함한다. 상기 이온 주입 공정은 상기 불순물로 As 또는 Ph를 사용하여 실시한다.After forming the first conductive layer, the method further includes a step of implanting impurities into the charge storage layer by performing an ion implantation process before forming the device isolation trench. The ion implantation process is performed using As or Ph as the impurity.
상기 보호 절연막은 질화막으로 형성하는 것이 바람직하다.The protective insulating film is preferably formed of a nitride film.
상기 트랜지스터용 터널 절연막은 고전압 트랜지스터의 경우 100 내지 600Å의 두께로 형성하며, 저전압 트랜지스터의 경우 100 내지 200Å의 두께로 형성하는 것이 바람직하다.The tunnel insulating film for transistors may be formed to a thickness of 100 to 600 kV for high voltage transistors and 100 to 200 kW for low voltage transistors.
상기 전하 저장층은 질화막 또는 산화막과 질화막의 혼합막으로 형성하는 것이 바람직하다. 상기 전하 저장층은 HFO2, ZrO2, HFAlO, HFSiO, ZrAlO, 또는 ZrSiO 로 형성하는 것이 바람직하다. 상기 블러킹 절연막을 형성한 후, 급속 열처리 공정을 실시하여 상기 블러킹 절연막의 막질을 개선시키는 단계를 더 포함한다.The charge storage layer is preferably formed of a nitride film or a mixed film of an oxide film and a nitride film. The charge storage layer is preferably formed of HFO 2 , ZrO 2 , HFAlO, HFSiO, ZrAlO, or ZrSiO. After forming the blocking insulating film, and further performing a rapid heat treatment process to improve the film quality of the blocking insulating film.
상기 제1 도전막 및 상기 제2 도전막은 폴리 실리콘막 또는 금속막으로 형성한다. 상기 폴리 실리콘막은 N+불순물이 도핑된 폴리 실리콘막으로 형성하며, 이온 도핑 농도는 1E19 atoms/cm3 내지 5E20atoms/cm3 이다. 상기 금속막은 TaN막으로 형성하는 것이 바람직하다.The first conductive film and the second conductive film are formed of a polysilicon film or a metal film. The polysilicon film is formed of a polysilicon film doped with N + impurities, and the ion doping concentration is 1E19 atoms / cm 3. To 5E20 atoms / cm 3 . The metal film is preferably formed of a TaN film.
본 발명의 실시 예에 따른 반도체 메모리 소자는 반도체 기판 상에 순차적으로 적층된 터널 절연막, 전하 저장층, 블러킹 절연막, 및 제1 도전막, 상기 반도체 기판의 소자 분리 영역에 상기 제1 도전막 높이만큼 돌출되어 상기 터널 절연막, 상기 전하 저장층, 상기 블러킹 절연막, 및 상기 제1 도전막을 인접한 상기 터널 절연막, 상기 전하 저장층, 상기 블러킹 절연막, 및 상기 제1 도전막과 격리시키는 소자 분리막, 및 상기 소자 분리막과 상기 제1 도전막 상에 순차적으로 적층된 제2 도전막 및 금속 게이트층을 포함한다.In an exemplary embodiment, a semiconductor memory device includes a tunnel insulation layer, a charge storage layer, a blocking insulation layer, and a first conductive layer, which are sequentially stacked on a semiconductor substrate, as much as the height of the first conductive layer in a device isolation region of the semiconductor substrate. A device isolation layer which protrudes to isolate the tunnel insulating film, the charge storage layer, the blocking insulating film, and the first conductive film from the adjacent tunnel insulating film, the charge storage layer, the blocking insulating film, and the first conductive film, and the device. The separator includes a second conductive layer and a metal gate layer sequentially stacked on the first conductive layer.
상기 전하 저장층은 질화막 또는 산화막과 질화막의 혼합막이다. 상기 전하 저장층은 HFO2, ZrO2, HFAlO, HFSiO, ZrAlO, 또는 ZrSiO이다.The charge storage layer is a nitride film or a mixed film of an oxide film and a nitride film. The charge storage layer is HFO 2 , ZrO 2 , HFAlO, HFSiO, ZrAlO, or ZrSiO.
본 발명의 일실시 예에 따르면, 반도체 기판 상에 전하 저장층을 형성한 후, 후속 공정으로 소자 분리막을 형성함으로써, 메모리 셀의 전하 저장층이 소자 분리막에 의하여 비트라인 방향으로 인접한 메모리 셀의 전하 저장층과 전기적으로 분 리시킴으로써, 프로그램 동작시 전하 저장층에 트랩된 전하가 인접한 셀 게이트로 이동하는 것을 방지함하여 셀의 프로그램 문턱 전압을 개선하여 셀의 리텐션 특성을 개선할 수 있다.According to an embodiment of the present invention, after the charge storage layer is formed on a semiconductor substrate, a device isolation layer is formed in a subsequent process, whereby the charge storage layer of the memory cell is adjacent to the bit line by the device isolation layer. By electrically separating the storage layer, it is possible to prevent the charge trapped in the charge storage layer from moving to the adjacent cell gate during the program operation, thereby improving the program threshold voltage of the cell, thereby improving the retention characteristics of the cell.
또한, 셀 영역 상에 보호 절연막을 형성한 후, 주변 회로 영역 상에 터널 절연막의 두께를 조절하여 고전압 트랜지스터 또는 저전압 트랜지스터용 터널 절연막을 형성함으로써, 고전압 트랜지스터 또는 저전압 트랜지스터의 형성이 용이하다.In addition, after the protective insulating film is formed on the cell region, the tunnel insulating film for the high voltage transistor or the low voltage transistor is formed by adjusting the thickness of the tunnel insulating film on the peripheral circuit region, thereby easily forming the high voltage transistor or the low voltage transistor.
도 2 내지 도 6은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2 to 6 are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.
도 2를 참조하면, 반도체 기판(100) 상에 제1 터널 절연막(101), 및 전하 저장층(102)을 순차적으로 형성한다. 제1 터널 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 제1 터널 절연막(101)은 레디컬 산화 방식 또는 열산화 방식을 이용하여 형성하는 것이 바람직하다. 제1 터널 절연막(101)은 10 내지 100Å의 두께로 형성하는 것이 바람직하다. 전하 저장층(102)은 질화막으로 형성하는 것이 바람직하다. 전하 저장층(102)은 ALD 방식 또는 CVD 방식으로 형성하는 것이 바람직하다. 전하 저장층(102)은 LP-질화막 또는 PE 질화막으로 형성하는 것이 바람직하다. 전하 저장층(102)은 10 내지 100Å의 두께로 형성하는 것이 바람직하다. 전하 저장층(102)은 질화막 대신 산화막과 질화막의 혼합막으로 형성할 수 있다. 전하 저장층(102)은 HFO2, ZrO2, HFAlO, HFSiO, ZrAlO, 또는 ZrSiO로 형성할 수 있다.Referring to FIG. 2, the first
이 후, 블러킹 절연층(103), 및 제1 도전막(104)을 순차적으로 적층하여 형성한다. 블러킹 절연층(103)은 산화막으로 형성하는 것이 바람직하다. 블러킹 절연층(103)은 하프늄옥사이드 또는 알루미윰옥사이드 또는 지르토늄 옥사이드로 형성하는 것이 바람직하다. 블러킹 절연층(103)은 산화막 대신 질화막으로 형성할 수 있다. 블러킹 절연층(103)은 산화막과 질화막의 이중 구조로 형성할 수 있다. 블러킹 절연층(103)은 10 내지 500Å의 두께로 형성하는 것이 바람직하다. 블러킹 절연층(103)을 형성한 후, 급속 열처리 공정(RTP)을 실시하여 블러킹 절연층(103)의 막질을 향상시킬 수 있다.Thereafter, the blocking insulating
제1 도전막(104)은 폴리 실리콘막 또는 금속막으로 형성하는 것이 바람직하다. 폴리 실리콘막은 N+불순물이 도핑된 폴리 실리콘막으로 형성하는 것이 바람직하다. 폴리 실리콘막의 이온 도핑 농도는 1E19 atoms/cm3 내지 5E20atoms/cm3 인 것이 바람직하다. 금속막은 TaN막으로 형성하는 것이 바람직하다.The first
이 후, 전하 저장층(102)의 트랩 형성이 가능한 개수를 증가시키기 위하여 이온 주입 공정을 실시한다. 이온 주입 공정은 불순물로 As 또는 Ph를 주입하여 실시한다. 이 후, 제1 도전막(104) 상에 하드 마스크막(105)을 순차적으로 적층하여 형성한다.Thereafter, an ion implantation process is performed to increase the number of possible trap formation of the
도 3을 참조하면, 셀 영역의 소자 분리 영역 상에 형성된 하드 마스크막(105), 제1 도전막(104), 블러킹 절연층(103), 전하 저장층(102), 및 터널 산화 막(101)을 순차적으로 식각하여 반도체 기판(100)을 노출시킨다. 이후, 노출된 반도체 기판(100)을 식각하여 셀 영역의 트렌치(106A)을 형성한다. 동일한 방법으로 주변 회로 영역의 소자 분리 영역에 트렌치(106B)를 형성한다. 셀 영역의 트렌치(106A)와 주변 회로 영역의 트렌치(106B)는 각각 형성하거나 동시에 형성할 수 있다.Referring to FIG. 3, the
이 후, 트렌치(106A, 106B)를 포함한 전체 구조 상에 소자 분리용 절연막(107)을 형성한다. 소자 분리용 절연막(107)은 SOG, SOD, 또는 HDP 산화막으로 형성하는 것이 바람직하다.Thereafter, the insulating
상술한 셀 영역의 트렌치(106A)와 주변 회로 영역의 트렌치(106B) 형성 공정과 소자 분리용 절연막(107) 형성 공정은 블러킹 절연층(103)을 형성한 후, 제1 도전막(104) 형성 전에 실시할 수 있다.The above-described process of forming the trench 106A in the cell region and the trench 106B in the peripheral circuit region and the process of forming the insulating
도 4를 참조하면, 제1 도전막(104)이 노출되도록 평탄화 공정을 진행하며, 바람직하게는 화학적 기계적 연마 공정(Chemical Mechanical Polishing;CMP)공정을 실시하여 소자 분리막(107)을 형성한다. 셀 영역의 트렌치(106A)와 주변 회로 영역의 트렌치(106B) 형성 공정과 소자 분리용 절연막(107) 형성 공정을 블러킹 절연층(103)을 형성한 후 실시하였을 경우 블러킹 절연층(103)이 노출되도록 평탄화 공정을 진행하는 것이 바람직하다.Referring to FIG. 4, a planarization process is performed to expose the first
이로 인하여 전하 저장층(102)은 소자 분리막(107)에 의해 비트라인 방향으로 인접한 전하 저장층(102)과 전기적으로 절연된다. 따라서 트랩된 전하의 이동을 방지한다.As a result, the
이 후, 소자 분리막(107)을 포함한 전체 구조 상에 보호 절연막(108)을 형성한다. 보호 절연막(108)은 질화막으로 형성하는 것이 바람직하다. 이 후, 식각 공정을 실시하여 주변 회로 영역 상에 형성된 보호 절연막(108)을 제거한다.Thereafter, the protective
도 5를 참조하면, 주변 회로 영역 상에 노출된 제1 도전막(104), 블러킹 절연층(103), 전하 저장층(102), 및 제1 터널 절연막(101)을 순차적으로 식각하여 반도체 기판(100)을 노출시킨다. 이때 제1 터널 절연막(101)은 제거하지 않고 잔류시켜 후속 산화 공정으로 두께를 조절하여 제2 터널 절연막으로 형성시킬 수 있다. 이 후, 돌출된 소자 분리막(107)의 상단부를 식각하여 소자 분리막(107)의 높이를 제어한다. 이 후, 산화 공정을 실시하여 노출된 반도체 기판(100) 상에 제2 터널 절연막(109)을 형성한다. 제2 터널 절연막(109)은 산화막으로 형성하는 것이 바람직하다. 주변 회로 영역 상에 형성하려는 트랜지스터가 저전압 트랜지스터일 경우 제2 터널 절연막(109)은 100 내지 200Å의 두께로 형성하고, 고전압 트랜지스터일 경우 100 내지 600Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 5, the semiconductor substrate may be sequentially etched by sequentially etching the first
상술한 바와 같이 셀 영역 상에 보호 절연막(108)을 형성한 후, 주변 회로 영역 상에 고전압용 터널 절연막을 형성할 수 있어 고전압 트랜지스터의 형성이 용이하다. After the protective
이 후, 식각 공정을 실시하여 메모리 셀 영역 상에 형성된 보호 절연막(108)을 제거한다.Thereafter, an etching process is performed to remove the protective insulating
도 6을 참조하면, 셀 영역 상에 형성된 제1 도전막(104)과 주변 회로 영역 상에 형성된 제2 터널 절연막(109)을 포함한 전체 구조 상에 제2 도전막(110)을 적 층하여 형성한다. 제2 도전막(110)은 제1 도전막(104)과 동일한 물질로 형성할 수 있다. 이 후, 게이트 전극의 비저항을 감소시키기 위하여 금속 게이트층(111)을 형성한다. 금속 게이트층(111)은 제1 도전막(104) 및 제2 도전막(110)을 폴리 실리콘막으로 형성하였을 경우 WSi 막 또는 WN/WSi막으로 형성하는 것이 바람직하다. 금속 게이트층(111)은 제1 도전막(104) 및 제2 도전막(110)을 금속막으로 형성하였을 경우 폴리실리콘막/WN/WSi막으로 형성하는 것이 바람직하다.Referring to FIG. 6, the second
상술한 본원 발명의 일실시 예는 플래시 메모리 소자의 SONOS 및 MANOS 구조 뿐만 아니라 TANOS 구조에도 적용될 수 있다.The above-described embodiment of the present invention may be applied to the TANOS structure as well as the SONOS and MANOS structures of the flash memory device.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
도 1은 종래 기술에 다른 소노스 구조의 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1 is a cross-sectional view of a device for explaining a method of manufacturing a flash memory device having a sonos structure according to the prior art.
도 2 내지 도 6은 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.2 to 6 are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호 설명>Description of the Related Art [0002]
100 : 반도체 기판 101 : 제1 터널 절연막100
102 : 전하 저장층 103 : 블러킹 절연층102: charge storage layer 103: blocking insulating layer
104 : 제1 도전막 105 : 하드 마스크막104: first conductive film 105: hard mask film
106A,B : 트렌치 107 : 소자 분리막106A, B: Trench 107: Device Separator
108 : 보호 절연막 109 : 제2 터널 절연막108: protective insulating film 109: second tunnel insulating film
110 : 제2 도전막 111 : 금속 게이트층110: second conductive film 111: metal gate layer
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