KR101015126B1 - Semiconductor device and method for forming the same - Google Patents

Semiconductor device and method for forming the same Download PDF

Info

Publication number
KR101015126B1
KR101015126B1 KR1020080040687A KR20080040687A KR101015126B1 KR 101015126 B1 KR101015126 B1 KR 101015126B1 KR 1020080040687 A KR1020080040687 A KR 1020080040687A KR 20080040687 A KR20080040687 A KR 20080040687A KR 101015126 B1 KR101015126 B1 KR 101015126B1
Authority
KR
South Korea
Prior art keywords
floating body
region
memory cell
peripheral circuit
silicon layer
Prior art date
Application number
KR1020080040687A
Other languages
Korean (ko)
Other versions
KR20090114836A (en
Inventor
성민규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080040687A priority Critical patent/KR101015126B1/en
Publication of KR20090114836A publication Critical patent/KR20090114836A/en
Application granted granted Critical
Publication of KR101015126B1 publication Critical patent/KR101015126B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors

Abstract

본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세히는 플로팅 바디 메모리 셀을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명은 SOI기판을 이용하여 형성되는 반도체 장치에 있어서, 플로팅 바디 영역을 갖는 주변 회로 영역; 및 상기 주변 회로 영역의 플로팅 바디 영역에 비해 얇은 두께의 플로팅 바디 영역을 갖는 셀 영역을 포함한다. 본 발명에 따르면 셀 영역에서의 플로팅 바디 효과는 향상시키고, 주변 회로 영역에서의 플로팅 바디 효과를 감소시킴으로써 반도체 장치의 특성을 향상시킬 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a semiconductor device having a floating body memory cell and a method of manufacturing the same. A semiconductor device formed using an SOI substrate, comprising: a peripheral circuit region having a floating body region; And a cell region having a floating body region that is thinner than the floating body region of the peripheral circuit region. According to the present invention, the floating body effect in the cell region may be improved, and the characteristics of the semiconductor device may be improved by reducing the floating body effect in the peripheral circuit region.

플로팅 바디 효과, 플로팅 바디 메모리 셀 Floating Body Effects, Floating Body Memory Cells

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}

본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 상세히는 플로팅 바디 메모리 셀을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a semiconductor device having a floating body memory cell and a method of manufacturing the same.

종래에는 벌크 실리콘(bulk silicon) 기판을 이용하여 디램(DRAM) 셀을 제조하였다. 그러나, 최근 반도체 장치의 집적도 향상에 따른 채널 길이 감소로 인하여, 벌크 실리콘 기판을 사용하는 경우 단채널 효과(short channel effect) 등의 문제점이 발생한다. 즉, 종래의 벌크 실리콘 기판으로는 트랜지스터 및 캐패시터의 전기적 특성을 확보하는데 한계가 있다. Conventionally, DRAM cells are manufactured using a bulk silicon substrate. However, in recent years, due to the decrease in the channel length due to the increase in the degree of integration of a semiconductor device, a problem such as a short channel effect occurs when using a bulk silicon substrate. That is, conventional bulk silicon substrates have limitations in securing electrical characteristics of transistors and capacitors.

따라서, 벌크 실리콘 기판을 대체하기 위하여 SOI(Silicon On Insulator) 기판이 도입되었다. SOI 기판은 단결정 실리콘(single crystal silicon layer) 기판 사이에 절연막(insulator layer)이 구비된 것으로, 벌크 실리콘 기판에 비해 집적도가 높고 전력 소모가 적다. 또한, 작은 접합 정전용량(junction capacitance)에 따른 고속화, 메모리 장치에서 알파 입자(α- particle)에 의한 소프트 에러(soft error) 감소 등의 이점을 갖고 있다. 따라서, SOI 기판을 이용하여 반도체 장치를 제조함으로써 반도체 장치의 특성을 향상시킬 수 있다.Therefore, a silicon on insulator (SOI) substrate has been introduced to replace the bulk silicon substrate. An SOI substrate is provided with an insulator layer between single crystal silicon layer substrates, and has a higher degree of integration and lower power consumption than a bulk silicon substrate. In addition, it has advantages such as high speed due to a small junction capacitance and a soft error due to alpha particles in the memory device. Therefore, by manufacturing a semiconductor device using the SOI substrate, the characteristics of the semiconductor device can be improved.

한편, 메모리 장치는 셀 영역 및 주변 회로 영역을 구비한다. 여기서, 셀 영역에는 메모리 셀들이 배치되고, 주변 회로 영역에는 트랜지스터와 같이 메모리 셀들을 구동하기 위한 구동 장치들이 배치된다. 메모리 셀은 휘발성 메모리 소자의 일종인 디램(Dynamic Random Access memory;DRAM) 셀이 주로 사용되며, 디램 셀은 하나의 캐패시터, 하나의 트랜지스터 및 상호 연결부를 구비한다. On the other hand, the memory device includes a cell region and a peripheral circuit region. Here, memory cells are disposed in a cell region, and driving devices for driving memory cells, such as transistors, are disposed in a peripheral circuit region. A memory cell is mainly used as a DRAM (Dynamic Random Access Memory) cell, which is a kind of volatile memory device, and the DRAM cell includes one capacitor, one transistor, and interconnects.

여기서, 캐패시터는 상부전극, 하부전극 및 상부전극과 하부전극의 사이에 개재된 유전막을 구비한다. 이때, 캐패시터의 정전용량은 상부전극과 하부전극의 중첩 영역에 비례하므로 캐패시터의 정전 용량 확보를 위해서는 소정 정도의 면적 확보가 요구된다. 그러나, 반도체 장치의 집적도 향상에 따른 셀 면적 감소로 인하여 캐패시터의 면적 확보가 어려운 실정이다. Here, the capacitor includes an upper electrode, a lower electrode, and a dielectric film interposed between the upper electrode and the lower electrode. At this time, since the capacitance of the capacitor is proportional to the overlapping area of the upper electrode and the lower electrode, it is required to secure a predetermined area to secure the capacitance of the capacitor. However, it is difficult to secure the area of the capacitor due to the decrease in cell area due to the increase in the degree of integration of the semiconductor device.

따라서, 종래기술은 SOI 기판을 이용하여 반도체 장치를 제조함으로써, 캐패시터없이 플로팅 바디 효과(floating body effect)를 이용하여 플로팅 바디 영역에 데이터를 저장하는 플로팅 바디 메모리 셀을 도입하고자 한다.Accordingly, the prior art is to introduce a floating body memory cell that stores data in a floating body region using a floating body effect without a capacitor by manufacturing a semiconductor device using an SOI substrate.

도 1은 종래기술에 따른 플로팅 바디 효과를 이용하는 플로팅 바디 메모리 셀의 단면도이다.1 is a cross-sectional view of a floating body memory cell using the floating body effect according to the prior art.

도시된 바와 같이, 플로팅 바디 메모리 셀은 SOI 기판에 형성된 하나의 트랜지스터로 구성된다. 여기서, SOI 기판(100)은 하부의 제1기판(100A), 상부의 제2기 판(100C) 및 제1기판(100A)과 제2기판(100C) 사이에 배치되는 절연막(100B)을 구비한다. SOI 기판(100) 상에는 게이트 전극(110A)과 게이트 전극(110A)의 하부에 개재된 게이트 절연막(110B)으로 이루어진 게이트 전극 패턴(110)이 구비된다. As shown, the floating body memory cell consists of one transistor formed on an SOI substrate. Here, the SOI substrate 100 includes a lower first substrate 100A, an upper second substrate 100C, and an insulating film 100B disposed between the first substrate 100A and the second substrate 100C. do. On the SOI substrate 100, a gate electrode pattern 110 including a gate electrode 110A and a gate insulating layer 110B interposed under the gate electrode 110A is provided.

게이트 전극 패턴(110) 양측의 제2기판(100C)에는 소스/드레인 이온 주입에 의한 소스(S) 및 드레인(D) 영역이 구비되며, 소스(S) 및 드레인(D) 영역 사이에는 플로팅 바디 영역(120)이 구비된다. 여기서, 플로팅 바디 영역(120)은 소스(S) 및 드레인(D) 영역 및 절연막(100B)에 의해 전기적으로 고립된다.The second substrate 100C on both sides of the gate electrode pattern 110 includes a source S and a drain D region by source / drain ion implantation, and a floating body between the source S and drain D regions. Area 120 is provided. Here, the floating body region 120 is electrically isolated by the source S and drain D regions and the insulating film 100B.

따라서, 플로팅 바디 메모리 셀의 소스(S) 및 드레인(D) 영역이 모두 하이(high) 논리레벨 상태에 있는 경우, 플로팅 바디 영역(120) 또한 동일한 전압으로 충전된다. 그 후, 소스(S) 영역(또는, 드레인(D) 영역)이 로우(low) 논리 레벨로 변동되면 소스(S) 영역(또는, 드레인(D) 영역)과 플로팅 바디 영역 사이의 접합이 순방향으로 바이어스되어, 기생 바이폴라 트랜지스터 동작에 의해 플로팅 바디 영역(120)에 전류가 흐르게 된다. Therefore, when both the source S and drain D regions of the floating body memory cell are in a high logic level state, the floating body region 120 is also charged to the same voltage. Then, when the source S region (or drain D region) is changed to a low logic level, the junction between the source S region (or drain D region) and the floating body region is forward. Biased to cause current to flow in the floating body region 120 by parasitic bipolar transistor operation.

이와 같은 플로팅 바디 메모리 셀에서는 별도의 캐패시터없이 플로팅 바디 영역(120)에 축적된 정공의 양에 의해 데이터를 저장하며, 플로팅 바디 영역(120)의 전류를 감지하여 메모리 셀에 저장된 데이터를 판독한다. 이와 같은 구조의 플로팅 바디 메모리 셀에서의 데이터 쓰기, 읽기 동작을 구체적으로 설명하면 다음과 같다.In the floating body memory cell, data is stored by the amount of holes accumulated in the floating body region 120 without a separate capacitor, and the data stored in the memory cell is read by sensing the current in the floating body region 120. Data writing and reading operations in the floating body memory cell having such a structure will be described in detail as follows.

우선, 데이터 쓰기 동작 즉, 플로팅 바디 메모리 셀에 데이터를 저장하는 경우를 살펴보면, 워드라인을 통해 게이트 전극(110A)에 문턱 전압(Vt) 이상의 워드 라인 프로그램 전압(VG)을 인가하고, 비트라인을 통해 드레인(D) 영역에 비트라인 프로그램 전압(VD)을 인가하며, 소스(S) 영역을 그라운드(GND)에 접지한다.First, referring to a data writing operation, that is, storing data in a floating body memory cell, a word line program voltage V G or more than a threshold voltage Vt is applied to the gate electrode 110A through a word line, and a bit line is applied. The bit line program voltage V D is applied to the drain D region, and the source S region is grounded to the ground GND.

이에 따라, 드레인(D) 영역 근처의 플로팅 바디 영역(120)에서 충격이온화(impact ionization)에 의해 정공(hole)이 생성된다. 생성된 정공은 플로팅 바디 영역(120)에 축적되는데, 정공의 축적량에 따라 '1' 또는 '0'이 결정된다. 이때, 정공의 축적량에 따라 트랜지스터의 문턱 전압(Vt)이 변화된다. 단, 플로팅 바디 영역(120)에 축적된 정공은 시간이 경과됨에 따라 소거되며, 소거되는 속도에 따라 디램 셀의 데이터 보전 시간이 결정된다.Accordingly, holes are generated by impact ionization in the floating body region 120 near the drain D region. The generated holes are accumulated in the floating body region 120, and '1' or '0' is determined according to the accumulation amount of the holes. At this time, the threshold voltage Vt of the transistor changes according to the accumulation amount of holes. However, holes accumulated in the floating body region 120 are erased as time passes, and the data retention time of the DRAM cell is determined according to the speed of erasing.

다음으로, 데이터 읽기 동작 즉, 플로팅 바디 메모리 셀에 저장된 데이터를 판독하는 경우를 살펴보면, 워드라인을 통해 게이트 전극(110A)에 문턱 전압(Vt) 이하의 워드라인 읽기 전압(VG)을 인가하고, 비트라인을 통해 드레인(D) 영역에 비트라인 읽기 전압(VD)을 인가하며, 소스(S) 영역을 그라운드(GND)에 접지한다.Next, referring to a data read operation, that is, reading data stored in a floating body memory cell, the word line read voltage V G below the threshold voltage Vt is applied to the gate electrode 110A through the word line. The bit line read voltage V D is applied to the drain D region through the bit line, and the source S region is grounded to ground GND.

이때, 플로팅 바디 영역(120)에 축적된 정공의 양에 따라 문턱 전압(Vt)이 변화하기 때문에, 플로팅 바디 영역(120)에 흐르는 전류의 양이 다르게 나타난다. 따라서, 플로팅 바디 영역(120)에 흐르는 전류를 감지하여 플로팅 바디 메모리 셀에 저장된 데이터를 판독한다.At this time, since the threshold voltage Vt changes according to the amount of holes accumulated in the floating body region 120, the amount of current flowing through the floating body region 120 appears differently. Therefore, the current flowing through the floating body region 120 is sensed to read data stored in the floating body memory cell.

그런데, 이와 같은 트랜지스터의 문턱 전압(Vt) 변화폭은 플로팅 바디 영역(120) 두께가 감소할수록 증가하게 된다. 이와 관련된 상세한 내용은 학술지 'IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.54, NO9, SEPTEMBER 2007'에 발표된 논문 'Scaling Limits of Double-Gate and Surround-Gate Z-RAM Cells'에 개시되어 있다. However, the variation of the threshold voltage Vt of the transistor increases as the thickness of the floating body region 120 decreases. The details are described in the article 'Scaling Limits of Double-Gate and Surround-Gate Z-RAM Cells' published in the journal IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.54, NO9, SEPTEMBER 2007.

논문을 살펴보면, 채널의 길이와 관계없이 플로팅 바디 영역(120)의 두께가 감소할수록 플로팅 바디 효과가 증가함이 실험을 통해 증명되어 있다. 단, 플로팅 바디 영역(120)의 두께가 2nm 이하인 경우에는 양자역학적 문제에 의해 플로팅 바디 효과 즉, 문턱 전압(Vt)의 변화량이 감소하게 된다. 따라서, 소정 한도 내에서 플로팅 바디 영역(120)의 두께를 감소시킴으로써 플로팅 바디 메모리 셀의 저장 능력을 증가시킬 수 있다.Looking at the paper, it is proved through experiments that the floating body effect increases as the thickness of the floating body region 120 decreases regardless of the length of the channel. However, when the thickness of the floating body region 120 is 2 nm or less, the amount of change in the floating body effect, that is, the threshold voltage Vt, is reduced due to quantum mechanical problems. Accordingly, the storage capacity of the floating body memory cell may be increased by reducing the thickness of the floating body region 120 within a predetermined limit.

한편, 전술한 바와 같이 주변 회로 영역은 플로팅 바디 메모리 셀을 구동하기 위한 구동 장치를 구비한다. 구동 장치로는 일반적으로 CMOS 트랜지스터가 사용되는데, 플로팅 바디 메모리 셀과 달리 주변 회로 영역의 CMOS 트랜지스터는 플로팅 바디 효과에 따른 기생 바이폴라 트랜지스터 동작에 의해 누설 전류가 발생하는 경우, 오작동을 일으키게 된다.Meanwhile, as described above, the peripheral circuit region includes a driving device for driving the floating body memory cell. Generally, a CMOS transistor is used as a driving device. Unlike a floating body memory cell, a CMOS transistor in a peripheral circuit region may malfunction when a leakage current is generated by a parasitic bipolar transistor operation due to a floating body effect.

특히, 셀 영역에 형성된 플로팅 바디 메모리 셀의 특성을 향상시키기 위해 플로팅 바디 영역(120)의 두께를 감소시킬 경우, 주변 회로 영역에서 불필요한 플로팅 바디 효과를 더욱 증가시키게 되며, 이는 반도체 장치의 특성을 저하시키게 된다. In particular, when the thickness of the floating body region 120 is reduced to improve the characteristics of the floating body memory cell formed in the cell region, the unnecessary floating body effect is further increased in the peripheral circuit region, which degrades the characteristics of the semiconductor device. Let's go.

예를 들어, 플로팅 바디 메모리 셀의 특성을 향상시키기 위해 약 2nm의 두께로 플로팅 바디 영역(120)을 형성하는 경우, 불필요한 플로팅 바디 효과에 의해 주변 회로 영역에 구비된 CMOS 트랜지스터의 턴온(turn on) 자체가 불가능해질 수 있 다. For example, when the floating body region 120 is formed to a thickness of about 2 nm to improve the characteristics of the floating body memory cell, turn-on of the CMOS transistor provided in the peripheral circuit region is caused by unnecessary floating body effects. It can be impossible.

본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 플로팅 바디 메모리 셀을 구비하는 반도체 장치에 있어서, 셀 영역의 플로팅 바디 영역의 두께가 주변회로 영역의 플로팅 바디 영역의 두께에 비해 작은 값을 갖는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems, and has a semiconductor device having a floating body memory cell, wherein the thickness of the floating body region of the cell region is smaller than that of the floating body region of the peripheral circuit region. It is an object to provide an apparatus and a method of manufacturing the same.

본 발명이 속한 기술 분야에서 통상의 지식을 가진 자는 본 명세서의 도면, 발명의 상세한 설명 및 특허청구범위로부터 본 발명의 다른 목적 및 장점을 쉽게 인식할 수 있다.Those skilled in the art to which the present invention pertains can easily recognize other objects and advantages of the present invention from the drawings, the detailed description of the invention, and the claims.

이러한 목적을 달성하기 위해 제안된 본 발명은 SOI기판을 이용하여 형성되는 반도체 장치에 있어서, 플로팅 바디 영역을 갖는 주변 회로 영역; 및 상기 주변 회로 영역의 플로팅 바디 영역에 비해 얇은 두께의 플로팅 바디 영역을 갖는 셀 영역을 포함하는 것을 일 특징으로 한다.The present invention proposed to achieve the above object is a semiconductor device formed by using an SOI substrate, comprising: a peripheral circuit region having a floating body region; And a cell region having a floating body region having a thickness thinner than that of the floating circuit region of the peripheral circuit region.

또한, 본 발명은 셀 영역 및 주변 회로 영역을 갖는 SOI기판을 제공하는 단계; 및 상기 셀 영역의 플로팅 바디 영역의 두께가 상기 주변 회로 영역의 플로팅 바디 영역의 두께에 비해 작은 값을 갖도록, 상기 SOI기판의 셀 영역을 소정 두께 식각하는 단계를 포함하는 것을 다른 특징으로 한다.The present invention also provides an SOI substrate having a cell region and a peripheral circuit region; And etching the cell region of the SOI substrate to a predetermined thickness such that the thickness of the floating body region of the cell region is smaller than the thickness of the floating body region of the peripheral circuit region.

본 발명에 따르면, 플로팅 바디 효과를 이용하여 데이터를 저장하는 플로팅 바디 메모리 셀을 포함하는 반도체 장치를 제조함에 있어서, 셀 영역의 플로팅 바디 영역의 두께가 주변 회로 영역의 플로팅 바디 영역의 두께에 비해 작은 값을 갖도록 제조한다. 이를 통해, 셀 영역에서의 플로팅 바디 효과는 향상시키고, 주변 회로 영역에서의 플로팅 바디 효과를 감소시킴으로써 반도체 장치의 특성을 향상시킬 수 있다.According to the present invention, in manufacturing a semiconductor device including a floating body memory cell that stores data using a floating body effect, the thickness of the floating body region of the cell region is smaller than the thickness of the floating body region of the peripheral circuit region. Manufactured to have a value. As a result, the floating body effect in the cell region may be improved, and the characteristics of the semiconductor device may be improved by reducing the floating body effect in the peripheral circuit region.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 과장될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.In the following, the most preferred embodiment of the present invention is described. In the drawings, thickness and spacing may be exaggerated for convenience of description. In describing the present invention, well-known structures irrelevant to the gist of the present invention may be omitted. In adding reference numerals to the components of each drawing, it should be noted that the same components as much as possible, even if displayed on different drawings.

도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 플로팅 바디 메모리 셀을 구비하는 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a floating body memory cell according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, SOI(Silicon On Insulator) 기판을 제공한다. 여기서, SOI 기판은 하부의 제1기판(200A), 상부의 제2기판(200C) 및 제1기판(200A)과 제2기판(200C) 사이에 배치되는 절연막(200B)으로 구성된다. 이때, 제1기 판(200A) 및 제2기판(200C)은 실리콘 기판으로 이루어지는 것이 바람직하고, 절연막(200B)은 산화막으로 이루어지는 것이 바람직하다. As shown in FIG. 2A, a silicon on insulator (SOI) substrate is provided. Here, the SOI substrate includes a lower first substrate 200A, an upper second substrate 200C, and an insulating film 200B disposed between the first substrate 200A and the second substrate 200C. At this time, the first substrate 200A and the second substrate 200C are preferably made of a silicon substrate, and the insulating film 200B is preferably made of an oxide film.

이어서, 본 도면에는 도시되지 않았으나 SOI 기판(200)에 STI(Shallow Isolation Trench) 공정에 의한 소자 분리막을 형성한다. Subsequently, although not shown, an isolation layer is formed on the SOI substrate 200 by a shallow isolation trench (STI) process.

도 2b에 도시된 바와 같이, 셀 영역의 플로팅 바디 영역이 주변 회로 영역의 플로팅 바디 영역에 비해 얇은 두께를 갖도록 하기 위하여, 제2기판(200C) 상에 주변 회로 영역을 덮는 포토레지스트 패턴(230)을 형성한다. As shown in FIG. 2B, the photoresist pattern 230 covering the peripheral circuit region on the second substrate 200C in order to make the floating body region of the cell region thinner than the floating body region of the peripheral circuit region. To form.

이어서, 포토레지스트 패턴(230)을 식각 베리어로 제2기판(200C)을 소정 두께 식각함으로써, 주변 회로 영역과 셀 영역에서의 제2기판(200C)의 두께가 각각 상이한 값을 갖도록 한다.Subsequently, the second substrate 200C is etched by using the photoresist pattern 230 as an etching barrier, so that the thicknesses of the second substrate 200C in the peripheral circuit region and the cell region have different values.

여기서, 제2기판(200C)의 후속 공정에 의해 플로팅 바디 영역을 이루게 되므로, 이와 같은 식각 공정을 통해 플로팅 바디 영역의 두께를 조절할 수 있다. 특히, 플로팅 바디 영역의 두께가 작은 값을 가질수록 플로팅 바디 효과가 증가하므로, 셀 영역의 플로팅 바디 영역이 주변 회로 영역의 플로팅 바디 영역에 비해 상대적으로 얇은 두께를 갖도록 형성함으로써 플로팅 바디 메모리 셀의 저장 효율을 증가시킬 수 있다. Here, since the floating body region is formed by a subsequent process of the second substrate 200C, the thickness of the floating body region may be adjusted through the etching process. In particular, since the floating body effect increases as the thickness of the floating body region is smaller, the floating body memory cell is formed to have a relatively thin thickness than the floating body region of the peripheral circuit region. The efficiency can be increased.

도 2c에 도시된 바와 같이, 제2기판(200C)의 상부에 게이트 절연막(210B) 및 게이트 전극용 도전막(210A)을 형성하고, 게이트 전극용 도전막(210A) 및 게이트 절연막(210B)을 선택적으로 식각함으로써, 게이트 전극 패턴(210)을 형성한다.As shown in FIG. 2C, the gate insulating film 210B and the gate electrode conductive film 210A are formed on the second substrate 200C, and the gate electrode conductive film 210A and the gate insulating film 210B are formed. By selectively etching, the gate electrode pattern 210 is formed.

이어서, 게이트 전극 패턴(210) 양측의 제2기판(200C)에 소스/드레인 이온 주입을 하여, 제2기판(200C) 내에 소스(S) 및 드레인(D) 영역을 형성한다. 이를 통해, 소스(S) 및 드레인(D) 영역 사이의 제2기판(200C) 내에 절연막(200B), 소스(S) 및 드레인(D) 영역에 의해 전기적으로 고립되는 플로팅 바디 영역(220)이 형성된다. Subsequently, source / drain ion implantation is performed on the second substrate 200C on both sides of the gate electrode pattern 210 to form the source S and drain D regions in the second substrate 200C. As a result, the floating body region 220 electrically isolated by the insulating layer 200B, the source S, and the drain D region is formed in the second substrate 200C between the source S and drain D regions. Is formed.

이때, 전술한 바와 같이 셀 영역의 제2기판(200C)이 주변 회로 영역의 제2기판에 비하여 얇은 두께를 갖기 때문에 셀 영역에 형성된 트랜지스터의 플로팅 바디 영역(220)은 주변 회로 영역에 형성된 트랜지스터의 플로팅 바디 영역(220)에 비해 상대적으로 얇은 두께를 갖게 된다.At this time, as described above, since the second substrate 200C of the cell region has a thinner thickness than the second substrate of the peripheral circuit region, the floating body region 220 of the transistor formed in the cell region may be formed of the transistor formed in the peripheral circuit region. It is relatively thin compared to the floating body region 220.

따라서, 주변 회로 영역에 비해 셀 영역에서 큰 플로팅 바디 효과를 갖게 되며, 이를 이용하여 플로팅 바디 효과에 의해 데이터를 저장하는 플로팅 바디 메모리 셀을 형성할 수 있다. 여기서, 플로팅 바디 메모리 셀은 소스(S) 및 드레인(D) 영역 사이에 흐르는 전류를 감지하여 저장된 데이터를 판독하는데, 이를 보다 상세히 설명하면 다음과 같다. Accordingly, a larger floating body effect is obtained in the cell region than the peripheral circuit region, and a floating body memory cell storing data by the floating body effect may be formed using the floating body effect. Here, the floating body memory cell senses a current flowing between the source S and drain D regions and reads the stored data, which will be described in detail below.

우선, 데이터 쓰기 동작 즉, 플로팅 바디 메모리 셀에 데이터를 저장하는 경우를 살펴보면, 워드라인을 통해 게이트 전극(210A)에 문턱 전압(Vt) 이상의 워드라인 프로그램 전압(VG)을 인가하고, 비트라인을 통해 드레인(D) 영역에 비트라인 프로그램 전압(VD)을 인가하며, 소스(S) 영역을 그라운드(GND)에 접지한다.First, referring to a data write operation, that is, storing data in a floating body memory cell, a word line program voltage V G or more than a threshold voltage Vt is applied to the gate electrode 210A through a word line, and a bit line is applied. The bit line program voltage V D is applied to the drain D region, and the source S region is grounded to the ground GND.

이에 따라, 드레인(D) 영역 근처의 플로팅 바디 영역(220)에서 충격이온화(impact ionization)에 의해 정공(hole)이 생성된다. 생성된 정공은 플로팅 바디 영역(220)에 축적되는데, 정공의 축적량에 따라 '1' 또는 '0'이 결정된다. 이때, 정공의 축적량에 따라 트랜지스터의 문턱 전압(Vt)이 변화된다.Accordingly, holes are generated by impact ionization in the floating body region 220 near the drain D region. The generated holes are accumulated in the floating body region 220, and '1' or '0' is determined according to the accumulation amount of the holes. At this time, the threshold voltage Vt of the transistor changes according to the accumulation amount of holes.

다음으로, 데이터 읽기 동작 즉, 플로팅 바디 메모리 셀에 저장된 데이터를 판독하는 경우를 살펴보면, 워드라인을 통해 게이트 전극(210A)에 문턱 전압(Vt) 이하의 워드라인 읽기 전압(VG)을 인가하고, 비트라인을 통해 드레인(D) 영역에 비트라인 읽기 전압(VD)을 인가하며, 소스(S) 영역을 그라운드(GND)에 접지한다.Next, referring to a data read operation, that is, reading data stored in a floating body memory cell, the word line read voltage V G below the threshold voltage Vt is applied to the gate electrode 210A through the word line. The bit line read voltage V D is applied to the drain D region through the bit line, and the source S region is grounded to ground GND.

이때, 플로팅 바디 영역(220)에 축적된 정공의 양에 따라 문턱 전압(Vt)이 변화하기 때문에, 플로팅 바디 영역(220)에 흐르는 전류의 양이 다르게 나타난다. 따라서, 플로팅 바디 영역(220)에 흐르는 전류의 양을 감지하여 플로팅 바디 메모리 셀에 저장된 데이터를 판독한다. At this time, since the threshold voltage Vt changes according to the amount of holes accumulated in the floating body region 220, the amount of current flowing through the floating body region 220 appears differently. Therefore, the amount of current flowing through the floating body region 220 is sensed to read data stored in the floating body memory cell.

한편, 주변 회로 영역의 플로팅 바디 영역(220)은 셀 영역의 플로팅 바디 영역(220) 두께에 비해 상대적으로 큰 값을 가진다. 여기서, 플로팅 바디 영역(220)의 두께는 플로팅 바디 효과와 반비례하므로, 주변 회로 영역에 구비된 주변 회로 트랜지스터는 상대적으로 문턱 전압(Vt)의 변화량이 적다. 즉, 주변 회로 영역에서 플로팅 바디 효과가 상대적으로 적게 발생한다.Meanwhile, the floating body region 220 of the peripheral circuit region has a larger value than the thickness of the floating body region 220 of the cell region. Here, since the thickness of the floating body region 220 is inversely proportional to the floating body effect, the peripheral circuit transistor provided in the peripheral circuit region has a relatively small amount of change in the threshold voltage Vt. That is, relatively little floating body effect occurs in the peripheral circuit area.

따라서, 본 발명은 셀 영역의 플로팅 바디 영역 두께가 주변 회로 영역의 플로팅 바디 영역 두께에 비해 작은 값을 갖도록 형성함으로써, 셀 영역에서의 플로팅 바디 효과는 극대화시키고, 주변 회로 영역에서의 플로팅 바디 효과는 최소화 할 수 있다. Therefore, the present invention forms the floating body region thickness of the cell region to have a smaller value than the floating body region thickness of the peripheral circuit region, thereby maximizing the floating body effect in the cell region and the floating body effect in the peripheral circuit region. It can be minimized.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been specifically recorded in accordance with the above-described preferred embodiments, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1은 종래기술에 따른 플로팅 바디 메모리 셀의 단면도.1 is a cross-sectional view of a floating body memory cell according to the prior art.

도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 플로팅 바디 메모리 셀을 구비하는 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도.2A to 2C are cross-sectional views illustrating a method of manufacturing a semiconductor device having a floating body memory cell according to an embodiment of the present invention.

[도면의 주요 부분에 대한 부호의 설명][Description of Symbols for Main Parts of Drawing]

100A: 제1기판, 100B: 절연막, 100C: 제2기판, 100: SOI(Silicon On Insulator) 기판, 110A: 게이트 전극 패턴, 110B: 게이트 절연막, 120: 플로팅 바디(floating body) 영역, S: 소스 영역, D: 드레인 영역, 200A: 제1기판, 200B: 절연막, 200C: 제2기판, 200: SOI(Silicon On Insulator) 기판, 210A: 게이트 전극 패턴, 210B: 게이트 절연막, 220: 플로팅 바디(floating body) 영역, 240: 포토레지스트 패턴100A: first substrate, 100B: insulating film, 100C: second substrate, 100: silicon on insulator (SOI) substrate, 110A: gate electrode pattern, 110B: gate insulating film, 120: floating body region, S: source Region, D: drain region, 200A: first substrate, 200B: insulating film, 200C: second substrate, 200: silicon on insulator (SOI) substrate, 210A: gate electrode pattern, 210B: gate insulating film, 220: floating body body region 240: photoresist pattern

Claims (10)

플로팅 바디 메모리 셀과 주변회로 소자를 갖는 반도체 장치에 있어서,A semiconductor device having a floating body memory cell and a peripheral circuit element, 제1실리콘층, 절연막 및 제2실리콘층이 적층된 SOI 기판을 구비하고,A SOI substrate having a first silicon layer, an insulating film, and a second silicon layer laminated thereon; 상기 플로팅 바디 메모리 셀과 상기 주변회로 소자는 각각, 상기 제2실리콘층 상에 패턴된 게이트전극과, 상기 게이트전극 양측의 상기 제2실리콘층 내에 형성되고 상기 절연막과 맞닿는 소스/드레인영역, 및 상기 소스/드레인 영역 사이의 상기 제2실리콘층 영역으로 정의되는 플로팅 바디 영역을 갖으며,The floating body memory cell and the peripheral circuit device may each include a gate electrode patterned on the second silicon layer, a source / drain region formed in the second silicon layer on both sides of the gate electrode and in contact with the insulating layer; Has a floating body region defined by said second silicon layer region between source / drain regions, 상기 주변회로 소자의 플로팅 바디 영역 보다 상기 메모리 셀의 플로팅 바디 영역을 구성하는 상기 제2실리콘층의 두께가 더 얇게 형성되고,The thickness of the second silicon layer constituting the floating body region of the memory cell is thinner than the floating body region of the peripheral circuit device, 상기 메모리 셀의 플로팅 바디 영역에 축적된 정공의 양에 의해 데이터를 저장하고, 상기 메모리 셀의 플로팅 바디 영역의 전류를 감지하여 저장된 데이터를 판독하는Storing data by the amount of holes accumulated in the floating body region of the memory cell, and detecting the current in the floating body region of the memory cell to read the stored data. 플로팅 바디 메모리 장치.Floating Body Memory Device. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1항에 기재된 플로팅 바디 메모리 장치를 제조하기 위한 방법에 있어서,A method for manufacturing the floating body memory device according to claim 1, 상기 SOI 기판을 제공하는 단계; 및Providing the SOI substrate; And 상기 주변회로 소자가 형성될 제1영역을 마스킹하고 상기 메모리 셀이 형성될 제2영역의 상기 제2실리콘층을 소정두께 식각하는 단계; 및Masking a first region in which the peripheral circuit element is to be formed and etching the second silicon layer in a second region in which the memory cell is to be formed to a predetermined thickness; And 상기 식각에 의해 얇아진 제2영역의 상기 제2실리콘층에 상기 플로팅 바디 메모리 셀을 형성하고, 상기 제1영역의 제2실리콘층에 상기 주변회로 소자를 형성하는 단계Forming the floating body memory cell in the second silicon layer of the second region thinned by the etching, and forming the peripheral circuit element in the second silicon layer of the first region. 를 포함하는 플로팅 바디 메모리 장치 제조 방법.Floating body memory device manufacturing method comprising a. 삭제delete 삭제delete 삭제delete
KR1020080040687A 2008-04-30 2008-04-30 Semiconductor device and method for forming the same KR101015126B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080040687A KR101015126B1 (en) 2008-04-30 2008-04-30 Semiconductor device and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080040687A KR101015126B1 (en) 2008-04-30 2008-04-30 Semiconductor device and method for forming the same

Publications (2)

Publication Number Publication Date
KR20090114836A KR20090114836A (en) 2009-11-04
KR101015126B1 true KR101015126B1 (en) 2011-02-16

Family

ID=41556035

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080040687A KR101015126B1 (en) 2008-04-30 2008-04-30 Semiconductor device and method for forming the same

Country Status (1)

Country Link
KR (1) KR101015126B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3078436B1 (en) * 2018-02-23 2020-03-20 Stmicroelectronics (Crolles 2) Sas INTEGRATED CIRCUIT COMPRISING A SUBSTRATE EQUIPPED WITH A TRAP-RICH REGION, AND MANUFACTURING METHOD

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980083135A (en) * 1997-05-12 1998-12-05 문정환 Manufacturing method of semiconductor device
KR20010004040A (en) * 1999-06-28 2001-01-15 김영환 Method of manufacturing SOI device
US6724045B1 (en) * 1999-11-18 2004-04-20 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980083135A (en) * 1997-05-12 1998-12-05 문정환 Manufacturing method of semiconductor device
KR20010004040A (en) * 1999-06-28 2001-01-15 김영환 Method of manufacturing SOI device
US6724045B1 (en) * 1999-11-18 2004-04-20 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same

Also Published As

Publication number Publication date
KR20090114836A (en) 2009-11-04

Similar Documents

Publication Publication Date Title
US7149109B2 (en) Single transistor vertical memory gain cell
US5897351A (en) Method for forming merged transistor structure for gain memory cell
US8089801B2 (en) Semiconductor memory device and method of forming the same
US7241658B2 (en) Vertical gain cell
KR100702014B1 (en) One-transistor floating-body DRAM devices having vertical channel transistor structure and methods of fabricating the same
US8947932B2 (en) High-performance one-transistor floating-body DRAM cell device
US8278691B2 (en) Low power memory device with JFET device structures
US20080017904A1 (en) Semiconductor device
KR100814391B1 (en) Method of operating dram device including fin transistor and dram device
US7498207B2 (en) Semiconductor memory device and manufacturing method of the same
US7102914B2 (en) Gate controlled floating well vertical MOSFET
US20060054955A1 (en) DRAM cell having MOS capacitor
KR101015126B1 (en) Semiconductor device and method for forming the same
KR100842905B1 (en) Double gate 1-transistor DRAM cell using bulk silicon and DRAM device having the same and method of manufacturing thereof
US7208799B2 (en) Floating body cell dynamic random access memory with optimized body geometry
KR100842906B1 (en) 1-transistor DRAM cell using bulk silicon and DRAM device having the same and method of manufacturing thereof
JP2004200688A (en) Dram cell having mos capacitor, and manufacturing method therefor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee