KR101010141B1 - Differential amplifier - Google Patents

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Abstract

본 발명은 차동증폭기에 관한 것으로써, 특히, 딥 파워 다운 모드시 차동증폭기의 플로팅 노드에 발생하는 전류 경로를 차단하여 전류 소모를 줄일 수 있도록 하는 기술을 개시한다. 이를 위해, 본 발명은 딥 파워 다운 전압을 사용하는 딥 파워 다운 제어신호를 게이트 입력으로 받는 NMOS트랜지스터를 플로팅 노드에 구비하여, 딥 파워 다운 모드시 딥 파워 다운 제어신호가 하이가 되어 NMOS트랜지스터를 턴온시킴으로써 플로팅 노드의 전압 레벨을 강제적으로 로우가 되도록 제어한다. 이에 따라, 전원전압에 의해 제어되는 클럭신호와 입력 데이타가 플로팅 상태가 되더라도 딥 파워 다운 전압 인가단으로부터 그라운드 전압단으로 형성되는 전류 경로를 차단함으로써 불필요한 전류 소모를 줄일 수 있도록 한다. The present invention relates to a differential amplifier, and more particularly, to disclose a technique for reducing the current consumption by blocking the current path generated in the floating node of the differential amplifier in the deep power down mode. To this end, the present invention includes a NMOS transistor in a floating node that receives a deep power down control signal using a deep power down voltage as a gate input, so that the deep power down control signal becomes high in the deep power down mode to turn on the NMOS transistor. This forces the voltage level of the floating node to be forced low. Accordingly, even when the clock signal and the input data controlled by the power supply voltage are in the floating state, unnecessary current consumption can be reduced by blocking the current path formed from the deep power down voltage application terminal to the ground voltage terminal.

Description

차동증폭기{Differential amplifier}Differential Amplifier

도 1은 종래의 차동증폭기에 관한 회로도. 1 is a circuit diagram of a conventional differential amplifier.

도 2는 도 1의 클럭 타이밍도. 2 is a clock timing diagram of FIG. 1.

도 3은 본 발명에 따른 차동증폭기에 관한 회로도. 3 is a circuit diagram of a differential amplifier according to the present invention.

도 4는 본 발명의 다른 실시예. 4 is another embodiment of the present invention.

본 발명은 차동증폭기에 관한 것으로써, 특히, 딥 파워 다운 모드시 차동증폭기의 플로팅 노드에 발생하는 전류 경로를 차단하여 전류 소모를 줄일 수 있도록 하는 기술이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier, and in particular, a technique for reducing current consumption by blocking a current path occurring at a floating node of a differential amplifier in a deep power down mode.

일반적으로 JEDEC(Joint Electron Device Engineering Council) 사양에서는 SDR(Single Data Rate) IDD7, DDR(Double Data Rate) IDD8의 딥 파워 다운 전류를 사용하는데 이러한 전류는 보통 수십 ㎂ 이하이다. In general, the Joint Electron Device Engineering Council (JEDEC) specification uses the deep power-down currents of Single Data Rate (SDR) IDD7 and Double Data Rate (DDR) IDD8, which are typically several tens of mA or less.

이러한 전류를 이용하여 딥 파워 다운 모드를 실행하기 위해 여러가지 방법을 사용한다. 이 중에서 딥 파워 다운 모드의 진입시 대부분의 전원을 오프시켜 전류의 소모를 줄이는 방법을 주로 사용한다. Various methods are used to implement deep power down mode using this current. Among them, the most common method is to turn off most of the power to reduce the current consumption when entering the deep power down mode.                         

도 1은 종래기술에 따른 차동증폭기에 관한 회로도이다. 1 is a circuit diagram of a differential amplifier according to the prior art.

종래의 차동증폭기는 클럭 발생기(10)와 차동증폭부(20)를 구비한다. The conventional differential amplifier includes a clock generator 10 and a differential amplifier 20.

여기서, 클럭 발생기(10)는 입력되는 클럭 CLK에 따라 라이징 클럭 RCLK와 폴링 클럭 FCLK를 발생한다. Here, the clock generator 10 generates the rising clock RCLK and the falling clock FCLK according to the input clock CLK.

그리고, 차동증폭부(20)는 PMOS트랜지스터 P1~P3, NMOS트랜지스터 N1~N7, 인버터 IV1~IV3, 제 1버퍼(21) 및 제 2버퍼(22)를 구비한다. The differential amplifier 20 includes PMOS transistors P1 to P3, NMOS transistors N1 to N7, inverters IV1 to IV3, a first buffer 21, and a second buffer 22.

이러한 구성을 갖는 종래의 차동증폭기의 동작 과정을 도 2의 클럭 타이밍도를 참조하여 설명하면 다음과 같다. An operation process of a conventional differential amplifier having such a configuration will be described below with reference to the clock timing diagram of FIG. 2.

먼저, 클럭 발생기(10)는 입력되는 클럭 CLK의 라이징 엣지에서 일정시간이 지연된 이후에 라이징 클럭 RCLK를 발생한다. 그리고, 클럭 발생기(10)는 입력되는 클럭 CLK의 폴링 엣지에서 일정시간이 지연된 이후에 폴링 클럭 FCLK를 발생한다. First, the clock generator 10 generates the rising clock RCLK after a predetermined time is delayed at the rising edge of the input clock CLK. The clock generator 10 generates the polling clock FCLK after a predetermined time delay at the polling edge of the input clock CLK.

이러한 상태에서 딥 파워 다운 모드시 딥 파워 다운 제어신호 DPDS가 하이가 되면 PMOS트랜지스터 P1가 턴온되어 노드 ND1의 전압이 레벨이 하이가 된다. 그리고, 딥 파워 다운 제어신호 DPDS가 하이가 되면 NMOS트랜지스터 N7가 턴온되어 노드 ND2의 전압 레벨이 로우가 된다. 이에 따라, PMOS트랜지스터 P1,P2의 턴온에 따라 딥 파워 다운 전압 VCCDPD이 노드 ND1에 공급된다. In this state, when the deep power down control signal DPDS becomes high in the deep power down mode, the PMOS transistor P1 is turned on so that the voltage of the node ND1 becomes high. When the deep power down control signal DPDS becomes high, the NMOS transistor N7 is turned on so that the voltage level of the node ND2 becomes low. Accordingly, the deep power down voltage VCCDPD is supplied to the node ND1 according to the turn-on of the PMOS transistors P1 and P2.

그런데, 딥 파워 다운 모드에서는 내부적으로 클럭 CLK을 오프시키게 된다. 이에 따라, 라이징 클럭 RCLK, 폴링 클럭 FCLK이 모두 발생하지 않게 된다. However, in the deep power down mode, the clock CLK is turned off internally. Accordingly, neither rising clock RCLK nor polling clock FCLK occurs.

이러한 경우 제 1버퍼(21), 제 2버퍼(22)에 입력되는 라이징 클럭 RCLK, 폴 링 클럭 FCLK가 모두 발생하지 않기 때문에 NMOS트랜지스터 N1,N2가 모두 턴오프 상태가 되어 전류 소모가 발생하지 않게 된다. In this case, since neither the rising clock RCLK nor the falling clock FCLK input to the first buffer 21 and the second buffer 22 is generated, the NMOS transistors N1 and N2 are both turned off so that current consumption does not occur. do.

하지만, 전원전압 VCC과 딥 파워 다운 전압 VCCDPD을 모두 사용하는 종래의 차동증폭기는 딥 파워 다운 모드시 전원전압 VCC를 오프시키고 딥 파워 다운 전압 VCCDPD을 오프시키지 않을 경우, 노드 ND3,ND4와 라이징 데이타 RDATA, 폴링 데이타 FDATA가 플로팅 상태가 된다. 즉, 해당하는 노드 ND3,ND4의 전압 레벨이 어떠한 상태인지를 판별하는 것이 어렵게 된다. However, the conventional differential amplifier using both the supply voltage VCC and the deep power down voltage VCCDPD turns off the node ND3, ND4 and the rising data RDATA when the supply voltage VCC is turned off and the deep power down voltage VCCDPD is not turned off in the deep power down mode. The polling data FDATA is in a floating state. That is, it becomes difficult to determine what state the voltage levels of the corresponding nodes ND3, ND4 are.

만약, 노드 ND3,ND4가 하이 전압 레벨일 경우 노드 ND1의 전류가 그라운드 전압 레벨이 되고 딥 파워 다운 전압 VCCDPD 인가단으로부터 그라운드로 전류 경로가 형성되어 전류 소모가 증가하게 되는 문제점이 있다. If the nodes ND3 and ND4 are at the high voltage level, the current of the node ND1 becomes the ground voltage level, and a current path is formed from the deep power down voltage VCCDPD applying terminal to the ground to increase current consumption.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 딥 파워 다운 모드시 차동증폭기의 플로팅 노드에 발생하는 전류 경로를 차단하여 전류 소모를 줄일 수 있도록 하는데 그 목적이 있다. The present invention has been made to solve the above problems, and in particular, an object of the present invention is to reduce current consumption by blocking a current path generated in a floating node of a differential amplifier in a deep power down mode.

상기한 목적을 달성하기 위한 본 발명의 차동증폭기는, 플로팅 노드를 통해 인가되는 클럭의 전압 레벨에 따라 그라운드 전압단과의 전류 경로를 선택적으로 제어하는 스위칭 수단을 구비하고, 딥 파워 다운 전압에 의해 동작하는 딥 파워 다운 제어신호의 비활성화시 플로팅 노드에 인가되는 클럭에 동기하여 입력 데이타의 전압 레벨을 증폭하는 차동증폭부; 딥 파워 다운 제어신호의 활성화시 턴온되어 스위칭 수단을 턴오프시키기 위한 일정 전압을 플로팅 노드에 공급함으로써 딥 파워 다운 전압 인가단으로부터 그라운드 전압단으로 형성되는 전류 경로를 차단하는 전류 차단 수단; 및 전원전압에 의해 구동되는 클럭의 라이징 엣지로부터 일정 시간 지연된 이후에 발생하는 라이징 클럭과 클럭의 폴링 엣지로부터 일정 시간 지연된 이후에 발생하는 폴링 클럭을 발생하여 스위칭 수단에 출력하는 클럭 발생기를 구비함을 특징으로 한다. The differential amplifier of the present invention for achieving the above object comprises a switching means for selectively controlling the current path with the ground voltage terminal in accordance with the voltage level of the clock applied through the floating node, and is operated by a deep power down voltage A differential amplifier for amplifying the voltage level of the input data in synchronization with a clock applied to the floating node when the deep power down control signal is deactivated; Current interrupting means for interrupting a current path formed from the deep power down voltage application terminal to the ground voltage terminal by supplying a floating voltage to the floating node to be turned on upon activation of the deep power down control signal to turn off the switching means; And a clock generator for generating a rising clock generated after a predetermined time delay from the rising edge of the clock driven by the power supply voltage and a falling clock generated after the predetermined time delay from the falling edge of the clock and outputting the falling clock to the switching means. It features.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 차동증폭기에 관한 회로도이다. 3 is a circuit diagram of a differential amplifier according to the present invention.

본 발명은 클럭 발생기(10), 차동증폭부(20), 제 1전류 차단부(30) 및 제 2전류 차단부(40)를 구비한다. 그리고, 본 발명은 딥 파워 다운 모드에서 전원이 차단되는 전원전압 VCC과 전원이 유지되는 딥 파워 다운 전압 VCCDPD이 공존하는 형태이다. The present invention includes a clock generator 10, a differential amplifier 20, a first current breaker 30, and a second current breaker 40. In addition, the present invention is a form in which the power supply voltage VCC for which power is cut off in the deep power down mode and the deep power down voltage VCCDPD for which the power is maintained coexist.

전원전압 VCC을 사용하는 클럭 발생기(10)는 입력되는 클럭 CLK에 따라 라이징 클럭 RCLK과 폴링 클럭 FCLK을 발생한다. 그리고, 차동증폭부(20)는 PMOS트랜지스터 P1~P3, NMOS트랜지스터 N1~N7, 인버터 IV1,IV2, 제 1버퍼(21) 및 제 2버퍼(22)를 구비한다. The clock generator 10 using the power supply voltage VCC generates the rising clock RCLK and the falling clock FCLK according to the input clock CLK. The differential amplifier 20 includes PMOS transistors P1 to P3, NMOS transistors N1 to N7, inverters IV1 and IV2, a first buffer 21, and a second buffer 22.

여기서, PMOS트랜지스터 P1~P3들은 공통 소스 단자를 통해 딥 파워 다운 모드시 전원이 유지되는 딥 파워 다운 전압 VCCDPD이 인가된다. PMOS트랜지스터 P1는 게이트 단자를 통해 반전된 딥 파워 다운 제어신호 DPDS가 인가된다. 그리고, PMOS트랜지스터 P2의 게이트 단자는 노드 ND2와 연결되고 PMOS트랜지스터 P3의 게이트 단자는 노드 ND1과 연결된다. Here, the PMOS transistors P1 to P3 are applied with a deep power down voltage VCCDPD for maintaining power in the deep power down mode through a common source terminal. The PMOS transistor P1 receives the deep power down control signal DPDS inverted through the gate terminal. The gate terminal of the PMOS transistor P2 is connected to the node ND2, and the gate terminal of the PMOS transistor P3 is connected to the node ND1.

또한, NMOS트랜지스터 N3는 노드 ND1과 NMOS트랜지스터 N1 사이에 연결되어 게이트 단자를 통해 라이징 데이타 RDATA가 인가된다. NMOS트랜지스터 N4는 노드 ND2와 MOS트랜지스터 N1 사이에 연결되어 게이트 단자를 통해 반전된 라이징 데이타 RDATA가 인가된다. NMOS트랜지스터 N5는 노드 ND1과 NMOS트랜지스터 N2 사이에 연결되어 게이트 단자를 통해 반전된 데이타 FDATA가 인가된다. NMOS트랜지스터 N6는 노드 ND2와 MOS트랜지스터 N2 사이에 연결되어 게이트 단자를 통해 데이타 FDATA가 인가된다. In addition, the NMOS transistor N3 is connected between the node ND1 and the NMOS transistor N1 so that the rising data RDATA is applied through the gate terminal. The NMOS transistor N4 is connected between the node ND2 and the MOS transistor N1 to receive the rising data RDATA inverted through the gate terminal. The NMOS transistor N5 is connected between the node ND1 and the NMOS transistor N2 so that the inverted data FDATA is applied through the gate terminal. The NMOS transistor N6 is connected between the node ND2 and the MOS transistor N2 so that data FDATA is applied through the gate terminal.

또한, NMOS 트랜지스터 N1는 NMOS트랜지스터 N3와 그라운드 전압단 GND 사이에 연결되어 게이트 단자가 노드 ND3에 연결된다. 제 1버퍼(21)는 라이징 클럭 RCLK를 버퍼링하여 노드 ND3에 출력한다. NMOS트랜지스터 N2는 NMOS트랜지스터 N5와 그라운드 전압단 GND 사이에 연결되어 게이트 단자가 노드 ND4에 연결된다. 제 2버퍼(22)는 폴링 클럭 FCLK을 버퍼링하여 노드 ND4에 출력한다. 여기서,제 1버퍼(21)와 제 2버퍼(22)는 전원전압 VCC에 의해 그 동작이 제어된다. In addition, the NMOS transistor N1 is connected between the NMOS transistor N3 and the ground voltage terminal GND so that the gate terminal is connected to the node ND3. The first buffer 21 buffers the rising clock RCLK and outputs it to the node ND3. The NMOS transistor N2 is connected between the NMOS transistor N5 and the ground voltage terminal GND so that the gate terminal is connected to the node ND4. The second buffer 22 buffers the polling clock FCLK and outputs it to the node ND4. Here, the operation of the first buffer 21 and the second buffer 22 is controlled by the power supply voltage VCC.

또한, 제 1전류 차단부(30)는 노드 ND3과 그라운드 전압단 GND 사이에 연결되어 게이트 단자를 통해 딥 파워 다운 제어신호 DPDS가 인가되는 NMOS트랜지스터 N8을 구비한다. 제 2전류 차단부(40)는 노드 ND4와 그라운드 전압단 GND 사이에 연결되어 게이트 단자를 통해 딥 파워 다운 제어신호 DPDS가 인가되는 NMOS트랜지스터 N9를 구비한다. 여기서, 딥 파워 다운 제어신호 DPDS는 딥 파워 다운 전압 VCCDPD을 사용한다. In addition, the first current interrupter 30 includes an NMOS transistor N8 connected between the node ND3 and the ground voltage terminal GND to which the deep power down control signal DPDS is applied through the gate terminal. The second current blocking unit 40 includes an NMOS transistor N9 connected between the node ND4 and the ground voltage terminal GND to which the deep power down control signal DPDS is applied through the gate terminal. Here, the deep power down control signal DPDS uses the deep power down voltage VCCDPD.

이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다. Referring to the operation of the present invention having such a configuration as follows.

먼저, 정상 동작 모드시에는 딥 파워 다운 제어신호 DPDS가 로우가 된다. 이에 따라, PMOS트랜지스터 P1, NMOS트랜지스터 N7이 턴오프된다. First, the deep power down control signal DPDS goes low in the normal operation mode. Accordingly, the PMOS transistor P1 and the NMOS transistor N7 are turned off.

이어서, 라이징 클럭 RCLK이 하이가 되고 라이징 데이타 RDATA가 하이일 경우, NMOS트랜지스터 N1,N3가 턴온되고 NMOS트랜지스터 N4는 턴오프되어 노드 ND1의 전류가 그라운드 전압 레벨이 된다. 이에 따라, PMOS트랜지스터 P3이 턴온되어 노드 ND2가 하이 전압 레벨이 된다.Subsequently, when the rising clock RCLK becomes high and the rising data RDATA is high, the NMOS transistors N1 and N3 are turned on and the NMOS transistor N4 is turned off so that the current of the node ND1 becomes the ground voltage level. As a result, the PMOS transistor P3 is turned on to bring the node ND2 to the high voltage level.

반면에, 라이징 클럭 RCLK이 로우일 경우 NMOS트랜지스터 N1가 턴오프되어 노드 ND1과 노드 ND2는 이전 상태의 전압 레벨을 유지하게 된다. 이때, NMOS트랜지스터 N1가 턴오프 상태이기 때문에 라이징 데이타 RDATA가 어떠한 전압 레벨이였는지의 여부와 상관없이 이전 데이타를 유지할 수 있게 된다. On the other hand, when the rising clock RCLK is low, the NMOS transistor N1 is turned off so that the node ND1 and the node ND2 maintain the voltage level of the previous state. At this time, since the NMOS transistor N1 is turned off, the previous data can be maintained regardless of the voltage level of the rising data RDATA.

한편, 딥 파워 다운 모드시 딥 파워 다운 제어신호 DPDS가 하이가 되면, PMOS트랜지스터 P1가 턴온되어 노드 ND1의 전압이 레벨이 하이가 된다. 그리고, 딥 파워 다운 제어신호 DPDS가 하이가 되면 NMOS트랜지스터 N7가 턴온되어 노드 ND2의 전압 레벨이 로우가 된다. On the other hand, when the deep power down control signal DPDS becomes high in the deep power down mode, the PMOS transistor P1 is turned on and the voltage of the node ND1 becomes high. When the deep power down control signal DPDS becomes high, the NMOS transistor N7 is turned on so that the voltage level of the node ND2 becomes low.

이때, 딥 파워 다운 모드에서는 칩의 내부적으로 클럭 CLK을 오프시키게 된다. 이에 따라, 라이징 클럭 RCLK, 폴링 클럭 FCLK이 모두 발생하지 않게 된다. At this time, in the deep power down mode, the clock CLK is turned off internally of the chip. Accordingly, neither rising clock RCLK nor polling clock FCLK occurs.

이러한 경우 제 1버퍼(21), 제 2버퍼(22)에 입력되는 라이징 클럭 RCLK, 폴링 클럭 FCLK가 모두 발생하지 않기 때문에 NMOS트랜지스터 N1,N2가 모두 턴오프 상태가 되어 전류 소모가 발생하지 않게 된다. In this case, since the rising clock RCLK and the falling clock FCLK input to the first buffer 21 and the second buffer 22 are not generated, the NMOS transistors N1 and N2 are both turned off, so that current consumption does not occur. .

또한, 딥 파워 다운 모드시 딥 파워 다운 전압 VCCDPD에 의해 동작하는 딥 파워 다운 제어신호 DPDS가 하이가 되면 제 1전류 차단부(30)의 NMOS트랜지스터 N8 와 제 2전류 차단부(40)의 NMOS트랜지스터 N9가 모두 턴온된다. 이에 따라, 노드 ND3,ND4에 그라운드 전압 GND을 공급하여 플로팅 노드의 전압 레벨을 강제적으로 로우가 되도록 제어함으로써 NMOS트랜지스터 N1,N2를 통해 형성되는 전류 경로를 완전히 차단하도록 한다. . In addition, when the deep power down control signal DPDS operated by the deep power down voltage VCCDPD becomes high in the deep power down mode, the NMOS transistor N8 of the first current interrupter 30 and the NMOS transistor of the second current interrupter 40 are applied. N9 is all turned on. Accordingly, the ground voltage GND is supplied to the nodes ND3 and ND4 to control the voltage level of the floating node to be low to completely block the current path formed through the NMOS transistors N1 and N2. .

이에 따라, 라이징 데이타 RDATA, 폴링 데이타 FDATA가 어떠한 전압 레벨을 갖는지의 여부와 상관없이 딥 파워 다운 전압 VCCDPD 인가단으로부터 그라운드 전압단으로 형성되는 전류 경로가 차단되어 전류 소모를 줄일 수 있게 된다. Accordingly, the current path formed from the deep power down voltage VCCDPD applying end to the ground voltage end is cut off regardless of what voltage level the rising data RDATA and the falling data FDATA have, thereby reducing current consumption.

도 4는 본 발명에 따른 차동증폭기의 다른 실시예이다. 4 is another embodiment of a differential amplifier in accordance with the present invention.

도 4의 실시예에 따른 차동증폭기는 도 1의 구성에 비해 제 3전류 차단부(50)와 제 4전류 차단부(60)를 더 구비한다. The differential amplifier according to the embodiment of FIG. 4 further includes a third current blocking unit 50 and a fourth current blocking unit 60 as compared to the configuration of FIG. 1.

제 3전류 차단부(50)는 인버터 IV4,IV5와 PMOS트랜지스터 P4를 구비한다. 여기서, 인버터 IV4는 딥 파워 다운 제어신호 DPDS를 반전한다. PMOS트랜지스터 P4는 딥 파워 다운 전압 VCCDPD 인가단과 노드 ND5 사이에 연결되어 게이트 단자를 통해 인버터 IV4의 출력이 인가된다. 인버터 IV5는 노드 ND5의 전압 레벨을 반전하여 노드 ND3에 출력한다. The third current interrupter 50 includes inverters IV4, IV5 and a PMOS transistor P4. Here, inverter IV4 inverts the deep power down control signal DPDS. The PMOS transistor P4 is connected between the deep power down voltage VCCDPD applying terminal and the node ND5 to apply the output of the inverter IV4 through the gate terminal. Inverter IV5 inverts the voltage level of node ND5 and outputs it to node ND3.

그리고, 제 4전류 차단부(60)는 인버터 IV6,IV7와 PMOS트랜지스터 P5를 구비한다. 여기서, 인버터 IV6는 딥 파워 다운 제어신호 DPDS를 반전한다. PMOS트랜지스터 P5는 딥 파워 다운 전압 VCCDPD 인가단과 노드 ND6 사이에 연결되어 게이트 단자를 통해 인버터 IV6의 출력이 인가된다. 인버터 IV7는 노드 ND6의 전압 레벨을 반전하여 노드 ND4에 출력한다. The fourth current blocking unit 60 includes inverters IV6 and IV7 and a PMOS transistor P5. Here, inverter IV6 inverts the deep power down control signal DPDS. The PMOS transistor P5 is connected between the deep power down voltage VCCDPD applying terminal and the node ND6 to apply the output of the inverter IV6 through the gate terminal. Inverter IV7 inverts the voltage level of node ND6 and outputs it to node ND4.                     

이러한 구성을 갖는 본 발명은 딥 파워 다운 모드시 딥 파워 다운 전압 VCCDPD에 의해 동작하는 딥 파워 다운 제어신호 DPDS가 하이가 되면, 제 3전류 차단부(50)의 PMOS트랜지스터 P4와 제 4전류 차단부(60)의 PMOS트랜지스터 P5가 모두 턴온되어 노드 ND3,ND4가 로우 전압 레벨이 된다. According to the present invention having the above configuration, when the deep power down control signal DPDS operated by the deep power down voltage VCCDPD in the deep power down mode becomes high, the PMOS transistor P4 and the fourth current blocking unit of the third current blocking unit 50 become high. All of the PMOS transistors P5 of 60 are turned on so that the nodes ND3 and ND4 are at a low voltage level.

이에 따라, 라이징 데이타 RDATA, 폴링 데이타 FDATA가 어떠한 전압 레벨을 갖는지의 여부와 상관없이 딥 파워 다운 전압 VCCDPD 인가단으로부터 그라운드 전압단으로 형성되는 전류 경로가 차단되어 전류 소모를 줄일 수 있게 된다. Accordingly, the current path formed from the deep power down voltage VCCDPD applying end to the ground voltage end is cut off regardless of what voltage level the rising data RDATA and the falling data FDATA have, thereby reducing current consumption.

이상에서 설명한 바와 같이, 본 발명은 딥 파워 다운 모드시 차동증폭기의 플로팅 노드에 발생하는 전류 경로를 차단하여 전류 소모를 줄일 수 있도록 한다. 특히, 이러한 본 발명은 핸디(Handy) 계열의 제품에 적용되어 소모되는 전력을 줄임으로써 베터리의 수명을 연장시켜주는 효과를 제공한다.As described above, the present invention can reduce the current consumption by blocking the current path generated in the floating node of the differential amplifier in the deep power down mode. In particular, the present invention provides an effect of extending the life of the battery by reducing the power consumption is applied to the Handy (Handy) series products.

Claims (8)

플로팅 노드를 통해 인가되는 클럭의 전압 레벨에 따라 그라운드 전압단과의 전류 경로를 선택적으로 제어하는 스위칭 수단을 구비하고, 딥 파워 다운 전압에 의해 동작하는 딥 파워 다운 제어신호의 비활성화시 상기 플로팅 노드에 인가되는 클럭에 동기하여 입력 데이타의 전압 레벨을 증폭하는 차동증폭부; Switching means for selectively controlling the current path with the ground voltage terminal in accordance with the voltage level of the clock applied through the floating node, applied to the floating node when the deep power down control signal operated by the deep power down voltage A differential amplifier for amplifying a voltage level of input data in synchronization with a clock to be generated; 상기 딥 파워 다운 제어신호의 활성화시 턴온되어 상기 스위칭 수단을 턴오프시키기 위한 일정 전압을 상기 플로팅 노드에 공급함으로써 상기 딥 파워 다운 전압의 인가단으로부터 상기 그라운드 전압단으로 형성되는 전류 경로를 차단하는 전류 차단 수단; 및 A current which turns on when the deep power down control signal is activated to cut off the current path formed from the applying end of the deep power down voltage to the ground voltage terminal by supplying the floating node with a constant voltage for turning off the switching means. Blocking means; And 전원전압에 의해 구동되는 상기 클럭의 라이징 엣지로부터 일정 시간 지연된 이후에 발생하는 라이징 클럭과 상기 클럭의 폴링 엣지로부터 일정 시간 지연된 이후에 발생하는 폴링 클럭을 발생하여 상기 스위칭 수단에 출력하는 클럭 발생기를 구비함을 특징으로 하는 차동증폭기. And a clock generator for generating a rising clock generated after a predetermined time delay from a rising edge of the clock driven by a power supply voltage and a falling clock generated after a predetermined time delay from a falling edge of the clock and outputting the falling clock to the switching means. Differential amplifier, characterized in that. 삭제delete 제 1항에 있어서, 상기 차동증폭부는 The method of claim 1, wherein the differential amplifier is 상기 딥 파워 다운 제어신호에 따라 상기 딥 파워 다운 전압을 선택적으로 공급하는 전원 공급수단; 및 Power supply means for selectively supplying the deep power down voltage according to the deep power down control signal; And 상기 입력 데이타의 전압 레벨에 따라 상기 스위칭 수단으로부터 인가되는 그라운드 전압을 데이타 출력단에 선택적으로 공급하는 데이타 제어수단을 더 구비함을 특징으로 하는 차동증폭기. And data control means for selectively supplying a ground voltage applied from the switching means to a data output terminal according to the voltage level of the input data. 제 1항 또는 제 3항에 있어서, 상기 전류 차단 수단은 The method of claim 1 or 3, wherein the current blocking means 상기 딥 파워 다운 제어신호의 활성화시 턴온되어 일정 전압을 라이징 데이타를 제어하기 위한 제 1플로팅 노드에 공급하여 상기 스위칭 수단을 통해 형성되는 전류 경로를 차단하는 제 1전류 차단 수단; 및 First current blocking means for turning on the deep power down control signal to supply a predetermined voltage to the first floating node for controlling the rising data to block a current path formed through the switching means; And 상기 딥 파워 다운 제어신호의 활성화시 턴온되어 일정 전압을 폴링 데이타를 제어하기 위한 제 2플로팅 노드에 공급하여 상기 스위칭 수단을 통해 형성되는 전류 경로를 차단하는 제 2전류 차단 수단을 구비함을 특징으로 하는 차동증폭기. And a second current blocking means for supplying a predetermined voltage to the second floating node for controlling polling data by turning on the deep power down control signal when the deep power down control signal is activated, thereby blocking a current path formed through the switching means. Differential amplifier. 제 4항에 있어서, 상기 제 1전류 차단 수단은 상기 제 1플로팅 노드와 상기 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 상기 딥 파워 다운 제어신호가 인가되는 제 1NMOS트랜지스터를 구비함을 특징으로 하는 차동증폭기. 5. The method of claim 4, wherein the first current blocking means comprises a first NMOS transistor connected between the first floating node and the ground voltage terminal to which the deep power down control signal is applied through a gate terminal. Differential amplifier. 제 4항에 있어서, 상기 제 1전류 차단 수단은 The method of claim 4, wherein the first current blocking means 상기 딥 파워 다운 전압 인가단과 상기 클럭의 인가단 사이에 연결되어 게이트 단자를 통해 반전된 상기 딥 파워 다운 제어신호가 인가되는 제 1PMOS트랜지스터; 및 A first PMOS transistor connected between the deep power down voltage applying terminal and the applying terminal of the clock to receive the deep power down control signal inverted through a gate terminal; And 상기 제 1PMOS트랜지스터로부터 공급되는 전압 레벨을 반전하여 상기 제 1플 로팅 노드에 출력하는 제 1인버터를 구비함을 특징으로 하는 차동증폭기. And a first inverter for inverting the voltage level supplied from the first PMOS transistor and outputting the inverted voltage to the first floating node. 제 4항에 있어서, 상기 제 2전류 차단 수단은 상기 제 2플로팅 노드와 상기 그라운드 전압단 사이에 연결되어 게이트 단자를 통해 상기 딥 파워 다운 제어신호가 인가되는 제 2NMOS트랜지스터를 구비함을 특징으로 하는 차동증폭기. 5. The method of claim 4, wherein the second current blocking means includes a second NMOS transistor connected between the second floating node and the ground voltage terminal to which the deep power down control signal is applied through a gate terminal. Differential amplifier. 제 4항에 있어서, 상기 제 2전류 차단 수단은 The method of claim 4, wherein the second current blocking means 상기 딥 파워 다운 전압 인가단과 상기 클럭의 인가단 사이에 연결되어 게이트 단자를 통해 반전된 상기 딥 파워 다운 제어신호가 인가되는 제 2PMOS트랜지스터; 및 A second PMOS transistor connected between the deep power down voltage applying end and the clock applying end to receive the deep power down control signal inverted through a gate terminal; And 상기 제 2PMOS트랜지스터로부터 공급되는 전압 레벨을 반전하여 상기 제 2플로팅 노드에 출력하는 제 2인버터를 구비함을 특징으로 하는 차동증폭기. And a second inverter for inverting the voltage level supplied from the second PMOS transistor and outputting the inverted voltage to the second floating node.
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