KR100365940B1 - Clock buffer circuit of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 클럭 버퍼회로에 관한 것으로, 특히 중간단계의 드라이버를 인버터를 사용하지 않고 모스 트랜지스터를 이용하여 칩의 면적을 줄이고 로직을 적절히 구성하여 다이나믹 회로에 적합한 클럭 트리(Clock Tree)를 구성하기 위한 클럭 버퍼회로에 관한 것으로, 외부 클럭 및 내부 클럭이 래치된 래치 클럭을 이용하여 트리거 클럭을 출력하는 트리거 클럭 발생부; 상기 트리거 클럭 발생부로부터 출력되는 트리거 클럭에 따라 접지전압으로 구동하는 구동부; 상기 구동부에 의해 구동된 신호를 일정시간 지연시키는 지연회로를 사용하여 내부 클럭을 발생하는 내부 클럭 발생부; 및 상기 외부클럭 및 트리거 클럭에 의해 제어되어 상기 내부클럭을 래치하여 상기 트리거 클럭 발생부로 상기 래치 클럭을 출력하는 래치 제어부를 구비하는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock buffer circuit of a semiconductor device. In particular, an intermediate driver does not use an inverter and uses a MOS transistor to reduce the area of a chip and appropriately configure logic to form a clock tree suitable for a dynamic circuit. A clock buffer circuit for configuring the apparatus, comprising: a trigger clock generator for outputting a trigger clock using a latch clock in which an external clock and an internal clock are latched; A driver configured to drive a ground voltage according to a trigger clock output from the trigger clock generator; An internal clock generator for generating an internal clock using a delay circuit for delaying a signal driven by the driver for a predetermined time; And a latch controller controlled by the external clock and the trigger clock to latch the internal clock and output the latch clock to the trigger clock generator.
Description
본 발명은 반도체 소자의 클럭 버퍼회로에 관한 것으로, 특히 중간단계의 드라이버를 인버터를 사용하지 않고 모스 트랜지스터를 이용하여 칩의 면적을 줄이고 로직을 적절히 구성하여 다이나믹 회로에 적합한 클럭 트리(Clock Tree)를 구성하기 위한 클럭 버퍼회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock buffer circuit of a semiconductor device. In particular, an intermediate driver does not use an inverter and uses a MOS transistor to reduce the area of a chip and appropriately configure logic to form a clock tree suitable for a dynamic circuit. It relates to a clock buffer circuit for configuration.
도 1은 종래에 일반적인 클럭버퍼회로로, 외부클럭인(EX-CLK)와 전원전압(Vcc)을 각각 수신하는 제1 낸드 게이트(ND1) 및 제2 낸드 게이트(ND2)와, 상기 제1 낸드 게이트(ND1) 출력단과 제1 내부클럭(CLK1) 출력단자 사이에 직렬접속된 제1, 제2, 제3 인버터(IV1, IV2, IV3)와, 상기 제2 낸드 게이트(ND2) 출력단과 제2 내부클럭(CLK2) 출력단자 사이에 직렬접속된 제4, 제5, 제6 인버터(IV4, IV5, IV6)로 구성된다.1 is a conventional clock buffer circuit, and includes a first NAND gate ND1 and a second NAND gate ND2 for receiving an external clock-in EX-CLK and a power supply voltage Vcc, respectively, and the first NAND. First, second, and third inverters IV1, IV2, and IV3 connected in series between the gate ND1 output terminal and the first internal clock CLK1 output terminal, and the second NAND gate ND2 output terminal and the second terminal. Fourth, fifth, and sixth inverters IV4, IV5, and IV6 connected in series between the internal clock CLK2 output terminals.
이상의 구성으로 이루어진 기존의 클럭버퍼회로에 있어서는 구동력을 증가시키기 위하여 최종단 인버터인 제3 인버터 및 제6 인버터의 사이즈를 크게 하므로 전단의 인버터인 제1, 제2, 제4, 제5 인버터(IV1, IV2, IV4, IV5)의 사이즈를 크게 하여야 한다.In the conventional clock buffer circuit having the above-described structure, the size of the third and sixth inverters, which are the final stage inverters, is increased in order to increase the driving force, so that the first, second, fourth, and fifth inverters of the previous stages (IV1). , IV2, IV4, IV5) should be made larger.
따라서, 칩의 면적이 커지게 되며, 다이나믹 회로에 사용하기에는 다소 불편한 점이 있다.Therefore, the area of the chip is increased, which is somewhat inconvenient for use in a dynamic circuit.
또한, 원 제로 검출기(One Zero Detector) 회로의 경우 클럭의 "로우" 구간에서 프리차지 하고 클럭의 "하이" 구간에서 액티브시 논리조합 회로(Combinational Circuit)로부터 충분한 셋업 타임을 확보하지 못하는 경우 동작오류가 발생하는 문제점이 있었다.In addition, in the case of the One Zero Detector circuit, an operation error occurs when the battery is precharged in the "low" section of the clock and sufficient setup time is not obtained from the combinational circuit when it is active in the "high" section of the clock. There was a problem that occurred.
이에 본 발명은 상기한 바와 같은 종래의 제 문제점들을 해소시키기 위하여 창안된 것으로 드라이버를 모스 트랜지스터로 구성하고 칩의 면적을 줄이고 지연회로를 사용하여 클럭 펄스 폭을 조절하여 다이나믹 회로에 적합한 클럭버퍼회로를제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned problems. The clock buffer circuit is suitable for a dynamic circuit by configuring the driver as a MOS transistor, reducing the chip area, and adjusting the clock pulse width using a delay circuit. The purpose is to provide.
도 1은 종래기술에 따른 반도체 소자의 클럭버퍼 회로.1 is a clock buffer circuit of a semiconductor device according to the prior art.
도 2는 본 발명의 일실시예에 따른 반도체 소자의 클럭버퍼 회로.2 is a clock buffer circuit of a semiconductor device according to an embodiment of the present invention.
도 3은 상기 도 2에 대한 동작타이밍도.3 is an operation timing diagram of FIG. 2.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10 : 트리거 클럭 발생부 20 : 래치 제어부10: trigger clock generator 20: latch control
22 : 래치부 30,40 : 내부 클럭 발생부22: latch portion 30, 40: internal clock generator
32, 42 : 딜레이부 EX_CLK : 외부클럭32, 42: delay part EX_CLK: external clock
TCLK : 트리거 클럭 CLK1, CLK2 : 내부 클럭TCLK: Trigger clock CLK1, CLK2: Internal clock
N1, N2, N3, N4 : 노드N1, N2, N3, N4: Node
상기한 바와 같은 목적을 달성하기 위한 본 발명의 클럭버퍼 회로는 외부 클럭 및 내부 클럭이 래치된 래치 클럭을 이용하여 트리거 클럭을 출력하는 트리거 클럭 발생부; 상기 트리거 클럭 발생부로부터 출력되는 트리거 클럭에 따라 접지전압을 구동하는 구동부; 상기 구동부에 의해 구동된 클럭을 일정시간 지연시키는 지연회로를 사용하여 상기 내부 클럭을 발생하는 내부 클럭 발생부; 및 상기 외부클럭 및 트리거 클럭에 의해 제어되어 상기 내부 클럭을 래치하여 상기 트리거 클럭 발생부로 상기 래치 클럭을 출력하는 래치 제어부를 구비하는 것을 특징으로 한다.The clock buffer circuit of the present invention for achieving the above object includes a trigger clock generator for outputting a trigger clock using a latch clock of the external clock and the internal clock; A driving unit driving a ground voltage according to a trigger clock output from the trigger clock generator; An internal clock generator for generating the internal clock using a delay circuit for delaying a clock driven by the driver for a predetermined time; And a latch control unit controlled by the external clock and the trigger clock to latch the internal clock to output the latch clock to the trigger clock generator.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 2는 본 발명의 일실시예에 따른 클럭버퍼회로를 나타낸 것으로, 외부클럭 (EX_CLK) 및 제3 노드(N3)상의 래치된 신호를 이용하여 트리거 클럭(TCLK)을 출력하는 트리거 클럭 발생부(10)와, 트리거 클럭 발생부(10)의 트리거 클럭(TCLK)에 따라 접지전압으로 노드(N1, N4)를 풀 다운시키는 제1, 제2 구동부(34, 44)와, 제1, 제2 구동부(34, 44)에 의해 구동된 클럭을 일정시간 지연시키는 제1, 제2 딜레이부(32,42)를 이용하여 제1, 제2 내부 클럭(CLK1, CLK2)을 발생하는 제1, 제2 내부 클럭 발생부(30, 40)와, 외부 클럭(EX_CLK) 및 트리거 클럭(TCLK)에 따라 제어되어 제1 내부 클럭 발생부(30)의 제1 내부 클럭(CLK1)을 래치하는 래치제어부(20)를 구비한다.FIG. 2 illustrates a clock buffer circuit according to an embodiment of the present invention, and includes a trigger clock generator for outputting a trigger clock TCLK by using a latched signal on an external clock EX_CLK and a third node N3. 10 and the first and second drivers 34 and 44 which pull down the nodes N1 and N4 to ground voltages according to the trigger clock TCLK of the trigger clock generator 10, and the first and second drivers. First and second generating first and second internal clocks CLK1 and CLK2 using the first and second delay units 32 and 42 which delay a clock driven by the driving units 34 and 44 for a predetermined time. 2 is a latch control unit configured to latch the first internal clock CLK1 of the first internal clock generator 30 by being controlled according to the internal clock generators 30 and 40 and the external clock EX_CLK and the trigger clock TCLK. 20).
상기 트리거 클럭 발생부(10)는 외부클럭(EX_CLK) 및 상기 래치 제어부(20)의 래치된 신호(N3)를 논리 조합하는 낸드 게이트(ND3)와, 상기 낸드 게이트(ND3)의 출력신호를 반전시켜 상기 트리거 클럭(TCLK)을 출력하는 인버터(IV7)로 구성 된다.The trigger clock generator 10 inverts an NAND gate ND3 for logically combining an external clock EX_CLK and the latched signal N3 of the latch controller 20, and an output signal of the NAND gate ND3. Inverter IV7 outputs the trigger clock TCLK.
상기 제1 구동부(34)는 상기 트리거 클럭(TCLK)이 게이트에 인가되고 소오스가 접지전압에 연결되어 상기 트리거 클럭(TCLK)을 구동하는 엔모스형 트랜지스터(MN1)로 구성된다. 여기서, 상기 제2 구동부(44)도 상기 제1 구동부(34)와 동일하게 엔모스형 트랜지스터(MN3)로 구성된다.The first driver 34 includes an NMOS transistor MN1 driving the trigger clock TCLK by applying the trigger clock TCLK to a gate and a source connected to a ground voltage. Here, the second driver 44 also includes the NMOS transistor MN3 in the same manner as the first driver 34.
상기 제1 내부 클럭 발생부(30)는 상기 제1 구동부(34)에 의해 구동된 노드 (N1)의 전위를 반전시켜 제1 내부 클럭(CLK1)을 발생하는 인버터(IN8)와, 그 인버터(IV8)의 출력신호를 일정시간 지연시키는 제1 딜레이부(32)와, 그 제1 딜레이부(32)의 출력신호를 반전시키는 인버터(IV9)와, 그 인버터(IV9)의 출력신호가 게이트에 인가되고 소오스에 전원접압(Vcc)이 인가되며 드레인이 노드(N1)에 연결된 피모스형 트랜지스터(MP1)로 구성된다.The first internal clock generator 30 is an inverter IN8 for inverting the potential of the node N1 driven by the first driver 34 to generate the first internal clock CLK1, and the inverter ( A first delay unit 32 for delaying the output signal of IV8) for a predetermined time, an inverter IV9 for inverting the output signal of the first delay unit 32, and an output signal of the inverter IV9 are connected to the gate. The power supply voltage Vcc is applied to the source, and the drain is configured of the PMOS transistor MP1 connected to the node N1.
여기서, 제2 내부 클럭 발생부(40)도 인버터(VI13, IV14), 제2 딜레이부(42) 및 피모스형 트랜지스터(MP3)를 포함하여 상기 제1 내부 클럭 발생부(30)와 동일하게 구성된다.Here, the second internal clock generator 40 also includes the inverters VI13 and IV14, the second delay unit 42, and the PMOS transistor MP3, similarly to the first internal clock generator 30. It is composed.
상기 래치 제어부(20)는 상기 트리거 클럭(TCLK)에 의해 제어되어 상기 제1 내부 클럭(CLK1)이 인버터(IV10)에 의해 반전된 신호(N2)를 선택적으로 전송하는엔모스형 트랜지스터(MN2)와, 그 엔모스형 트랜지스터(MN2)에 의해 선택적으로 전송된 신호를 래치하는. 인버터들(IV11, IV12)로 구성된 래치부(22)와, 외부 클럭(EX-CLK)에 따라 상기 래치부(22)의 출력단자(N3)를 전원전압(Vcc)으로 풀업시키는 피모스형 트랜지스터(MP2)를 포함하여 구성된다.The latch control unit 20 is controlled by the trigger clock TCLK, and the NMOS transistor MN2 selectively transmits the signal N2 in which the first internal clock CLK1 is inverted by the inverter IV10. And latching a signal selectively transmitted by the NMOS transistor MN2. PMOS transistor for pulling up the output terminal N3 of the latch unit 22 to the power supply voltage Vcc according to the latch unit 22 including the inverters IV11 and IV12 and the external clock EX-CLK. It is comprised including (MP2).
이하, 상기한 구성으로 이루어진 본 발명의 클럭버퍼회로에 대한 동작관계를도 3의 동작타이밍도를 참조하여 상세히 설명한다.Hereinafter, an operation relationship of the clock buffer circuit of the present invention having the above configuration will be described in detail with reference to the operation timing diagram of FIG. 3.
초기 외부 클럭(EX_CLK)이 "로우" 상태일 때 트리거 클럭 발생부(10)의 트리거 클럭(TCLK)은 "로우" 상태가 되고, 제1 내부 클럭 발생부(30)의 노드(Nl)는"하이" 상태에 있다.When the initial external clock EX_CLK is in the "low" state, the trigger clock TCLK of the trigger clock generator 10 is in the "low" state, and the node Nl of the first internal clock generator 30 is " High "state.
따라서, 제1 내부클럭(CLK1)은 "로우" 상태가 되고, 인버터(IV10)의 출력 노드(N2)는 "하이" 상태가 되며, 상기 트리거 클럭(TCLK)이 "로우"이므로 래치 제어부(20)의 엔모스형 트랜지스터(MN2)가 턴오프되어 노드(N3)는 외부 클럭(EX_CLK)이 "로우" 상태이므로 피모스형 트랜지스터(MP2)는 턴온되어 전원전압(Vcc)이 인가되어 "하이" 상태가 된다.Accordingly, the first internal clock CLK1 is in the "low" state, the output node N2 of the inverter IV10 is in the "high" state, and since the trigger clock TCLK is "low", the latch control unit 20 NMOS transistor MN2 is turned off so that node N3 has an external clock EX_CLK in a low state, PMOS transistor MP2 is turned on and a power supply voltage Vcc is applied so that it is " high " It becomes a state.
또한, 상기 트리거 클럭(TCLK)이 "로우" 상태이므로 제2 구동부(44)인 엔모스형 트랜지스터(MN3)가 턴오프되어 노드(N4)는 "하이"상태에 있고 따라서 제2 내부 클럭(CLK2)은 "로우"로 출력된다.In addition, since the trigger clock TCLK is in the "low" state, the NMOS transistor MN3, which is the second driver 44, is turned off so that the node N4 is in the "high" state, and thus the second internal clock CLK2. ) Is output as "low".
이어서, 외부 클럭(EX_CLK)이 "하이"로 천이하게 되면, 트리거 클럭 발생부(10)의 제3 낸드 게이트(ND3)는 노드(N3)가 "하이" 상태이므로 결국 트리거 클럭발생부(20)의 출력인 트리거 클럭(TCLK)은 "하이" 상태가 된다.Subsequently, when the external clock EX_CLK transitions to "high," the third NAND gate ND3 of the trigger clock generator 10 may have a node "N3" in the "high" state, thus eventually triggering the clock clock generator 20. The trigger clock TCLK, which is the output of, is in a "high" state.
따라서, 상기 제1 구동부(34)인 앤모스형 트랜지스터(MNl)가 턴 온 되어 제1노드(Nl)는 "로우"로 떨어지게 되며, 상기 트리거 클럭(TCLK)이 "하이" 상태가 되기 때문에 상기 래치 제어부(20)의 엔모스형 트랜지스터(MN2)는 턴 온 된다.Therefore, the NMOS transistor MNl, which is the first driver 34, is turned on, so that the first node Nl drops to "low", and the trigger clock TCLK is in a "high" state. The NMOS transistor MN2 of the latch control unit 20 is turned on.
이어서, 제1 노드(N1)의 "로우" 전위는 제8 인버터(IV8)에 의해 반전되어 "하이" 전위가 되고 이로써 제1 내부 클럭(CLK1)은 "하이"로 천이된다.Subsequently, the "low" potential of the first node N1 is inverted by the eighth inverter IV8 to become a "high" potential, whereby the first internal clock CLK1 transitions to "high".
한편, 상기 제8 인버터(IV8)의 출력인 제1 내부 클럭(CLK1)이 "하이" 상태이므로 제10 인버터(IV10)로 입력되어 "로우" 상태로 반전된다.Meanwhile, since the first internal clock CLK1, which is the output of the eighth inverter IV8, is “high”, the first internal clock CLK1 is input to the tenth inverter IV10 and inverted to the “low” state.
이어서, 상기 트리거 클럭(TCLK)이 "하이" 상태이므로, 래치 제어부(20)의엔모스형 트랜지스터(MN2)는 턴 온 되고, 상기 제10 인버터(IV10)의 "로우" 상태의출력은 래치부(22)에 전송되어 래치된다. 이때, 외부 클럭(EX-CLK)은 "하이" 상태이므로 피모스형 트랜지스터(MP2)는 턴 오프 되어 있다.Subsequently, since the trigger clock TCLK is in the "high" state, the NMOS transistor MN2 of the latch control unit 20 is turned on, and the output of the "low" state of the tenth inverter IV10 is latched. It is transmitted to 22 and latched. At this time, since the external clock EX-CLK is in a high state, the PMOS transistor MP2 is turned off.
따라서, "하이" 상태의 외부클럭(EX_CLK)과 래치부(22)에 래치된 "로우" 상태의 신호는 제3 낸드 게이트(ND3)로 입력되어 트리거 클럭(TCLK)을 다시 "로우"로 천이시키고 제1 내부 클럭 발생부(30)의 엔모스형 트랜지스터(MN1) 및 래치 제어부(20)의 엔모스형 트랜지스터(MN2)를 다시 턴 오프 시킨다.Accordingly, the external clock EX_CLK in the "high" state and the signal in the "low" state latched in the latch unit 22 are input to the third NAND gate ND3 to transition the trigger clock TCLK back to "low". The NMOS transistor MN1 of the first internal clock generator 30 and the NMOS transistor MN2 of the latch controller 20 are turned off again.
한편, 제1 노드(Nl)의 전위가 "로우" 상태일 때, "하이" 상태의 제1 내부 클럭(CLK1)은 제1 딜레이부(32)에 의해 일정시간 지연되고, 인버터(IV9)에 의해 반전되어 피모스형 트랜지스터(MP1)를 턴온시켜 제1 내부 클럭(CLKl)은 일정시간 "하이" 상태를 유지한다.On the other hand, when the potential of the first node Nl is in the "low" state, the first internal clock CLK1 in the "high" state is delayed by the first delay unit 32 for a predetermined time, and the inverter IV9 is applied to the inverter IV9. Inverted by the PMOS transistor MP1 to turn on, the first internal clock CLKl maintains a high state for a predetermined time.
도 3은 이러한 신호 흐름관계를 나타내고 있는데 (b)의 트리거 클럭(TCLK)이 "로우"에서 "하이"로 천이하게 되면 (f)의 제1 내부클럭(CLKl)이 "하이"로 천이 하여 트리거 클럭(TCLK)이 다시 "로우"로 떨어져도 제1 내부클럭(CLKl)은 제1 딜레이부(32)에 의해 "하이" 상태를 유지한다. 이때, 제2 노드(N2) 및 제3 노드(N3)에서의 클럭은 (d),(e)에 도시된 바와 같이 제1 내부 클럭(CLKl)과 동일한 펄스 폭만큼 딜레이를 하게 되므로 "로우" 상태를 유지한다.3 shows such a signal flow relationship. When the trigger clock TCLK of (b) transitions from "low" to "high", the first internal clock CLKl of (f) transitions to "high" and triggers. Even when the clock TCLK falls back to "low", the first internal clock CLKl is maintained at the "high" state by the first delay unit 32. At this time, the clock at the second node N2 and the third node N3 is delayed by the same pulse width as that of the first internal clock CLKl as shown in (d) and (e). Maintain state.
이어서, 외부 클럭(EX_CLK)이 "하이"에서 "로우"로 떨어지게 되면 제3 낸드게인트(ND3)의 입력단자에는 제3 노드(N3)상의 "로우" 신호와 "로우"의 외부클럭(EX_CLK)이 입력되어 트리거 클럭(TCLK)은 여전히 "로우"상태를 유지하게 된다. 따라서, 제1 내부클럭 발생부(30)의 엔모스형 트랜지스터(MNl) 및 래치 제어부(20)의 엔모스형 트랜지스터(MN2)는 턴오프된다.Subsequently, when the external clock EX_CLK drops from "high" to "low", an input terminal of the third NAND gate ND3 has a "low" signal on the third node N3 and an "low" external clock EX_CLK. ), The trigger clock (TCLK) is still in the "low" state. Accordingly, the NMOS transistor MN1 of the first internal clock generator 30 and the NMOS transistor MN2 of the latch controller 20 are turned off.
한편, 제1 노드(Nl)상의 파형을 살펴보면, 트리거 클럭(TCLK)이 "하이" 상태가 되어 제1 구동부(34)인 엔모스형 트랜지스터(MN1)가 턴 온 되어 제1 노드(Nl)를 "로우" 상태로 만든다.On the other hand, when looking at the waveform on the first node (Nl), the trigger clock (TCLK) is a "high" state, the NMOS transistor (MN1) of the first driver 34 is turned on to turn on the first node (Nl). Make it "low".
따라서, 제1 내부클럭(CLKl)은 "하이" 상태가 되고, 래치 제어부(20)를 통해 트리거 클럭(TCLK)을 "로우" 상태로 천이시키기 때문에, 제1 구동부(34)인 엔모스형 트랜지스터(MNl)를 턴 오프 시킨다.Therefore, since the first internal clock CLKl is in the "high" state and the trigger clock TCLK is shifted to the "low" state through the latch control unit 20, the NMOS transistor which is the first driver 34 is a transistor. Turn off (MNl).
한편, "하이" 상태인 제1 내부 클럭(CLK1)이 제1 딜레이부(32)에 의해 일정시간 지연되어 피모스형 트랜지스터(MP1)를 턴 온 시켜 제1 노드(Nl)를 "하이" 상태로 만들어 제1 내부 클럭(CLK1)을 "로우" 상태로 만든다.On the other hand, the first internal clock CLK1 in the "high" state is delayed by the first delay unit 32 for a predetermined time and the PMOS transistor MP1 is turned on so that the first node Nl is "high". To make the first internal clock CLK1 "low".
여기서, "하이" 상태인 제1 내부 클럭(CLK1)이 "로우" 상태로 천이하기까지의 구간은 제1 딜레이부(32)의 지연시간(도 3에서의 "딜레이")만큼이다.Here, the interval until the first internal clock CLK1 in the "high" state transitions to the "low" state is as long as the delay time ("delay" in FIG. 3) of the first delay unit 32.
한편, 제2 내부클럭(CLK2)을 발생하는 제2 내부클럭 발생부(40)는 상기 제1내부클럭 발생부(30)와 동일한 구성에 의해 동일한 동작을 수행하기 때문에, 제2 내부클럭(CLK2)의 파형은 제1 내부 클럭(CLK1)의 파형과 동일하다.On the other hand, since the second internal clock generating unit 40 generating the second internal clock CLK2 performs the same operation by the same configuration as the first internal clock generating unit 30, the second internal clock CLK2. ) Is the same as the waveform of the first internal clock CLK1.
지금까지 설명한 도 2의 동작을 요약하면, 최초 외부클럭(EX_CLK)이 "로우"에서 "하이"로 천이하여 크리거 클럭(TCLK)의 펄스가 상승 후 다시 떨어지더라도 내부클럭(CLK1, CLK2)은 제1 및 제2 딜레이부(32,42)에 의해 일정시간 "하이" 상태를 유지한 후 "로우"로 천이하게 된다. 이때, 딜레이 시간은 외부클럭(EX_CLK)의 펄스 폭의 크기로 본 발명은 내부클럭(CLKl, CLK2)이 외부클럭(EX_CLK)에 동기되어 딜레이 값에 의해 펄스 폭이 적절히 정해지는 클럭 펄스를 발생시킬 수가 있어 다이나믹 회로에 적합한 클럭 트리(c1ock tree)를 구성할 수가 있다.Summarizing the operation of FIG. 2 described above, even if the first external clock EX_CLK transitions from "low" to "high", the internal clocks CLK1 and CLK2 are reset even if the pulse of the trigger clock TCLK rises and falls again. The first and second delay units 32 and 42 maintain a "high" state for a predetermined time and then transition to "low". At this time, the delay time is the magnitude of the pulse width of the external clock EX_CLK. In the present invention, the internal clocks CLKl and CLK2 are synchronized with the external clock EX_CLK to generate a clock pulse whose pulse width is appropriately determined by the delay value. This makes it possible to construct a clock tree suitable for dynamic circuits.
또한 최종단 인버터인 제8 인버터(IV8)는 제1 엔모스형 트랜지스터(MNl)에의해 구동되므로 제7 인버터(IV7)의 드라이브 사이즈는 엔모스와 피모스로 구성된인버터를 구동할 때의 약 1/3 정도의 사이즈이면 되므로 보다 적은 면적으로 클럭트리를 구성할 뿐만 아니라 딜레이 값에 따라 셋업 타임을 충분히 확보할 수가 있어 다이나믹 회로에 적합한 로직을 구성할 수가 있다.In addition, since the eighth inverter IV8, which is the final stage inverter, is driven by the first NMOS transistor MNl, the drive size of the seventh inverter IV7 is about 1 when driving an inverter composed of NMOS and PMOS. Since the size is about / 3, the clock tree can be configured with a smaller area, and sufficient setup time can be secured according to the delay value, so that the logic suitable for the dynamic circuit can be configured.
이상에서 설명한 바와 같이, 본 발명은 중간단계의 드라이버를 인버터 대신모스 트랜지스터를 사용함으로써 칩의 면적을 줄이고 로직을 적절히 구성하여 다이나믹 회로에 적합한 클럭트리를 만들어 칩의 고속동작에 유용한 효과가 있다.As described above, the present invention has a useful effect in the high-speed operation of the chip by making the clock tree suitable for the dynamic circuit by reducing the area of the chip and configuring the logic appropriately by using the MOS transistor instead of the inverter in the intermediate stage driver.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대채 및 부가가 가능할 것이다.Preferred embodiments of the present invention are for the purpose of illustration and various modifications, changes, alternatives and additions will be possible to those skilled in the art through the spirit and scope of the present invention as set forth in the appended claims.
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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KR10-1998-0042264A KR100365940B1 (en) | 1998-10-09 | 1998-10-09 | Clock buffer circuit of semiconductor device |
Applications Claiming Priority (1)
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Family
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Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR10-1998-0042264A KR100365940B1 (en) | 1998-10-09 | 1998-10-09 | Clock buffer circuit of semiconductor device |
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KR (1) | KR100365940B1 (en) |
-
1998
- 1998-10-09 KR KR10-1998-0042264A patent/KR100365940B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
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