KR101008026B1 - Carbon nanotube transistor having buried gate structure - Google Patents

Carbon nanotube transistor having buried gate structure Download PDF

Info

Publication number
KR101008026B1
KR101008026B1 KR1020100066998A KR20100066998A KR101008026B1 KR 101008026 B1 KR101008026 B1 KR 101008026B1 KR 1020100066998 A KR1020100066998 A KR 1020100066998A KR 20100066998 A KR20100066998 A KR 20100066998A KR 101008026 B1 KR101008026 B1 KR 101008026B1
Authority
KR
South Korea
Prior art keywords
carbon nanotube
gate
gate electrode
insulating layer
carbon nanotubes
Prior art date
Application number
KR1020100066998A
Other languages
Korean (ko)
Other versions
KR20100091932A (en
Inventor
배은주
민요셉
최원봉
정병호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100066998A priority Critical patent/KR101008026B1/en
Publication of KR20100091932A publication Critical patent/KR20100091932A/en
Application granted granted Critical
Publication of KR101008026B1 publication Critical patent/KR101008026B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1094—Conducting structures comprising nanotubes or nanowires

Abstract

개시된 탄소나노튜브 트랜지스터는, 탄소나노튜브와, 이 탄소나노튜브의 길이방향의 양단부에 각각 전기적으로 접촉되는 소스 전극 및 드레인 전극과, 탄소나노튜브로부터 상기 길이방향과 교차되는 옆쪽으로 이격되게 위치되어 탄소나노튜브의 길이방향으로 연장된 연장부를 갖는 게이트 전극을 포함한다. 이와 같은 구성에 의하면, 게이트 전극에 인가되는 전압이 소스와 드레인 사이의 채널에 효율적으로 전달되므로 균일한 트랜지스터 특성을 갖는 수직 탄소나노튜브 트랜지스터의 구현이 가능하다.The disclosed carbon nanotube transistor includes a carbon nanotube, a source electrode and a drain electrode electrically contacting both ends of a longitudinal direction of the carbon nanotube, and are laterally spaced apart from the carbon nanotube in a lateral direction. It includes a gate electrode having an extension extending in the longitudinal direction of the carbon nanotubes. According to this configuration, since the voltage applied to the gate electrode is efficiently transferred to the channel between the source and the drain, it is possible to implement a vertical carbon nanotube transistor having a uniform transistor characteristics.

Description

파묻힌 게이트 구조를 갖는 탄소나노튜브 트랜지스터{Carbon nanotube transistor having buried gate structure}Carbon nanotube transistor having buried gate structure

본 발명은 탄소나노튜브(CNT: carbon nanotube transistor) 트랜지스터에 관한 것으로서, 특히 파묻힌 게이트 구조를 갖는 탄소나노튜브 트랜지스터에 관한 것이다.The present invention relates to a carbon nanotube transistor (CNT) transistor, and more particularly to a carbon nanotube transistor having a buried gate structure.

종래의 실리콘 기판을 이용하여 제작하는 스위칭소자는 기본적으로 불순물 확산 영역과 소자 분리 영역과 채널이 수평적으로 연결된 구조를 가지고 있고 또한 이러한 스위칭 소자를 여러개로 집적화시킨 집적회로도 개개의 스위칭 소자를 수평적으로 배열하여 집적화시키는 회로 구조를 가지고 있을 뿐 만 아니라 실리콘 기판에 앞서 언급한 불순물 확산 영역이나 소자 분리 영역을 형성시킬 경우 공정상의 복잡성으로 인하여 미세화 및 집적화에 한계를 가지고 있었다. A switching device fabricated using a conventional silicon substrate basically has a structure in which an impurity diffusion region, a device isolation region, and a channel are horizontally connected. In addition to having a circuit structure that is arranged in an integrated circuit, the formation of the aforementioned impurity diffusion region or device isolation region on a silicon substrate has limitations in miniaturization and integration due to process complexity.

기존의 미세한 스위칭소자로서 가장 일반적으로 사용되고 있는 MOSFET(Metal oxide semiconductor field effect transistor)의 경우, 실제로 최소 패턴크기가 0.25 μm인 256M DRAM에서 소자의 크기는 약 0.72 μm2 이고, 최소 패턴크기가 0.18 μm인 1G DRAM에서 소자의 크기는 약 0.32 μm2 이며, 최소 패턴크기가 0.13 μm인 4G DRAM에서 소자의 크기는 대략 0.18 μm2 이고, 최소 패턴크기가 0.1 μm인 16G DRAM에서 소자의 크기는 약 0.1 μm2 정도이다. In the case of MOSFET (metal oxide semiconductor field effect transistor) which is the most commonly used as a conventional fine switching device, the size of the device is actually about 0.72 μm 2 and the minimum pattern size is 0.18 μm in 256M DRAM having a minimum pattern size of 0.25 μm. In 1G DRAM, the device size is about 0.32 μm 2 , and in 4G DRAM with a minimum pattern size of 0.13 μm, the device size is approximately 0.18 μm 2 , and the device size is about 0.1 in 16G DRAM with a minimum pattern size of 0.1 μm. μm 2 or so.

이러한 기존의 스위칭소자가 가지는 미세화의 한계를 극복하기 위한 방안으로 탄소나노튜브를 이용한 개별 스위칭소자가 제안되었다. 하지만, 여전히 기존의 스위칭소자와 유사한 형태의 수평적인 구조를 가지고 있고 더욱이 개개의 탄소나노튜브를 조작하는데 많은 제약이 있기 때문에 이러한 탄소나노튜브를 이용한 개별 소자는 고밀도로 집적화시키는 것이 거의 불가능한 실정이다. In order to overcome the limitation of miniaturization of the existing switching devices, individual switching devices using carbon nanotubes have been proposed. However, since it still has a horizontal structure similar to the existing switching device and there are many limitations in manipulating individual carbon nanotubes, individual devices using such carbon nanotubes are almost impossible to integrate at high density.

최근에는 집적화를 위해 탄소나노튜브를 수직으로 배열시킨 수직 트렌지스터구조가 도입되었다. 도 1은 2000년 한국특허출원 제35703호에 개시된 종래의 수직 탄소나노튜브 트랜지스터를 도시한 단면도이다.Recently, a vertical transistor structure in which carbon nanotubes are arranged vertically for integration has been introduced. 1 is a cross-sectional view of a conventional vertical carbon nanotube transistor disclosed in Korean Patent Application No. 35703 in 2000.

도 1을 보면, 부도체 기판(10)에 형성된 나노 크기의 구멍(11) 내부에 탄소나노튜브(20)들이 생성된다. 탄소나노튜브(20)의 둘레의 부도체 기판(10) 상에 게이트 전극(30)이 형성된다. 그리고, 그 위에 구멍(11)이 메워지도록 부도체 박막(40)이 증착된다. 탄소나노튜브(20)의 상부 및 하부에 드레인 전극(50) 과 소스 전극(60)이 각각 형성된다. Referring to FIG. 1, carbon nanotubes 20 are formed in a nano-sized hole 11 formed in the insulator substrate 10. The gate electrode 30 is formed on the non-conductive substrate 10 around the carbon nanotubes 20. Then, the nonconductive thin film 40 is deposited so that the hole 11 is filled therein. The drain electrode 50 and the source electrode 60 are formed on the upper and lower portions of the carbon nanotubes 20, respectively.

이와 같은 구성에 의하면, 수직 방향으로 성장된 나노미터 크기 직경의 탄소나노튜브(20)는 전류가 흐르는 채널이 되며, 그 중간에 위치되는 게이트 전극(30)에 전압을 인가함으로써 채널에 흐르는 전류를 스위칭할 수 있다. 즉, 도 1에 도시된 단위소자는 트랜지스터로서 동작하게 된다. According to this configuration, the nanometer-sized carbon nanotubes 20 grown in the vertical direction become a channel through which current flows, and a current flowing through the channel is applied to the gate electrode 30 positioned in the middle thereof. Can switch That is, the unit device shown in FIG. 1 operates as a transistor.

그런데, 이와 같은 구성의 수직 탄소나노튜브 트랜지스터는 게이트 전극(30)과 탄소나노튜브(20)와의 거리제어가 어렵고, 게이팅(gating) 범위가 게이트의 두께에 따라 달라질 가능성이 있으며, 게이트 전극에 의한 게이팅 전기장이 도 1의 참조부호 70으로 표시된 것과 같이 탄소나노튜브(20)에 국부적으로 형성되는 문제점이 있다. 이는, 게이트 전극에 의한 게이팅 전기장 분포를 측정한 결과를 도시한 도 4에서도 확인할 수 있다.However, in the vertical carbon nanotube transistor having such a configuration, it is difficult to control the distance between the gate electrode 30 and the carbon nanotube 20, and the gating range may vary depending on the thickness of the gate. There is a problem that the gating electric field is locally formed in the carbon nanotubes 20, as indicated by reference numeral 70 of FIG. This can be confirmed in FIG. 4, which shows a result of measuring a gating electric field distribution by the gate electrode.

본 발명은 상기한 문제점을 해결하기 위해 창출된 것으로서, 탄소나노튜브의 주위에 길이방향으로 연장되어 형성된 파묻힌 구조의 게이트를 구비함으로써 채널의 역할을 하는 탄소나노튜브에 효과적으로 게이팅 전기장을 인가할 수 있도록 개선된 탄소나노튜브 트랜지스터를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and has a gate of a buried structure formed extending in the longitudinal direction around the carbon nanotubes to effectively apply a gating electric field to the carbon nanotubes acting as a channel The purpose is to provide an improved carbon nanotube transistor.

상술한 목적을 달성하기 위한 본 발명의 탄소나노튜브 트랜지스터는, 탄소나노튜브; 상기 탄소나노튜브의 길이방향의 양단부에 각각 전기적으로 접촉되는 소스 전극과 드레인 전극; 상기 탄소나노튜브로부터 상기 길이방향과 교차되는 옆쪽으로 이격되게 위치되어 상기 탄소나노튜브의 상기 길이방향으로 연장된 연장부를 갖는 게이트 전극;을 포함한다.Carbon nanotube transistor of the present invention for achieving the above object is, carbon nanotubes; Source and drain electrodes electrically contacting both ends of the carbon nanotube in the longitudinal direction, respectively; And a gate electrode positioned to be spaced apart from the carbon nanotube in a lateral direction crossing the length direction and having an extension extending in the longitudinal direction of the carbon nanotube.

여기서, 상기 탄소나노튜브와 상기 게이트 전극의 연장부는 절연층 내에 몰입되게 형성될 수 있다. 상기 절연층은 양극 산화알루미늄(anodic aluminum oxide: AAO )으로 형성될 수 있다.Here, the extension portion of the carbon nanotubes and the gate electrode may be formed to be immersed in the insulating layer. The insulating layer may be formed of anodized aluminum oxide (AAO).

상기 게이트 전극과 상기 절연층과의 사이에는 양자를 상호 절연시키는 게이트 산화막이 더 구비되는 것이 바람직하며, 상기 게이트 산화막은 예를 들면 산화하프늄(HfO2)으로 형성될 수 있다.Preferably, a gate oxide film is further provided between the gate electrode and the insulating layer, and the gate oxide film may be formed of, for example, hafnium oxide (HfO 2 ).

상기 절연층 위에는 상기 게이트 전극을 상기 탄소나노튜브, 상기 소스 전극, 및 상기 드레인 전극과 상호 절연시키는 절연박막이 더 구비될 수 있으며, 상기 절연박막은 상기 게이트 산화막보다 큰 유전상수를 가지는 것이 바람직하다.An insulating thin film may be further provided on the insulating layer to insulate the gate electrode from the carbon nanotubes, the source electrode, and the drain electrode, and the insulating thin film may have a dielectric constant greater than that of the gate oxide layer. .

상기 게이트 전극은 예를 들면 루데늄(Ru: ruthenium)으로 형성될 수 있다.The gate electrode may be formed of, for example, ruthenium (Ru).

상술한 바와 같이 본 발명에 따른 탄소나노튜브 트랜지스터에 의하면, 다음과 같은 효과를 얻을 수 있다. As described above, according to the carbon nanotube transistor according to the present invention, the following effects can be obtained.

탄소나노튜브에 인접되게 형성된 파묻힌 게이트 구조를 가지므로 게이트 전극에 인가되는 전압이 소스와 드레인 사이의 채널에 효율적으로 전달되어 균일한 트랜지스터 특성을 가진다. 게이트 구조체가 형성되는 구멍의 형상, 깊이, 및 채널과의 거리를 조절함으로써 트랜지스터 특성의 조절이 가능하다. 또한, 단위소자의 크기가 나노미터급이므로 저전력으로 구동될 수 있으며, 고집적화가 가능하다.Since the buried gate structure is formed adjacent to the carbon nanotubes, the voltage applied to the gate electrode is efficiently transferred to the channel between the source and the drain, thereby having uniform transistor characteristics. The transistor characteristics can be adjusted by adjusting the shape, depth, and distance from the channel in which the gate structure is formed. In addition, since the size of the unit device is a nanometer class can be driven at a low power, it is possible to high integration.

도 1은 종래의 탄소나노튜브 트랜지스터를 도시한 단면도.
도 2는 본 발명에 따른 탄소나노튜브 트랜지스터의 일 실시예를 도시한 단면도.
도 3a 내지 도 3g는 본 발명에 따른 탄소나노튜브 트랜지스터의 제조공정을 보여주는 단면도.
도 4는 도 1에 도시된 종래의 탄소나노튜브 트랜지스터에서 게이트 전극에 전압을 인가한 경우의 게이팅 전기장 분포를 도시한 그래프.
도 5는 도 2에 도시된 본 발명의 일 실시예에 따른 탄소나노튜브 트랜지스터에서 게이트 전극에 전압을 인가한 경우의 게이팅 전기장 분포를 도시한 그래프.1 is a cross-sectional view showing a conventional carbon nanotube transistor.
Figure 2 is a cross-sectional view showing an embodiment of a carbon nanotube transistor according to the present invention.
3A to 3G are cross-sectional views illustrating a manufacturing process of a carbon nanotube transistor according to the present invention.
4 is a graph illustrating a gating electric field distribution when a voltage is applied to a gate electrode in the conventional carbon nanotube transistor illustrated in FIG. 1.
FIG. 5 is a graph illustrating a gating electric field distribution when a voltage is applied to a gate electrode in a carbon nanotube transistor according to an embodiment of the present invention shown in FIG. 2.

이하 첨부한 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 탄소나노튜브 트랜지스터의 일 실시예를 도시한 단면도이다.2 is a cross-sectional view showing an embodiment of a carbon nanotube transistor according to the present invention.

도 2를 보면, 나노 크기의 게이트홀(101)과 CNT홀(102)을 갖는 절연층(100)이 도시되어 있다. 절연층(100)은 참고논문 [ Jpn. J. Appl. Phys. 39, 4616, 2000 ]에서와 같이 InP, GaAs, Si 등을 사용하는 것도 가능하나, 알루미늄(AL)을 양극 산화시켜 다수의 구멍을 형성한 양극 산화 알루미늄(anodic aluminum oxide: AAO)을 사용하는 것이 바람직하다. 게이트홀(101)과 CNT홀(102)의 크기와 간격은 수 나노미터로 조절될 수 있다. Referring to FIG. 2, an insulating layer 100 having a nano-sized gate hole 101 and a CNT hole 102 is shown. The insulating layer 100 is a reference paper [Jpn. J. Appl. Phys. 39, 4616, 2000], it is also possible to use InP, GaAs, Si, etc., but to use anodic aluminum oxide (AAO) which forms a number of holes by anodizing aluminum (AL). desirable. The size and spacing of the gate hole 101 and the CNT hole 102 can be adjusted to several nanometers.

CNT홀(102)에는 탄소나노튜브(110)가 위치된다. 탄소나노튜브(110)는 전류가 흐르는 채널 역할을 하는 것으로서, 그 양단부에는 드레인 전극(120)과 소스 전극(130)이 각각 전기적으로 연결된다. 도 2에는 탄소나노튜브(110)의 상측 단부에 드레인 전극(120), 하측 단부에 소스 전극(130)이 구비되어 있으나, 그 반대로도 가능하다.The carbon nanotubes 110 are located in the CNT hole 102. The carbon nanotubes 110 serve as a channel through which a current flows, and both ends thereof are electrically connected to the drain electrode 120 and the source electrode 130. In FIG. 2, the drain electrode 120 is provided at the upper end of the carbon nanotube 110 and the source electrode 130 is provided at the lower end of the carbon nanotube 110, but vice versa.

탄소나노튜브(110)의 주위의 게이트홀(101)에는 탄소나노튜브(110)를 통하여 흐르는 전류를 스위칭하기 위한 게이트 전극(142)이 위치된다. 게이트 전극(142)은 탄소나노튜브(110)와 이격되어 탄소나노튜브(110)의 길이방향으로 연장된 연장부(143)를 구비한다. 절연층(100)에 다수의 CNT홀(102)과 게이트홀(101)들이 형성되면, 절연층(100)의 절연성이 저하된다. 따라서, 게이트 전극(142)과 절연층(100)을 절연시키기 위해 게이트홀(101)의 내주에는 게이트 산화막(141)이 마련된다. 게이트 전극(142)은 게이트 산화막(141)이 형성된 게이트홀(101)에 형성된다. 따라서, 게이트 전극(142)과 게이트 산화막(141)을 포함하는 게이트 구조체(140)는 절연층(100)에 파묻힌 구조가 된다. In the gate hole 101 around the carbon nanotube 110, a gate electrode 142 for switching a current flowing through the carbon nanotube 110 is positioned. The gate electrode 142 has an extension 143 extending in the longitudinal direction of the carbon nanotubes 110 spaced apart from the carbon nanotubes 110. When a plurality of CNT holes 102 and gate holes 101 are formed in the insulating layer 100, the insulation of the insulating layer 100 is degraded. Therefore, the gate oxide layer 141 is provided on the inner circumference of the gate hole 101 to insulate the gate electrode 142 and the insulating layer 100 from each other. The gate electrode 142 is formed in the gate hole 101 in which the gate oxide film 141 is formed. Therefore, the gate structure 140 including the gate electrode 142 and the gate oxide film 141 is buried in the insulating layer 100.

게이트 산화막(141)은 산화 하프늄(HfO2)등의 고유전성 물질로 형성되는 것이 바람직하다. 유전률이 높을수록 게이트 산화막(141)의 두께를 얇게 하는데 유리하기 때문이다. 게이트 전극(142)은 예를 들면 루데늄(Ru)으로 형성될 수 있다.The gate oxide film 141 is preferably formed of a high dielectric material such as hafnium oxide (HfO 2 ). The higher the dielectric constant, the better the thickness of the gate oxide film 141. The gate electrode 142 may be formed of, for example, rudenium (Ru).

게이트홀(101)의 직경, 길이 및 CNT홀(102)과의 거리 등은 탄소나노튜브(110)와 게이트 구조체(140)가 트랜지스터로서 요구되는 특성을 가질 수 있도록 적절히 조절될 수 있다. 즉, 게이트홀(101)의 직경, 길이 및 CNT홀(102)과의 거리 등을 조절함으로써 게이트 구조체(140)에 의한 게이팅 범위를 조절할 수 있다.The diameter, length, and distance of the CNT hole 102 and the like may be appropriately adjusted to allow the carbon nanotubes 110 and the gate structure 140 to have characteristics required as transistors. That is, the gating range by the gate structure 140 may be adjusted by adjusting the diameter, length, distance from the CNT hole 102, and the like, of the gate hole 101.

게이트 전극(142)은 절연층(100) 상부로 노출되게 형성된다. 또한, 탄소나노튜브(110)는 절연층(100)의 상방으로 약간 더 연장되게 형성되고 그 상부에 전극 즉, 본 실시예에서는 드레인 전극(120)이 형성된다. 구멍(102) 내부의 탄소나노튜브(110)를 제외한 공간과 게이트 전극(142) 위에는 소정 두께의 부도체 절연박막(160)이 증착된다. 이에 의해 게이트 전극(142)은 탄소나노튜브(110), 드레인 전극(120), 및 소스 전극(130)과 절연된다. 절연박막(160)은 게이트 산화막(141) 보다 큰 유전상수를 가지는 것이 바람직하다.The gate electrode 142 is formed to be exposed over the insulating layer 100. In addition, the carbon nanotubes 110 are formed to extend slightly further above the insulating layer 100, and an electrode, that is, a drain electrode 120 is formed on the upper portion of the insulating layer 100. A non-conductive insulating thin film 160 having a predetermined thickness is deposited on the space excluding the carbon nanotubes 110 inside the hole 102 and the gate electrode 142. As a result, the gate electrode 142 is insulated from the carbon nanotubes 110, the drain electrode 120, and the source electrode 130. The insulating thin film 160 preferably has a dielectric constant greater than that of the gate oxide film 141.

이와 같은 구성에 의하면, 수직방향으로 성장된 탄소나노튜브(110)는 채널, 탄소나노튜브(110)의 주위에 형성된 게이트 구조체(140)는 채널을 통하여 흐르는 전류를 스위칭하는 게이트로서의 역할을 하게 되어 탄소나노튜브 트랜지스터가 형성된다.According to such a configuration, the carbon nanotubes 110 grown in the vertical direction are channels, and the gate structure 140 formed around the carbon nanotubes 110 serves as a gate for switching current flowing through the channels. Carbon nanotube transistors are formed.

소스 전극(130)에 전류가 공급되면, 게이트 전극(142)에 인가되는 전압의 방향과 크기에 따라 전류가 미세하게 제어되어 드레인 전극(120)을 통하여 전류가 방출된다. 이와 같은 탄소나노튜브 트랜지스터는 단위소자의 크기가 수십 나노미터급으로서, 한 개의 트랜지스터의 크기가 수십 나노미터 수준에서 제작될 수 있어 고집적화가 가능하다. 또한 작은 부하로 전류 제어가 가능하여 저전력특성 측면에서 장점을 지닌다. When the current is supplied to the source electrode 130, the current is finely controlled according to the direction and magnitude of the voltage applied to the gate electrode 142 so that the current is discharged through the drain electrode 120. Such a carbon nanotube transistor has a size of several tens of nanometers of a unit device, and the size of one transistor can be manufactured at tens of nanometers, thereby enabling high integration. In addition, the current can be controlled with a small load, which has advantages in terms of low power characteristics.

또한, 게이트 구조체(140)가 탄소나노튜브(110)와 인접되어 파묻힌 구조로 되기 때문에 게이트 전극(142)에 인가되는 전압이 소스 전극(130)과 드레인 전극(120) 사이의 채널 즉, 탄소나노튜브(110)에 효과적으로 전달되어 균일한 트랜지스터 소자특성을 가진다. 도 4와 도 5는 각각 도 1에 도시된 종래의 수직 탄소나노튜브 트랜지스터와 도 2에 도시된 본 발명의 일 실시예에 따른 수직 탄소나노튜브 트랜지스터에서 게이트 전극에 전압을 인가한 경우의 게이팅 전기장 분포를 도시한 그래프이다. 종축은 탄소나노튜브의 길이방향을 나타내며, 횡축은 탄소나노튜브와 게이트 전극과의 거리를 나타낸다. 도 4를 보면, 게이트 전극에 인가된 전압에 의한 게이팅 전기장이 탄소나노튜브의 중앙부에만 집중되어 있음을 알 수 있다. 하지만, 도 5를 보면, 게이트 전극에 인가된 전압에 의한 게이팅 전기장이 탄소나노튜브의 전 길이에 대해 분포됨을 알 수 있다. 따라서, 도 1에 도시된 종래의 탄소나노튜브 트랜지스터에 비해 낮은 게이트 전압에서 스위칭이 될 수 있으며, 게이팅 범위가 채널 전체로 확장되므로 전류 on/off ratio를 증가시킬 수 있다.In addition, since the gate structure 140 is buried adjacent to the carbon nanotubes 110, the voltage applied to the gate electrode 142 is a channel between the source electrode 130 and the drain electrode 120, that is, the carbon nanotubes. Effectively transmitted to the tube 110 has a uniform transistor device characteristics. 4 and 5 respectively show a gating electric field when a voltage is applied to a gate electrode in the conventional vertical carbon nanotube transistor shown in FIG. 1 and the vertical carbon nanotube transistor shown in FIG. 2 according to an embodiment of the present invention. It is a graph showing the distribution. The vertical axis represents the longitudinal direction of the carbon nanotubes, and the horizontal axis represents the distance between the carbon nanotubes and the gate electrode. 4, it can be seen that the gating electric field due to the voltage applied to the gate electrode is concentrated only at the center of the carbon nanotube. However, referring to FIG. 5, it can be seen that the gating electric field due to the voltage applied to the gate electrode is distributed over the entire length of the carbon nanotubes. Therefore, switching can be performed at a lower gate voltage than the conventional carbon nanotube transistor shown in FIG. 1, and the current on / off ratio can be increased since the gating range is extended to the entire channel.

도 3a 내지 도 3g는 본 발명에 따른 탄소나노튜브 트랜지스터의 제조공정을 보여주는 단면도이다. 도 3a 내지 도 3g를 보면서 본 발명에 따른 탄소나노튜브 트랜지스터의 제조방법의 일 실시예에 대해 설명한다.3A to 3G are cross-sectional views illustrating a manufacturing process of a carbon nanotube transistor according to the present invention. 3A to 3G, an embodiment of a method of manufacturing a carbon nanotube transistor according to the present invention will be described.

먼저, 도 3a에 도시된 바와 같이 Si 등의 반도체 기판(200) 상에 금속막을 증착시켜 제1전극, 본 실시예에서는 소스 전극(130)을 형성한다. First, as shown in FIG. 3A, a metal film is deposited on a semiconductor substrate 200 such as Si to form a first electrode and a source electrode 130 in this embodiment.

다음으로, 도 3b에 도시된 바와 같이 반도체 기판(200) 상에 나노 직경의 게이트홀(101)과 CNT홀(102)들을 가진 절연층(100)을 적층한다. 절연층(100)은 도 2에서 설명한 바와 같이 다양한 물질로 형성될 수 있으나, 본 실시예에서는 알루미늄(Al)을 양극 산화시킴으로써 형성한다. 이를 간단히 보면, 먼저, 소스 전극(130)이 형성된 반도체 기판(200) 위에 알루미늄(Al)을 증착시킨다. 그런 다음 이를 황산 등의 전해질 용액 속에 넣고 전압을 인가한다. 그러면, 알루미늄(Al)이 산화되어 산화 알루미늄(Al2O3)이 되면서 다수의 구멍들이 생성된다. 이를 보통 양극 산화알루미늄(anodic aluminum oxide: AAO)이라 한다. 이 때, 전압이 인가되는 시간에 따라 구멍의 깊이를 조절할 수 있으며, 전해질의 종류와 인가되는 전압의 크기에 따라 구멍의 직경과 구멍간의 간격을 조절할 수 있다.Next, as illustrated in FIG. 3B, the insulating layer 100 having the nano-diameter gate hole 101 and the CNT holes 102 is stacked on the semiconductor substrate 200. The insulating layer 100 may be formed of various materials as described with reference to FIG. 2, but is formed by anodizing aluminum (Al) in this embodiment. In brief, first, aluminum (Al) is deposited on the semiconductor substrate 200 on which the source electrode 130 is formed. Then put it in an electrolyte solution such as sulfuric acid and apply a voltage. Then, the aluminum (Al) is oxidized to become aluminum oxide (Al 2 O 3 ) to generate a plurality of holes. This is commonly called anodized aluminum oxide (AAO). At this time, the depth of the hole can be adjusted according to the time the voltage is applied, the diameter of the hole and the distance between the holes can be adjusted according to the type of the electrolyte and the size of the applied voltage.

다음으로, 도 3c에 도시된 바와 같이 소스 전극(130)과 연통된 CNT홀(102)의 주위에 형성된 게이트홀(101)에 각각 고유전성 절연막을 증착시켜 게이트 산화막(141)을 형성한다. 여기서는 일 실시예로서, 산화하프늄(HfO2)을 화학기상증착법 특히, 원자층 증착법(ALD: atomic layer deposition)에 의해 증착시킴으로써 게이트 산화막(141)을 형성한다.Next, as shown in FIG. 3C, a gate dielectric layer 141 is formed by depositing a high-k dielectric layer in each of the gate holes 101 formed around the CNT hole 102 in communication with the source electrode 130. In one embodiment, the hafnium oxide (HfO 2 ) is deposited by chemical vapor deposition, in particular, atomic layer deposition (ALD) to form the gate oxide film 141.

이를 간단히 보면, 절연층(100)의 게이트홀(101) 안에 전구체인 0.2M HfCl4/Butyronitrile 용액을 300 sccm의 아르곤(Ar)기체로 4초간 이송하고, 퍼지 가스(purge gas)인 아르곤(Ar)기체를 9초간 공급한다. 다음으로, 반응물질인 물(H2O)을 3초간 공급하고, 다시 아르곤(Ar) 기체를 9초간 공급한다. 이와 같은 과정을 반복하여 HfO2를 게이트홀(101) 내벽에 증착시킨다. 이 경우 증착주기 당 소요시간은 약 25초 정도가 된다. HfO2의 증착온도는 375℃, 작업압력은 0.3 torr로 할 수 있다.In brief, the 0.2 M HfCl 4 / Butyronitrile solution, which is a precursor, is transferred to 300 sccm of argon (Ar) for 4 seconds in the gate hole 101 of the insulating layer 100, and argon (Ar), which is a purge gas, is used. Supply the gas for 9 seconds. Next, water (H 2 O), which is a reactant, is supplied for 3 seconds, and argon (Ar) gas is supplied for 9 seconds. This process is repeated to deposit HfO 2 on the inner wall of the gate hole 101. In this case, the time required for each deposition cycle is about 25 seconds. The deposition temperature of HfO 2 may be 375 ° C. and the working pressure may be 0.3 torr.

다음으로, 도 3d에 도시된 바와 같이 게이트 산화막(141)이 형성된 게이트홀(101)에 금속물질을 증착시켜 게이트 전극(142)을 형성한다. 여기서는 일 실시예로서 루데늄(Ru: ruthenium)를 화학기상증착법, 특히 원자층 증착법을 이용하여 증착시킴으로써 연장부(143)를 갖는 게이트 전극(142)을 형성한다. 게이트 전극(142)은 절연층(100)의 상부로 노출되도록 형성된다.Next, as shown in FIG. 3D, the gate electrode 142 is formed by depositing a metal material in the gate hole 101 in which the gate oxide film 141 is formed. Here, as an example, ruthenium (Ru) is deposited using chemical vapor deposition, in particular, atomic layer deposition, thereby forming a gate electrode 142 having an extension 143. The gate electrode 142 is formed to be exposed over the insulating layer 100.

이를 간단히 보면, 절연층(100)의 게이트홀(101) 안에 전구체인 0.1M Ru(od)3[od=octanedionate]/n-Butylacetate 용액을 150 sccm의 아르곤(Ar) 기체로 2초간 이송하고, 퍼지 가스인 아르곤(Ar) 기체를 3초간 공급한다. 다음으로, 반응물질인 산소(O2) 100 sccm을 2초간 공급하고 다시 아르곤(Ar) 기체를 3초간 공급한다. 이와 같은 과정을 반복하여 루데늄(Ru)을 게이트홀(101) 내부에 증착시킨다. 이 경우 증착주기 당 소요시간은 약 10초 정도가 된다. 루데늄(Ru)의 증착온도는 300℃, 작업압력은 1 torr정도 이다.In brief, 0.1M Ru (od) 3 [od = octanedionate] / n-Butylacetate solution, which is a precursor, is transferred into 150 sccm of argon (Ar) gas for 2 seconds in the gate hole 101 of the insulating layer 100. Argon (Ar) gas, which is a purge gas, is supplied for 3 seconds. Next, 100 sccm of oxygen (O 2 ), which is a reactant, is supplied for 2 seconds, and then argon (Ar) gas is supplied for 3 seconds. By repeating the above process, ruthenium (Ru) is deposited in the gate hole 101. In this case, the time required for each deposition cycle is about 10 seconds. The deposition temperature of ruthenium (Ru) is 300 ℃ and the working pressure is about 1 torr.

이 공정까지 수행되면, 절연층(100) 내부에 파묻힌 구조의 게이트 구조체(140)가 형성된다.When this process is performed, the gate structure 140 having the structure buried in the insulating layer 100 is formed.

다음으로, 도 3e에 도시된 바와 같이, 소스 전극(130)과 연통된 CNT홀(102) 안에 화학기상법, 전기영동법 또는 기계적 압축법에 의해 탄소나노튜브(110)를 수직으로 성장시킨다. 이 때, 탄소나노튜브(110)는 절연층(100) 보다 약간 높게 성장시킨다.Next, as illustrated in FIG. 3E, the carbon nanotubes 110 are vertically grown in the CNT hole 102 communicating with the source electrode 130 by chemical vapor deposition, electrophoresis, or mechanical compression. At this time, the carbon nanotubes 110 are grown slightly higher than the insulating layer 100.

다음으로, 도 3f 및 도 3g에 도시된 바와 같이 탄소나노튜브(110)가 형성된 CNT홀(102)과 게이트 전극(142) 위에 절연박막(160)을 증착시키고, 탄소나노튜브(110)의 상측 단부에 금속막을 증착시켜 제2전극, 본 실시예에서는 드레인 전극(120)을 형성한다. 그러면, 게이트 전극(142)은 탄소나노튜브(110), 드레인 전극(120), 및 소스 전극(130)과 절연된다. 절연박막(160)은 게이트 산화막(141) 보다 유전상수가 큰 물질을 사용하는 것이 바람직하다.Next, as illustrated in FIGS. 3F and 3G, an insulating thin film 160 is deposited on the CNT hole 102 and the gate electrode 142 on which the carbon nanotubes 110 are formed, and the upper side of the carbon nanotubes 110. A metal film is deposited at the end to form a second electrode, in this embodiment a drain electrode 120. Then, the gate electrode 142 is insulated from the carbon nanotubes 110, the drain electrode 120, and the source electrode 130. The insulating thin film 160 may be formed of a material having a higher dielectric constant than the gate oxide film 141.

상술한 바와 같은 공정을 완료하면, 탄소나노튜브(110)는 채널로서 작용되고, 탄소나노튜브(110)의 주위에 절연층(100)에 파묻힌 구조의 게이트 구조체(140)가 형성된다. 따라서, 게이트 전극(142)에 인가되는 전압에 따라 탄소나노튜브(110)를 통하여 흐르는 전류를 미세하게 제어할 수 있는 탄소나노튜브 트랜지스터가 제작된다.When the process as described above is completed, the carbon nanotubes 110 serve as channels, and a gate structure 140 having a structure buried in the insulating layer 100 is formed around the carbon nanotubes 110. Accordingly, a carbon nanotube transistor capable of finely controlling a current flowing through the carbon nanotubes 110 according to a voltage applied to the gate electrode 142 is manufactured.

본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.It is to be understood that the invention is not limited to that described above and illustrated in the drawings, and that more modifications and variations are possible within the scope of the following claims.

100......절연층 110......탄소나노튜브
120......드레인 전극 130......소스 전극
140......게이트 구조체 141......게이트 산화막
142......게이트 전극 143......연장부
160......절연박막100 ...... Insulation layer 110 ...... Carbon Nanotubes
120 ... drain electrode 130 ... source electrode
140 gate structure 141 gate oxide film
142 ...... gate electrode 143 ...... extension
160 ...... Insulated Thin Film

Claims (8)

삭제delete 탄소나노튜브(CNT: carbon nanotube);
상기 탄소나노튜브의 길이방향의 양단부에 각각 전기적으로 접촉되는 소스 전극과 드레인 전극;
상기 탄소나노튜브로부터 상기 길이방향과 교차되는 옆쪽으로 이격되게 위치되고, 상기 탄소나노튜브의 상기 길이방향으로 연장된 연장부를 갖는 게이트 전극;을 포함하며,
상기 탄소나노튜브와 상기 게이트 전극의 연장부는 절연층 내에 몰입되게 형성되는 것을 특징으로 하는 탄소나노튜브 트랜지스터.Carbon nanotubes (CNT);
Source and drain electrodes electrically contacting both ends of the carbon nanotube in the longitudinal direction, respectively;
And a gate electrode positioned to be spaced apart from the carbon nanotube in a lateral direction crossing the length direction and having an extension extending in the longitudinal direction of the carbon nanotube.
The carbon nanotube transistor and the extension portion of the gate electrode is characterized in that the carbon nanotube transistor is formed to be immersed in the insulating layer. 제2항에 있어서,
상기 절연층은 양극 산화알루미늄(anodic aluminum oxide: AAO)으로 형성되는 것을 특징으로 하는 탄소나노튜브 트랜지스터.The method of claim 2,
The insulating layer is a carbon nanotube transistor, characterized in that formed of anodic aluminum oxide (AAO). 제2항에 있어서,
상기 게이트 전극과 상기 절연층과의 사이에는 양자를 상호 절연시키는 게이트 산화막이 더 구비된 것을 특징으로 하는 탄소나노튜브 트랜지스터.The method of claim 2,
And a gate oxide layer between the gate electrode and the insulating layer to insulate each other from each other. 제4항에 있어서,
상기 게이트 산화막은 산화하프늄(HfO2)으로 형성되는 것을 특징으로 하는 탄소나노튜브 트랜지스터.The method of claim 4, wherein
The gate oxide film is carbon nanotube transistor, characterized in that formed of hafnium oxide (HfO 2 ). 제2항에 있어서,
상기 절연층 위에 형성되어 상기 게이트 전극을 상기 탄소나노튜브, 상기 소스 전극, 및 상기 드레인 전극과 상호 절연시키는 절연박막;을 더 구비하는 것을 특징으로 하는 탄소나노튜브 트랜지스터.The method of claim 2,
And an insulating thin film formed on the insulating layer to insulate the gate electrode from the carbon nanotubes, the source electrode, and the drain electrode. 제6항에 있어서,
상기 게이트 전극과 상기 절연층과의 사이에는 양자를 상호 절연시키는 게이트 산화막이 더 구비되며,
상기 절연박막은 상기 게이트 산화막보다 큰 유전상수를 가지는 것을 특징으로 하는 탄소나노튜브 트랜지스터.The method of claim 6,
A gate oxide film is further provided between the gate electrode and the insulating layer to mutually insulate both.
And the insulating thin film has a dielectric constant greater than that of the gate oxide film. 제2항 내지 제7항 중 어느 한 항에 있어서,
상기 게이트 전극은 루데늄(Ru: ruthenium)으로 형성되는 것을 특징으로 하는 탄소나노튜브 트랜지스터.8. The method according to any one of claims 2 to 7,
The gate electrode is a carbon nanotube transistor, characterized in that formed of ruthenium (Ru: ruthenium).
KR1020100066998A 2010-07-12 2010-07-12 Carbon nanotube transistor having buried gate structure KR101008026B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100066998A KR101008026B1 (en) 2010-07-12 2010-07-12 Carbon nanotube transistor having buried gate structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100066998A KR101008026B1 (en) 2010-07-12 2010-07-12 Carbon nanotube transistor having buried gate structure

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020030012360A Division KR100988080B1 (en) 2003-02-27 2003-02-27 Carbon nanotube transistor having buried gate structure and manufacturing method thereof

Publications (2)

Publication Number Publication Date
KR20100091932A KR20100091932A (en) 2010-08-19
KR101008026B1 true KR101008026B1 (en) 2011-01-14

Family

ID=42757010

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100066998A KR101008026B1 (en) 2010-07-12 2010-07-12 Carbon nanotube transistor having buried gate structure

Country Status (1)

Country Link
KR (1) KR101008026B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160126615A (en) * 2015-04-24 2016-11-02 금호타이어 주식회사 Tyre Rubber Compound for Passenger Car
KR102324232B1 (en) 2020-06-03 2021-11-08 연세대학교 산학협력단 Vertical Transistor Having Gate-All-Around Structure and Manufacturing Method Thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000050787A (en) * 1999-01-14 2000-08-05 최규술 Fabrication of the vertical switching device using carbon nanotubes.
JP2002198516A (en) * 2000-12-26 2002-07-12 Fujitsu Ltd Hemt
KR100360476B1 (en) * 2000-06-27 2002-11-08 삼성전자 주식회사 Vertical nano-size transistor using carbon nanotubes and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000050787A (en) * 1999-01-14 2000-08-05 최규술 Fabrication of the vertical switching device using carbon nanotubes.
KR100360476B1 (en) * 2000-06-27 2002-11-08 삼성전자 주식회사 Vertical nano-size transistor using carbon nanotubes and manufacturing method thereof
JP2002198516A (en) * 2000-12-26 2002-07-12 Fujitsu Ltd Hemt

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160126615A (en) * 2015-04-24 2016-11-02 금호타이어 주식회사 Tyre Rubber Compound for Passenger Car
KR102324232B1 (en) 2020-06-03 2021-11-08 연세대학교 산학협력단 Vertical Transistor Having Gate-All-Around Structure and Manufacturing Method Thereof

Also Published As

Publication number Publication date
KR20100091932A (en) 2010-08-19

Similar Documents

Publication Publication Date Title
KR100360476B1 (en) Vertical nano-size transistor using carbon nanotubes and manufacturing method thereof
US8637849B2 (en) Vertical nanowire FET devices
TWI518905B (en) A graphene transistor with a self-aligned gate
JP5550515B2 (en) Graphene wiring and manufacturing method thereof
KR101100428B1 (en) Manufacturing method of Silicon Rich Oxide and Semiconductor adopting the same
US8785911B2 (en) Graphene or carbon nanotube devices with localized bottom gates and gate dielectric
JP5307993B2 (en) Nonvolatile memory devices using vertical nanotubes
US20060186451A1 (en) Memory device for storing electric charge, and method for fabricating it
KR101298789B1 (en) Semiconductor device
CN107749421B (en) Vertically stacked gate-all-around nanowire transistor and preparation method thereof
CN102810564B (en) A kind of radio-frequency devices and preparation method thereof
US20120261647A1 (en) Methods of forming structures having nanotubes extending between opposing electrodes and structures including same
CN105742156B (en) The method for forming graphene-structured
CN107845684B (en) Vertically stacked gate-all-around nanowire transistor and preparation method thereof
JP4225716B2 (en) Semiconductor device with cylindrical multilayer structure
TW200535927A (en) Vertical carbon nanotube field effect transistor
KR100960476B1 (en) Method for Fabricating Capacitor of Semiconductor Device
KR20080051754A (en) Semiconductor device and method for manufacturing the same
KR20140050676A (en) Methods of forming graphene-containing switches
KR101008026B1 (en) Carbon nanotube transistor having buried gate structure
KR100988080B1 (en) Carbon nanotube transistor having buried gate structure and manufacturing method thereof
KR100958055B1 (en) Gate-all-around carbon nanotube - field effect transistor
KR100966007B1 (en) Room Temperature operating Single Electron Device using Carbon Nano Tube and Fabrication Method thereof
KR100846514B1 (en) Method of selective-etching thin film formed on vertical structure and method of manufacturing memory device using the same method
US7998850B2 (en) Semiconductor device and method for manufacturing the same

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20131217

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20141224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee