KR101004806B1 - Method for manufacturing elevated source drain with removing facet effect - Google Patents
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Abstract
본 발명은 약하게 도핑된 드레인(LDD; lightly doped drain) 스페이서를 사용하여 페시트 현상을 제거할 수 있는 패시트 현상을 제거한 상승된 소오스-드레인 제조방법을 제공하는 것이다. 패시트 현상을 제거한 상승된 소오스-드레인 제조방법은 실리콘 기판 상에 게이트 산화를 실행하여 게이트 산화막을 형성한 후, 상기 게이트 산화막 상에 게이트 폴리층을 순차적으로 형성하여 플로팅 게이트를 형성하는 단계와, NM 및 PM 영역을 형성하는 단계와, LDD 스페이서를 형성하기 위하여 HLD 산화막을 형성하는 단계와, ESD를 형성할 영역상의 HLD 산화막을 식각하여 제거하는 단계와, SEG로 ESD를 형성하는 단계와, HLD 산화막 및 ESD 상에 추가로 HLD 산화막을 형성하는 단계와, 질화막을 증착하는 단계와, 질화막을 에치백하여 돔 형의 LDD 스페이서를 형성함으로써, 패시트 현상을 완전히 제거한 ESD 소자를 형성하는 단계를 포함한다.
The present invention provides a method for producing an elevated source-drain which eliminates the facet phenomenon which can eliminate the fetish phenomenon using a lightly doped drain (LDD) spacer. An elevated source-drain manufacturing method in which the facet phenomenon is eliminated may include forming a gate oxide layer by performing gate oxidation on a silicon substrate, and subsequently forming a gate poly layer on the gate oxide layer to form a floating gate; Forming an NM and PM region, forming an HLD oxide film to form an LDD spacer, etching and removing the HLD oxide film on the region where the ESD is to be formed, forming an ESD with SEG, and forming an HLD. Forming an HLD oxide film on the oxide film and the ESD, depositing a nitride film, and forming a domed LDD spacer by etching back the nitride film to form an ESD device which completely eliminates the facet phenomenon. do.
패시트 현상, ESD, SEG Facet phenomenon, ESD, SEG
Description
도 1은 종래 기술에 따른 소오스-드레인 제조 방법에 있어서 패시트 현산을 설명하기 위한 단면도를 도시한다. Figure 1 shows a cross-sectional view for explaining the facet generation in the source-drain manufacturing method according to the prior art.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 패시트 현상을 제거한 상승된 소오스-드레인 제조방법을 설명하기 위한 단면도들이다. 2A to 2E are cross-sectional views illustrating a method of manufacturing an elevated source-drain in which a facet phenomenon is removed according to a preferred embodiment of the present invention.
- 도면의 주요부분에 대한 부호의 설명 - -Explanation of symbols for the main parts of the drawings-
100 : 실리콘 기판 102 : NM 및 PM 영역100
104 : 게이트 산화막 106 : 폴리층104: gate oxide film 106: poly layer
108 : HLD 산화막 110 : ESD108: HLD oxide film 110: ESD
112 : 질화막 114 : 추가로 증착된 HLD 산화막 112
115 : 스페이서 116 : 실리사이드 층
115
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 선택적 에피택셜 성장(SEG; selective epitaxial growth) 방법을 사용하여 패시트 현상(facet effect)을 제거한 상승된 소오스-드레인 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to an elevated source-drain manufacturing method in which a facet effect is removed using a selective epitaxial growth (SEG) method. will be.
반도체 소자의 고집적화의 가속화로 인하여 소자의 크기는 줄어들고 있다. 소자의 축소(scaling down)로 인해 유발되는 여러 가지 문제중에 소자의 성능에 지대한 영향을 미치는 소자와 소자간의 누설전류(leakage current)와 소자의 속도를 좌우하는 표면 저항은 깊은 마이크론 이하의(deep sub micron)영역에서는 중요한 문제로 대두하게 된다. Due to the acceleration of high integration of semiconductor devices, the size of devices is decreasing. Among the various problems caused by scaling down, the surface resistance, which influences the leakage current and speed of the device, which greatly affects the device's performance, is deep sub-micron. In the micron region, it becomes an important problem.
또한, 디자인 룰이 0.25 μm 이하인 소자에서는 소자와 소자간의 격리를 위해서 얕은 트렌치 아이솔레이션(STI; shallow trench isolation)을 공정을 채택하였으며, 표면 저항을 줄이기 위하여 코발트 실리사이드(Co-silicide) 공정을 채택하며, 접합 프로파일은 얕은 접합을 적용하고 있다. In addition, for devices with a design rule of 0.25 μm or less, a shallow trench isolation (STI) process is adopted for isolation between devices, and a cobalt silicide process is adopted to reduce surface resistance. The joint profile applies a shallow joint.
그러나, 더욱 반도체 소자의 칩 크기가 축소되면서, 디자인 룰이 0.10 μm 이하의 소자간에서는 소자간의 격리를 위해서는 SOI(silicon on insulator) 방법을, 표면의 저항을 줄이고 소자와 소자간의 누설전류를 줄이기 위해서는 매우 얕은 프로파일을 갖는 접합을 요구하고 있으며, 이러한 공정기술에 있어서는 패시트 영향이 문제로 대두되고 있다. However, as the chip size of the semiconductor device is further reduced, a silicon on insulator (SOI) method is used to isolate devices between devices having a design rule of 0.10 μm or less, and to reduce surface resistance and reduce leakage current between devices. Bonding with very shallow profiles is required, and facet effects are a problem in this process technology.
도 1은 종래 기술에 따른 소오스-드레인 제조 방법에 있어서 패시트 영향을 설명하기 위한 단면도를 도시한다. Figure 1 shows a cross-sectional view for explaining the facet effect in the source-drain manufacturing method according to the prior art.
도 1에 도시한 바와 같이, 종래의 SEG 방법으로 성장한 Si 층은 시드(seed)라 할 수 있는 실리콘(Si)의 면방향(<100>, <111>)에 따라 그 성장 속도가 달라 패시트 현상을 유발하여 소오스 드레인 이온 주입시 두께가 얇은 지역은 더욱 깊숙이 주입된 접합 프로파일(junction profile)을 가지게 된다. As shown in FIG. 1, the Si layer grown by the conventional SEG method has a different growth rate depending on the plane direction (<100>, <111>) of silicon (Si), which may be called a seed. This causes the phenomenon, so that the thin region in the source drain ion implantation has a more deeply implanted junction profile.
따라서, SEG로 제작하는 소자의 제조 방법에서는 패시트 현상을 줄여야하는 필요성이 요구된다.
Therefore, the manufacturing method of the device manufactured by SEG requires the need to reduce the facet phenomenon.
본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 주목적은 약하게 도핑된 드레인(LDD; lightly doped drain) 스페이서를 사용하여 페시트 현상을 제거할 수 있는 패시트 현상을 제거한 상승된 소오스-드레인 제조방법을 제공하는 것이다.
The present invention has been made to solve the above problems, and the main object of the present invention is to use a lightly doped drain (LDD) spacer to remove the facet phenomenon, which can eliminate the fetish phenomenon. It is to provide a source-drain production method.
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상에 게이트 산화를 실행하여 게이트 산화막을 형성한 후, 상기 게이트 산화막 상에 게이트 폴리층을 순차적으로 형성하여 플로팅 게이트를 형성하는 단계와, NM 및 PM 영역을 형성하는 단계와, LDD 스페이서를 형성하기 위하여 HLD 산화막을 형성하는 단계와, ESD를 형성할 영역상의 HLD 산화막을 식각하여 제거하는 단계와, SEG로 ESD를 형성하는 단계와, HLD 산화막 및 ESD 상에 추가로 HLD 산화막을 형성하는 단계와, 질화막 을 증착하는 단계와, 질화막을 에치백하여 돔 형의 LDD 스페이서를 형성함으로써, 패시트 현상을 완전히 제거한 ESD 소자를 형성하는 단계를 포함하는 것을 특징으로 하는 패시트 현상을 제거한 상승된 소오스-드레인 제조방법을 제공한다. According to an aspect of the present invention, a gate oxide layer is formed by performing gate oxidation on a silicon substrate, and subsequently forming a gate poly layer on the gate oxide layer to form a floating gate, NM and Forming a PM region, forming an HLD oxide film to form an LDD spacer, etching and removing the HLD oxide film on the region where the ESD is to be formed, forming an ESD with SEG, an HLD oxide film, Forming an ESD device that completely eliminates the facet phenomenon by forming an HLD oxide film on the ESD, depositing a nitride film, and etching back the nitride film to form a domed LDD spacer. An elevated source-drain production method is provided that eliminates the facet phenomenon.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. In addition, this embodiment is not intended to limit the scope of the present invention, but is presented by way of example only.
본 발명에서는 선택적 에피택셜 성장(SEG; selective epitaxial growth) 방법을 사용하여 매우 얕은 접합(ultra shallow junction)을 형성하여 소자를 제조하는 방법이다. In the present invention, a method of fabricating a device by forming an ultra shallow junction using a selective epitaxial growth (SEG) method.
SEG 방법은 선택적 성장 방법으로 실리콘(Si)이 노출된 부위에만 성장을 시키므로 상승된 소오스-드레인(elevated source drain)을 형성하여 누설전류의 요인을 접합의 프로파일의 위쪽으로 쉬프트(shift)시켜 누설전류와 짧은 채널 현상(SCE; short channel effect)을 줄일 수 있고, 표면 저항을 감소시킬 수 있는 이점이 있다. The SEG method is a selective growth method that only grows silicon-exposed areas, thereby forming an elevated source drain, shifting the source of leakage current above the profile of the junction, and then leaking current. And short channel effect (SCE) can be reduced and surface resistance can be reduced.
그러나, SEG 방법으로 성장한 Si 층은 시드(seed)라 할 수 있는 Si의 면방향(<100>, <111>)에 따라 그 성장 속도가 달라 패시트 현상을 유발하여 소오스-드레인 이온주입시 두께가 얇은 지역은 더욱 깊숙이 주입되어 접합 프로파일을 가지게 된다. However, the Si layer grown by the SEG method has a different growth rate depending on the planar direction (<100>, <111>) of Si, which may be referred to as a seed, resulting in a facet phenomenon. The thinner areas will be injected deeper and have a joint profile.
본 발명에서는 SEG로 제작하는 소자의 제조 방법중 패시트 현상을 줄이기 위하여 약하게 도핑된 드레인(LDD; lightly doped drain) 차단물질(blocking material)을 이용하여 소자를 제작하는 것을 특징으로 한다. The present invention is characterized in that the device is manufactured using a lightly doped drain (LDD) blocking material in order to reduce the facet phenomenon in the device manufacturing method of the SEG.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 패시트 현상을 제거한 상승된 소오스-드레인 제조방법을 설명하기 위한 단면도들이다. 2A to 2E are cross-sectional views illustrating a method of manufacturing an elevated source-drain in which a facet phenomenon is removed according to a preferred embodiment of the present invention.
먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(100) 상에 게이트 산화를 실행하여 게이트 산화막(104)을 형성한 후, 게이트 산화막(104) 상에 게이트 폴리층(106)을 순차적으로 형성하여 플로팅 게이트를 형성한다. 그리고 나서, NM 및 PM 영역(102)을 형성시킨다. 다음 단계로, LDD 스페이서를 형성하기 위하여 고온 저압 증착(HLD; high temperature low pressure deposition) 산화막(108)을 대략 100 Å 정도의 두께로 형성한다. 계속하여, 상승된 소오스-드레인(ESD; elevated source drain)(110)을 형성할 영역상의 HLD 산화막(108)을 식각하여 제거한다. First, as shown in FIG. 2A, the
본 발명의 바람직한 실시예에 따르면, HLD 산화막(108)이 돔형, 직사각형 또는 "L"형으로 제작된 것을 특징으로 한다. According to a preferred embodiment of the present invention, the
이어서, 도 2b에 도시한 바와 같이, SEG로 상승된 ESD(110)를 형성한다. 본 발명의 바람직한 실시예에 따르면, HLD 산화막(108) 끝 부분에서 시작된 SEG 실리콘은 패시트(facet)를 형성한다. Subsequently, as shown in FIG. 2B, the ESD 110 elevated to the SEG is formed. According to a preferred embodiment of the present invention, the SEG silicon starting at the end of the
다음 단계로, 도 2c에 도시한 바와 같이, HLD 산화막(108) 및 ESD(110) 상에 추가로 HLD 산화막(114)을 대략 100 Å 정도의 두께 이하로 증착한다. 본 발명의 바람직한 실시예에 따르면, 추가로 증착된 HLD 산화막(114)은 패시트된 끝 자락과의 프로파일과 LDD 식각시 식각방지막으로 사용된다.
Next, as shown in FIG. 2C, the
그리고, 질화막(112)을 대략 800 Å 정도의 두께로 증착한다. Then, the
이어서, 도 2d에 도시한 바와 같이, 질화막(112)을 에치백(etch back)하여 돔 형의 LDD 스페이서(115)를 형성함으로써, 패시트 현상을 완전히 제거한 ESD 소자를 형성한다. Subsequently, as shown in FIG. 2D, the
계속하여, 도 2e에 도시한 바와 같이, Co와 같은 물질을 살리사이드가 형성되어질 영역 상에 형성한 후, 소정의 열처리 공정을 거쳐서, 살리사이드층(116)을 형성한다. Subsequently, as shown in FIG. 2E, a material such as Co is formed on the region where the salicide is to be formed, and then the
따라서, 본 발명의 바람직한 실시예에 따라, 접합이 위쪽 방향으로 쉬프트(shift)되어 있으므로 누설전류는 줄이며 Rs를 감소시키며, SCE를 방지하므로 보다 성능이 향상된 소자를 제작할 수 있게 된다.
Therefore, according to the preferred embodiment of the present invention, since the junction is shifted upward, the leakage current is reduced, the Rs is reduced, and the SCE is prevented, thereby making it possible to manufacture a device having improved performance.
본 발명을 본 명세서 내에서 몇몇 바람직한 실시예에 따라 기술하였으나, 당업자라면 첨부한 특허 청구 범위에서 개시된 본 발명의 진정한 범주 및 사상으로부터 벗어나지 않고 많은 변형 및 향상이 이루어질 수 있다는 것을 알 수 있을 것이다.
While the invention has been described in accordance with some preferred embodiments herein, those skilled in the art will recognize that many modifications and improvements can be made without departing from the true scope and spirit of the invention as set forth in the appended claims.
상기한 바와 같이, 본 발명은 SEG 방법으로 ESD를 제작할 때 생기는 패시트 문제를 해결하므로써, 소자를 더 작은 영역에서 안정적으로 동작할 수 있는 효과가 있다. As described above, the present invention solves the facet problem that occurs when the ESD is manufactured by the SEG method, so that the device can be stably operated in a smaller area.
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2003
- 2003-07-18 KR KR1020030049442A patent/KR101004806B1/en active IP Right Grant
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