KR101003488B1 - Method for forming semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상의 층간절연막을 형성한 후, 층간 절연막을 선택적으로 식각하여 컨택홀을 형성하는 단계와; 상기 컨택홀 상에 이온화된 금속 플라즈마를 이용하여 Ti층을 형성하는 단계와; 상기 Ti 층 상에 이온화된 금속 플라즈마를 이용하여 제 1 텅스텐실리사이드층을 형성하는 단계와; 상기 제 1 텅스텐실리사이드층의 표면을 질화시켜 질화 텅스텐실리사이드층을 형성하는 단계; 및 상기 질화 텅스텐실리사이드층 상에 이온화된 금속 플라즈마를 이용하여 제 2 텅스텐실리사이드층을 형성하는 단계를 포함하는 반도체소자의 제조 방법에 관한 것이다.
The present invention relates to a method for manufacturing a semiconductor device, comprising: forming a contact hole by forming an interlayer insulating film on a semiconductor substrate and selectively etching the interlayer insulating film; Forming a Ti layer on the contact hole by using an ionized metal plasma; Forming a first tungsten silicide layer on the Ti layer using an ionized metal plasma; Nitriding a surface of the first tungsten silicide layer to form a tungsten nitride silicide layer; And forming a second tungsten silicide layer using the ionized metal plasma on the tungsten nitride silicide layer.

비트 라인, 확산 배리어, 컨택 저항Bit Line, Diffusion Barrier, Contact Resistance

Description

반도체소자의 제조 방법{Method for forming semiconductor device} Method for manufacturing semiconductor device {Method for forming semiconductor device}             

도 1은 이온화된 메탈 플라즈마를 이용한 TiN층의 증착 후의 주상정(columnar) 구조를 나타내는 도면이다.1 is a diagram showing a columnar structure after deposition of a TiN layer using an ionized metal plasma.

도 2는 텅스텐 비트라인 스택에 의한 기생 커패시턴스의 존재를 설명하기 위한 도면이다.2 is a view for explaining the presence of parasitic capacitance due to the tungsten bit line stack.

도 3 내지 도 5는 본 발명의 바람직한 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
3 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

본 발명은 반도체소자의 커패시터 형성 방법에 관한 것으로서 상세하게는 확산 배리어(Diffusion Barrier)를 이용하여 컨택 저항 개선 및 기생 커패시턴스를 감소할 수 있는 반도체소자의 커패시터 형성 방법에 관한 것이다.The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device capable of improving contact resistance and reducing parasitic capacitance by using a diffusion barrier.

최근 디바이스의 크기가 작아짐에 따라서 비트 라인의 경우는 디바이스의 속도 향상을 통하여 폴리 실리콘(poly-Si)과 텅스텐실리사이드(Wsix)에서 CVD 공정에 의한 텅스텐(W) 증착(이하, CVD W라 한다.)으로 변화하는 경향을 보이고 있다. In recent years, as the size of a device becomes smaller, in the case of a bit line, tungsten (W) deposition by a CVD process in polysilicon (poly-Si) and tungsten silicide (Wsix) is referred to as CVD W by improving the speed of the device. ) Is showing a tendency to change.

이에 따라, 장벽 금속(Barrier metal)층 형성공정과 CVD에 의한 텅스텐 증착 공정은 텅스텐 비트라인(W bit line)에서 실리콘 기판으로의 저항에 있어 영향을 주고 있다. 특히 장벽금속층으로 이용되는 이온화된 메탈 플라즈마(Ionized Metal Plasma)를 이용한 Ti-TiN의 증착은 저항 감소의 측면에서 매우 중요한 역할을 하고 있는데, 현재 일반적으로 이용되고 있는 방법으로서, 이온화된 금속 플라즈마를 이용하여 바이어스가 없는 공정조건에서 100Å의 두께로 Ti 층을 증착하고, Ti층 위에 200W의 바이어스를 이용하여 200Å의 두께로 제 1 TiN층을 증착하며, Ti실리사이드층(TiSix)을 형성하기 위해 텅스텐 비트라인 RTA(Rapid Thermal Anneal) 열처리한 후 다시 장벽금속으로 200W의 바이어스를 이용하여 제 2 TiN층을 증착하는 방법을 쓰고 있다.Accordingly, the barrier metal layer forming process and the tungsten deposition process by CVD have an effect on the resistance from the tungsten bit line to the silicon substrate. In particular, the deposition of Ti-TiN using an ionized metal plasma (Ionized Metal Plasma) used as a barrier metal layer plays a very important role in terms of resistance reduction. As a method generally used, ionized metal plasma is used. To deposit a Ti layer with a thickness of 100 μs in a bias-free process condition, deposit a first TiN layer with a thickness of 200 μs using a 200 W bias on the Ti layer, and form a tungsten bit to form a Ti silicide layer (TiSix). After the line RTA (Rapid Thermal Anneal) heat treatment, a second TiN layer is deposited using a bias of 200 W as a barrier metal.

상기 공정에서 제 2 TiN층을 적용하는 것은 이온화된 메탈 플라즈마 공정에 의해 상부에 증착된 제 1 TiN층의 주상정(columnar) 입계를 통하여 후속 CVD W 증착시의 WF6 가스가 하부의 Ti실리사이드층 및 Ti층과 반응하여 저항이 높은 TiF 및 폭발성 오류를 유발할 수 있기 때문에 어닐링 후 균열을 힐링하기 위한 것이다. The second WF 6 gas in the subsequent CVD W deposition in the lower it by an ionized metal plasma process of applying a TiN layer over the columnar (columnar) grain boundaries of the claim 1 TiN layer deposited over the Ti silicide layer in the step And to heal cracks after annealing because they may react with the Ti layer and cause high resistance TiF and explosive errors.

도 1은 이온화된 메탈 플라즈마를 이용한 TiN층의 증착 후의 주상정 구조를 나타내는 도면이다. 1 is a view showing columnar crystal structure after deposition of a TiN layer using an ionized metal plasma.

도 1에서 도시한 바와 같이, 모든 장벽금속층은 500Å 정도의 두께로 형성된다. 상기와 같은 장벽금속층은 과다한 장벽금속의 두께로 인하여 텅스텐 비트 라인 에칭 공정에서 많은 부담으로 작용할 수 있을 뿐만 아니라, 증가된 높이 때문에 텅스텐 비트라인의 기생 커패시턴스를 증가시키고, 결과적으로 셀 커패시턴스를 감소시켜 리프레시 시간을 감소시키는 치명적인 결과를 가져올 수 있다. As shown in FIG. 1, all barrier metal layers are formed to a thickness of about 500 mm 3. The barrier metal layer may not only act as a burden in the tungsten bit line etching process due to the excessive thickness of the barrier metal, but also increase the parasitic capacitance of the tungsten bit line due to the increased height, and consequently reduce the cell capacitance to refresh. It can have deadly consequences, saving time.

도 2는 텅스텐 비트라인 스택에 의한 기생 커패시턴스의 존재를 설명하기 위한 도면이다. 도 2에 도시한 바와 같이, 일반적인 PVD(physical vapor depositon)에 의한 TiN층의 경우와 마찬가지로, 이온화된 메탈 프라즈마 공정으로 증착된 TiN층의 경우 주상정 구조의 미세구조에 의한 입계를 통한 WF6 가스의 어택을 방지하는 것은 디바이스 개발 공정에서 실리콘 기판으로의 컨택 저항을 개선하는 하나의 공정 변수가 될 수 있다. 2 is a view for explaining the presence of parasitic capacitance due to the tungsten bit line stack. As shown in FIG. 2, as in the case of the TiN layer by general physical vapor depositon (PVD), in the case of the TiN layer deposited by an ionized metal plasma process, the WF 6 gas through grain boundary due to the microstructure of the columnar structure Preventing attack can be a process variable to improve contact resistance to the silicon substrate in the device development process.

그리고, 상기 제 1 TiN층의 주상정 입계에 의한 문제점 중의 하나는 주상정 입계를 통한 불순물의 외부 확산이다. 보통 DRAM에 있어서, PMOS의 경우에는 붕소(Boron)을 고농도로 도핑하여 이용하고 있다. 그러나, 붕소의 경우 확산 속도가 빠르기 때문에 텅스텐 비트라인 공정 이후 고온의 열 공정에 의하여 실리콘 기판과 TiN층의 주상정 입계를 통하여 붕소가 외부 확산되어 많은 불순물을 상실하는 결과를 보이고 있다. 이러한 상황은 DRAM의 고온 공정을 진행한 후 P+쪽의 텅스텐 비트라인 컨택 저항이 급격히 증가하는 일반적인 경향으로 이어진다. 이와 같은 문제로 인하여 DRAM의 경우 텅스텐 비트라인 형성 이후의 커패시터 제조 공정에 많은 제약을 가져오는 상황에 처하게 된다. 이처럼 TiN층의 입계는 텅스텐 비트라인 공정에 많은 제약을 가져오는 요소로 작용할 수 있으며, 향후 nm급 디바이스의 제조 공정에서는 공정 진행에 있어서 더욱 큰 제약이 될 수 있다.
One of the problems caused by the columnar grain boundary of the first TiN layer is the external diffusion of impurities through the columnar grain boundary. In DRAM, in the case of PMOS, boron is heavily doped and used. However, since boron has a high diffusion rate, boron is externally diffused through the columnar grain boundary of the silicon substrate and the TiN layer by a high temperature thermal process after the tungsten bitline process, and thus, many impurities are lost. This situation leads to a general trend of rapid increase in tungsten bitline contact resistance on the P + side after the high temperature process of DRAM. Due to such a problem, the DRAM is placed in a situation that places a lot of constraints on the capacitor manufacturing process after forming the tungsten bit line. As such, the grain boundary of the TiN layer may act as a factor that brings a lot of constraints to the tungsten bit line process, and in the future, the manufacturing process of the nm-class device may become a further restriction in the process progress.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출된 것으로, 비정질성이 뛰어난 전도성 비정질층을 저온의 ECR(electron cyclotron resonance) CVD를 이용하여 형성하여 장벽 금속의 두께를 현저히 감소시킴으로써, 포토 및 에칭 공정의 공정 마진을 증가시키는 것을 목적으로 한다.The present invention has been made to solve the above problems, by forming a conductive amorphous layer having excellent amorphous by using a low temperature electron cyclotron resonance (ECR) CVD to significantly reduce the thickness of the barrier metal, photo and etching process The purpose is to increase the process margin.

또한, 텅스텐 비트라인에 의한 기생 커패시턴스를 감소시켜 디바이스의 속도를 증가시키며, 리프레시 시간(refresh time)을 증가시키는 것을 또 다른 목적으로 한다.
In addition, it is another object to reduce the parasitic capacitance caused by the tungsten bit line to increase the speed of the device, and to increase the refresh time.

상기한 목적 달성을 위해 본 발명은 반도체 기판상의 층간절연막을 형성한 후, 층간 절연막을 선택적으로 식각하여 컨택홀을 형성하는 단계와; 상기 컨택홀 상에 이온화된 금속 플라즈마를 이용하여 Ti층을 형성하는 단계와; 상기 Ti 층 상에 이온화된 금속 플라즈마를 이용하여 제 1 텅스텐실리사이드층을 형성하는 단계와; 상기 제 1 텅스텐실리사이드층의 표면을 질화시켜 질화 텅스텐실리사이드층을 형성하는 단계; 및 상기 질화 텅스텐실리사이드층 상에 이온화된 금속 플라즈마를 이용하여 제 2 텅스텐실리사이드층을 형성하는 단계를 포함하는 반도체소자의 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of forming a contact hole by forming an interlayer insulating film on the semiconductor substrate, and then selectively etching the interlayer insulating film; Forming a Ti layer on the contact hole by using an ionized metal plasma; Forming a first tungsten silicide layer on the Ti layer using an ionized metal plasma; Nitriding a surface of the first tungsten silicide layer to form a tungsten nitride silicide layer; And forming a second tungsten silicide layer using the ionized metal plasma on the tungsten nitride silicide layer.

본 발명에서, 상기 텅스텐실리사이드층의 질화는 ECR 플라즈마를 이용하는 것이 바람직하다.In the present invention, the tungsten silicide layer is preferably nitrided using an ECR plasma.

본 발명에서, 상기 ECR 플라즈마는 650~750W의 마이크로 웨이브를 사용하는 것이 바람직하다.In the present invention, the ECR plasma is preferably using a microwave of 650 ~ 750W.

본 발명에서, 상기 Ti층은 바이어스가 없는 공정조건에서 90~110Å의 두께로 증착되는 것이 바람직하다.In the present invention, the Ti layer is preferably deposited to a thickness of 90 ~ 110Å in the process conditions without bias.

본 발명에서, 상기 제 1 텅스텐실리사이드층은 150~250W의 바이어스를 이용하여 90~110??의 두께로 증착되고, 상기 제 2 텅스텐실리사이드층은 150~250W의 바이어스를 이용하여 90~110Å의 두께로 증착되는 것이 바람직하다.In the present invention, the first tungsten silicide layer is deposited to a thickness of 90 ~ 110 ~ using a bias of 150 ~ 250W, the second tungsten silicide layer is 90 ~ 110Å thickness using a 150 ~ 250W bias Is preferably deposited.

본 발명에서, 상기 Ti층, 제 1 텅스텐실리사이드층, 질화 텅스텐실리사이드층 및 제 2 텅스텐실리사이드층의 전체 두께가 300Å이하인 것이 바람직하다.
In the present invention, the total thickness of the Ti layer, the first tungsten silicide layer, the tungsten nitride silicide layer and the second tungsten silicide layer is preferably 300 kPa or less.

이하, 도면에 따라 상기 발명의 실시예를 상세히 설명한다. Hereinafter, the embodiment of the present invention according to the drawings in detail.

본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부된 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 이 실시예들을 벗어나 다양한 형태로 구현 가능하다. 한편, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Advantages and features of the present invention, and a method of achieving the same will be apparent with reference to the embodiments described below in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be embodied in various forms beyond the embodiments. In addition, like reference numerals refer to like elements throughout the specification.

도 3 내지 도 5는 본 발명의 바람직한 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.3 to 5 are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

도 3에 도시된 바와 같이, 우선, 실리콘기판(10) 위에 형성된 층간 절연막(12)을 선택적으로 식각하여 컨택홀을 형성한다. 다음으로, 상기 컨택홀 상에 이온화된 금속 플라즈마를 이용하여 Ti층(14)을 형성한다. 상기 Ti층(14)은 바이어스가 없는 공정조건 하에서 90~110Å의 두께로 증착한다.As shown in FIG. 3, first, the interlayer insulating layer 12 formed on the silicon substrate 10 is selectively etched to form contact holes. Next, the Ti layer 14 is formed on the contact hole by using the ionized metal plasma. The Ti layer 14 is deposited to a thickness of 90 ~ 110Å under process conditions without bias.

다음으로, 상기 Ti층(14) 상에 이온화된 금속 플라즈마를 이용하여 제 1 텅스텐실리사이드층(15)을 형성한다. 이때, 제 1 텅스텐실리사이드층(15)은 150~250W의 바이어스를 이용하여 90~110Å의 두께로 형성된다.Next, the first tungsten silicide layer 15 is formed on the Ti layer 14 by using ionized metal plasma. At this time, the first tungsten silicide layer 15 is formed to a thickness of 90 to 110 kW using a bias of 150 to 250W.

이어서, 도 4에 도시한 바와 같이, 상기 제 1 텅스텐실리사이드층(15)의 표면을 질화시켜 질화 텅스텐실리사이드층(16)을 형성한다. 상기 제 1 텅스텐실리사이드층(15)의 질화는 650~750 W의 마이크로파웨이브를 사용하는 ECR(electron cyclotron resonance) 플라즈마를 이용하여 상기 제 1 텅스텐실리사이드층(15)의 일부를 질화 텅스텐실리사이드층(16)으로 변화시킴으로써 이루어진다. 그 결과 형성된 질화 텅스텐실리사이드층(16)의 두께는 40~60Å의 두께인 것이 바람직하다. Next, as shown in FIG. 4, the surface of the first tungsten silicide layer 15 is nitrided to form a tungsten nitride silicide layer 16. Nitriding of the first tungsten silicide layer 15 is performed by using an electron cyclotron resonance (ECR) plasma using a microwave of 650 to 750 W to replace a part of the first tungsten silicide layer 15 with the tungsten nitride silicide layer 16. By changing It is preferable that the thickness of the formed tungsten nitride silicide layer 16 is 40-60 GPa.

상기 공정을 통해 형성된 질화 텅스텐실리사이드층(16)의 경우 일반적인 메탈층과 달리 비정질 구조의 특성을 가지고 있다. 따라서, 종래 TiN층과는 달리 입계가 존재하지 않기 때문에, 입계를 통한 후속 CVD W 공정 중의 WF6 가스의 어택을 효과적으로 방지할 수 있으며, 또한 붕소와 같은 불순물의 외부 확산을 방지하여 후속 커패시터 제조 공정에서 고온의 열공정 후에도 P+ 텅스텐 비트라인 컨택 저항 증가 현상을 방지할 수 있다. The tungsten nitride silicide layer 16 formed through the above process has an amorphous structure unlike a general metal layer. Therefore, since there is no grain boundary unlike the conventional TiN layer, it is possible to effectively prevent the attack of the WF 6 gas during the subsequent CVD W process through the grain boundary, and also to prevent the external diffusion of impurities such as boron to the subsequent capacitor manufacturing process P + tungsten bit line contact resistance increase can be prevented even after high temperature thermal process.

다만, 질화 텅스텐실리사이드층(16)의 특징은 비정질 특성으로 인하여 막 저항이 높은 단점이 있다. 따라서, 실제 공정에 응용하기 위해서는 50?? 정도의 아주 얇은 막 형태로 이용하여야 한다. 텅스텐실리사이드층(15) 증착 후 일반 반응로에서 질화 공정을 진행하는 경우 모든 텅스텐실리사이드(15)가 질화 텅스텐실리사이드(16)으로 변화하여 높은 텅스텐 비트라인 컨택 저항을 나타낸다. 따라서, 본 발명에서는 질화 공정의 경우 저온이면서 질화막의 두께를 쉽게 조절하여 박막을 제조할 수 있는 ECR(electron cyclotron resonance) 질화 공정을 이용한다.However, the tungsten nitride silicide layer 16 has a high film resistance due to its amorphous characteristics. Therefore, 50 ?? It should be used in the form of very thin films. When the tungsten silicide layer 15 is deposited and the nitriding process is performed in a general reactor, all tungsten silicides 15 are changed to tungsten nitride silicide 16 to exhibit high tungsten bit line contact resistance. Therefore, in the present invention, in the case of the nitriding process, an electron cyclotron resonance (ECR) nitriding process is used in which a thin film is manufactured by easily controlling the thickness of the nitride film.

다음으로, 도 5에 도시된 바와 같이, 상기 질화 텅스텐실리사이드층(16)의 산화를 방지하기 위하여, 이온화된 메탈 플라즈마 공정을 이용하여 질화 텅스텐실리사이드층(16) 상에 제 2 텅스텐실리사이드층(17)을 형성한다. 상기 제 2 텅스텐실리사이드층(17)은 150~250W 의 바이어스를 이용하여 90~110Å의 두께로 증착되는 것이 바람직하다. 이어서, 마지막으로, 상기 결과물에 대하여 텅스텐 CVD 공정을 진행하여 텅스텐 비트라인(18)을 형성한다.Next, as shown in FIG. 5, in order to prevent oxidation of the tungsten nitride silicide layer 16, the second tungsten silicide layer 16 on the tungsten nitride silicide layer 16 using an ionized metal plasma process. ). The second tungsten silicide layer 17 is preferably deposited to a thickness of 90 to 110 kPa using a bias of 150 to 250W. Then, finally, the resultant tungsten CVD process is performed to form a tungsten bit line 18.

전술한 공정을 통해 형성되는 Ti층, 제 1 텅스텐실리사이드층, 질화 텅스텐실리사이드층 및 제 2 텅스텐실리사이드층의 전체 두께는 300Å이하로 이루어지는 것이 바람직하다.The total thickness of the Ti layer, the first tungsten silicide layer, the tungsten nitride silicide layer and the second tungsten silicide layer formed through the above-described process is preferably 300 kPa or less.

이상 살펴 본 바와 같이, 본 발명에 따른 반도체 제조방법은 질화 텅스텐실리사이드층을 저온의 ECR CVD를 이용하여 형성하여 장벽 금속층의 두께를 현저히 감소시킴으로써, 포토 및 에칭 공정의 공정 마진을 증가시킬 수 있다. 그리고, 상기 장벽 금속층의 감소로 인해 텅스텐 비트라인의 기생 커패시턴스를 감소시켜 셀 커패시턴스와 리프레쉬 시간을 증가시키고 반도체 소자의 동작 속도를 증가시킬 수 있다. 또한, 질화 텅스텐실리사이드층은 매우 우수한 장벽특성을 가지고 있으므로, 본 발명에 따르면 후속 텅스텐 CVD 공정 중의 WF6 가스의 어택을 효과적으로 방어할 수 있으며, 붕소와 같은 불순물의 외부 확산을 방지하여 후속 커패시터 제조 공정에서 고온의 열공정 후에도 P+ 텅스텐 비트라인 컨택 저항이 증가하는 현상을 방지할 수 있다.
As described above, the semiconductor manufacturing method according to the present invention may form a tungsten nitride silicide layer using low temperature ECR CVD to significantly reduce the thickness of the barrier metal layer, thereby increasing process margins of the photo and etching processes. In addition, due to the reduction of the barrier metal layer, the parasitic capacitance of the tungsten bit line may be reduced to increase cell capacitance and refresh time, and to increase the operating speed of the semiconductor device. In addition, since the tungsten nitride silicide layer has a very good barrier property, according to the present invention, it is possible to effectively defend against the attack of WF 6 gas during the subsequent tungsten CVD process, and to prevent the external diffusion of impurities such as boron, so that the subsequent capacitor manufacturing process It is possible to prevent the increase in P + tungsten bit line contact resistance even after a high temperature thermal process at.

이상 설명한 바와 같이, 본 발명에 따른 반도체 제조방법은 비정질성이 뛰어난 전도성 비정질층인 질화 텅스텐실리사이드층을 저온의 ECR CVD를 이용하여 형성하여 장벽 금속층의 두께를 현저히 감소시킴으로써, 포토 및 에칭 공정의 공정 마진을 증가시킬 수 있고, 아울러 텅스텐 비트라인의 기생 커패시턴스를 감소시켜 셀 커패시턴스와 리프레쉬 시간을 증가시키고 반도체 소자의 동작 속도를 증가시킬 수 있다. 또한, 질화 텅스텐실리사이드층의 우수한 장벽특성으로 인해 후속 텅스텐 CVD 공정 중의 WF6 가스의 어택을 효과적으로 방어할 수 있으며, 붕소와 같은 불순물의 외부 확산을 방지하여 후속 커패시터 제조 공정에서 고온의 열공정 후에도 P+ 텅스텐 비트라인 컨택 저항이 증가하는 현상을 방지할 수 있다.As described above, the semiconductor manufacturing method according to the present invention forms a tungsten nitride silicide layer, which is a conductive amorphous layer having excellent amorphousness, by using low-temperature ECR CVD to significantly reduce the thickness of the barrier metal layer, thereby providing a process for photo and etching processes. Margins can be increased, and the parasitic capacitances of tungsten bit lines can be reduced to increase cell capacitance and refresh time, and to increase the operating speed of semiconductor devices. In addition, the excellent barrier properties of the tungsten nitride silicide layer can effectively protect against attack of WF 6 gas during the subsequent tungsten CVD process, and prevent the external diffusion of impurities such as boron, so that the P + after the high temperature thermal process in the subsequent capacitor manufacturing process. The increase in tungsten bit line contact resistance can be prevented.

Claims (6)

반도체 기판상의 층간절연막을 형성한 후, 층간 절연막을 선택적으로 식각하여 컨택홀을 형성하는 단계와;Forming an interlayer insulating film on the semiconductor substrate and then selectively etching the interlayer insulating film to form contact holes; 상기 컨택홀 상에 이온화된 금속 플라즈마를 이용하여 Ti층을 형성하는 단계와;Forming a Ti layer on the contact hole by using an ionized metal plasma; 상기 Ti 층 상에 이온화된 금속 플라즈마를 이용하여 제 1 텅스텐실리사이드층을 형성하는 단계와; Forming a first tungsten silicide layer on the Ti layer using an ionized metal plasma; 상기 제 1 텅스텐실리사이드층의 표면을 질화시켜 질화 텅스텐실리사이드층을 형성하는 단계; 및 Nitriding a surface of the first tungsten silicide layer to form a tungsten nitride silicide layer; And 상기 질화 텅스텐실리사이드층 상에 이온화된 금속 플라즈마를 이용하여 제 2 텅스텐실리사이드층을 형성하는 단계를 포함하는 반도체소자의 제조 방법.And forming a second tungsten silicide layer on the tungsten nitride silicide layer by using an ionized metal plasma. 제 1항에 있어서, 상기 텅스텐실리사이드층의 질화는 ECR 플라즈마를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of claim 1, wherein the tungsten silicide layer is nitrided using an ECR plasma. 제 2항에 있어서, 상기 ECR 플라즈마는 650~750W의 마이크로 웨이브를 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.The method of claim 2, wherein the ECR plasma uses 650 to 750 W microwaves. 제 1항에 있어서, 상기 Ti층은 바이어스가 없는 공정조건에서 90~110Å의 두께로 증착되는 것을 특징으로 하는 반도체소자의 제조 방법.The method of claim 1, wherein the Ti layer is deposited to a thickness of about 90 to about 110 μs under a bias-free process condition. 제 1항에 있어서, 상기 제 1 텅스텐실리사이드층은 150~250W의 바이어스를 이용하여 90~110Å의 두께로 증착되고, 상기 제 2 텅스텐실리사이드층은 150~250W의 바이어스를 이용하여 90~110Å의 두께로 증착되는 것을 특징으로 하는 반도체소자의 제조 방법.The method of claim 1, wherein the first tungsten silicide layer is deposited to a thickness of 90 to 110 kW using a 150-250 W bias, and the second tungsten silicide layer is 90 to 110 kW using a 150-250 W bias. Method for manufacturing a semiconductor device, characterized in that the deposition. 제 1항에 있어서, 상기 Ti층, 제 1 텅스텐실리사이드층, 질화 텅스텐실리사이드층 및 제 2 텅스텐실리사이드층의 전체 두께가 300Å이하인 것을 특징으로 하는 반도체소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the total thickness of the Ti layer, the first tungsten silicide layer, the tungsten nitride silicide layer, and the second tungsten silicide layer is 300 kPa or less.
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