KR101003113B1 - Selecting Circuit or method of CAS latency for combo memory - Google Patents

Selecting Circuit or method of CAS latency for combo memory Download PDF

Info

Publication number
KR101003113B1
KR101003113B1 KR1020040107939A KR20040107939A KR101003113B1 KR 101003113 B1 KR101003113 B1 KR 101003113B1 KR 1020040107939 A KR1020040107939 A KR 1020040107939A KR 20040107939 A KR20040107939 A KR 20040107939A KR 101003113 B1 KR101003113 B1 KR 101003113B1
Authority
KR
South Korea
Prior art keywords
mode
ddr
latency
sdr
address signal
Prior art date
Application number
KR1020040107939A
Other languages
Korean (ko)
Other versions
KR20060068973A (en
Inventor
문형욱
노영규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040107939A priority Critical patent/KR101003113B1/en
Publication of KR20060068973A publication Critical patent/KR20060068973A/en
Application granted granted Critical
Publication of KR101003113B1 publication Critical patent/KR101003113B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements

Abstract

본 발명은 메모리 장치가 DDR 모드 또는 SDR 모드 인지를 선택하는 제어신호와 어드레스 신호를 조합하여 DDR 모드와 SDR 모드 중에서 어느 하나를 위해서만 사용되는 제 1 카스 레이턴시를 선택하도록 구성된 제 1 선택부, 및 어드레스 신호를 조합하여 DDR 모드와 SDR 모드 공용으로 사용되는 제 2 카스 레이턴시를 선택하도록 구성된 제 2 선택부를 포함한다.The present invention provides a first selector configured to select a first cascade latency used only for either the DDR mode or the SDR mode by combining an address signal with a control signal that selects whether the memory device is a DDR mode or an SDR mode, and an address. And a second selector configured to combine the signals to select a second cascading latency used for both DDR mode and SDR mode.

Description

콤보 메모리용 카스 레이턴시 선택 회로 및 방법{Selecting Circuit or method of CAS latency for combo memory}Selecting circuit or method of CAS latency for combo memory}

도 1에는 본 발명에 따른 카스 레이턴시 선택 회로도.1 is a cas latency selection circuit diagram according to the present invention.

도 2는 어드레스 신호에 따른 콤보 메모리 장치의 CL(CAS latency) 선택표.
2 is a table of CAS latency (CL) selection of a combo memory device according to an address signal.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

210: 제 1 선택부 220: 제 2 선택부210: first selection unit 220: second selection unit

230: 제 3 선택부 240: 제 4 선택부
230: third selector 240: fourth selector

본 발명은 콤보 메모리용 카스 레이턴시 선택 회로에 관한 것으로, 특히, 동일한 메모리 칩을 DDR 및 SDR 방식으로 동작시키기 위한 콤보 메모리 장치에 있어서, DDR 및 SDR에 동시에 적용할 수 있는 콤보 메모리용 카스 레이턴시(CAS latency) 선택 회로 및 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cascade latency selection circuit for a combo memory. In particular, in a combo memory device for operating the same memory chip in a DDR and SDR scheme, a cascade latency (CAS) for combo memory that can be simultaneously applied to DDR and SDR latency) and a selection circuit and method.

일반적인 메모리 장치의 액티브 동작은, 클럭 신호의 상승 에지(rising edge) 및 하강에지(faliing edge) 모두에 각각 응답하여 메로리 셀의 데이터를 입출력하는 DDR 방식과 , 클럭 신호의 상승 에지 또는 하강 에지 중 하나에만 응답하여 메모리 셀의 데이터를 입출력하는 SDR 방식으로 구분할 수 있다. 이러한 DDR 및 SDR 방식으로 동작하는 메모리 장치를 하나의 메모리 장치에 구현하여 사용할 경우, DDR 모드에 사용되는 카스 레이턴시(CAS latency; 이하, CL이라고 칭함) 선택 회로는, CL1을 선택할 수 없도록 설계되어 SDR 모드에서는 사용할 수 없고, 반대로 SDR 모드의 CL 선택 회로는, DDR 모드에서는 사용되지 않는 CL1이 포함되어 있기 때문에 DDR 모드에서는 사용할 수 없다. 즉, DDR 및 SDR 방식을 동시에 구현하는 콤보(combo) 메모리 장치에서는 하나의 CL 선택 회로를 사용할 수 없는 문제가 있다.The active operation of a typical memory device includes a DDR method for inputting and outputting data of a memory cell in response to both a rising edge and a falling edge of a clock signal, and a rising edge or a falling edge of a clock signal. Only the response can be classified into the SDR method for inputting and outputting data of a memory cell. When the memory devices operating in the DDR and SDR methods are implemented and used in one memory device, the cas latency (CAS latency) selection circuit used in the DDR mode is designed not to select CL1 so that the SDR It cannot be used in the mode and, conversely, the CL selection circuit in the SDR mode cannot be used in the DDR mode because CL1 which is not used in the DDR mode is included. That is, there is a problem that one CL selection circuit cannot be used in a combo memory device that simultaneously implements the DDR and SDR schemes.

따라서, 본 발명은 상기한 바와 같은 선행기술에 내재되었던 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, DDR 및 SDR 방식을 동시에 구현하는 콤보메모리 장치에서 하나의 CL 선택 회로를 사용하여 CL을 선택할 수 있는 콤보메모리용 카스 레이턴시 선택 회로 및 방법을 제공함에 있다.Accordingly, the present invention was created to solve the problems inherent in the prior art as described above, and an object of the present invention is to use a CL selection circuit in a combo memory device that simultaneously implements the DDR and SDR schemes. To provide a cas latency selection circuit and method for a combo memory can be selected.

본 발명의 실시예는 메모리 장치가 DDR 모드 또는 SDR 모드 인지를 선택하는 제어신호와 어드레스 신호를 조합하여 DDR 모드와 SDR 모드 중에서 어느 하나를 위해서만 사용되는 제 1 카스 레이턴시를 선택하도록 구성된 제 1 선택부, 및 어드레스 신호를 조합하여 DDR 모드와 SDR 모드 공용으로 사용되는 제 2 카스 레이턴시를 선택하도록 구성된 제 2 선택부를 포함함을 특징으로 한다.An embodiment of the present invention is a combination of a control signal and an address signal for selecting whether a memory device is a DDR mode or an SDR mode, and a first selector configured to select a first cascade latency used only for either the DDR mode or the SDR mode. And a second selector configured to select a second cascade latency used in combination with the DDR mode and the SDR mode by combining the address signal and the address signal.

삭제delete

본 발명의 실시예는 콤보 메모리 장치용 카스 레이턴시 선택 방법으로서, (a) 어드레스 신호와 DDR 모드 또는 SDR 모드 인지를 선택하는 제어신호를 입력 받는 단계, (b) DDR 모드와 SDR 모드 중에서 어느 하나를 위해서만 사용되는 제 1 카스 레이턴시를 상기 어드레스 신호와 제어신호에 따라 선택하는 단계, 및 (c) DDR 모드와 SDR 모드 공용으로 사용되는 제 2 카스 레이턴시를 어드레스 신호에 따라 선택하는 단계를 포함함을 다른 특징으로 한다.An embodiment of the present invention provides a method of cascading latency selection for a combo memory device, the method comprising: (a) receiving an address signal and a control signal for selecting whether the DDR mode or the SDR mode is input, and (b) any one of the DDR mode and the SDR mode. Selecting, according to the address signal and the control signal, a first casing latency used only for the purpose; and (c) selecting, according to the address signal, a second cas latency used in both the DDR mode and the SDR mode. It features.

삭제delete

(실시예)(Example)

이하, 첨부한 도면을 참고하여 본 발명의 바람직한 실시예를 상술하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1에는 본 발명에 따른 카스 레이턴시 선택 회로를 도시한다.1 illustrates a cas latency selection circuit according to the present invention.

본 발명에 따른 콤보 메모리 장치용 카스 레이턴시 선택 회로는, 메모리 장치가 DDR 모드 또는 SDR 모드 인지를 선택하는 제어신호(ddr)와, CL을 결정하기 위한 어드레스 신호(at<4>,at<5>,at<6>)를 조합하여 상기 콤보 메모리 장치의 CL을 결정한다. The cas latency selection circuit for a combo memory device according to the present invention includes a control signal ddr for selecting whether the memory device is a DDR mode or an SDR mode, and an address signal at <4>, at <5> for determining CL. , at <6>) is combined to determine CL of the combo memory device.

이를 위해, 본 발명에 따른 카스 레이턴시 선택 회로는, 제 1 내지 제 4 선택부(210,220,230,240)를 구비한다. To this end, the cascade latency selection circuit according to the present invention includes first to fourth selectors 210, 220, 230, and 240.

제 1 선택부(210)는, atz<4>, atz<5> 및 at<6>을 수신하는 제 1 낸드게이트(210), 제 1 낸드게이트(211)의 출력신호와 제어신호(ddr)를 수신하는 제 1 노아게이트(212), 제 1 노아게이트(212)의 출력신호를 수신하여 CL1을 출력하는 직렬 연결된 제 1 및 제 2 인버터(213,214)를 구비한다. The first selector 210 outputs an output signal and a control signal ddr of the first NAND gate 210 and the first NAND gate 211 to receive atz <4>, atz <5>, and at <6>. And a first and second inverters 213 and 214 connected in series to receive the output signal of the first NOA gate 212 and the first NOA gate 212 to output CL1.

제 2 선택부(220)는, at<4>, atz<5> 및 atz<6>을 수신하는 제 2 낸드게이트(221), 및 제 2 낸드게이트(221)의 출력신호를 수신하여 CL3를 출력하는 제 3 인버터(222)를 구비한다. The second selector 220 receives the output signals of the second NAND gate 221 and the second NAND gate 221 which receive at <4>, atz <5>, and atz <6> to receive CL3. A third inverter 222 for outputting is provided.

제 3 선택부(230)는, at<4>, at<5> 및 atz<6>을 수신하는 제 3 낸드게이트(231), 및 제 3 낸드게이트(231)의 출력신호를 수신하여 CL4를 출력하는 제 4 인버터(232)를 구비한다. The third selector 230 receives the output signals of the third NAND gate 231 that receives at <4>, at <5>, and atz <6>, and the third NAND gate 231 to receive CL4. And a fourth inverter 232 for outputting.

제 4 선택부(240)는, CL1, CL3 및 CL4를 수신하는 제 2 노아게이트(241), 제 1 노아게이트(241)의 출력신호를 수신하여 CL2를 출력하는 직렬 연결된 제 5 및 제 6 인버터(242,243)을 구비한다. 여기서 atz<4:6>은 at<4:6>의 인버젼된 어드레스 신호를 지칭한다. 본 발명은, CL을 결정하기 위해 at<4:6>의 어드레스 신호를 사용하여, CL1 부터 CL4까지의 4개의 CL을 결정하며, 더 많은 수의 CL을 결정할 경우에도 동일하게 적용된다.The fourth selector 240 is a series of fifth and sixth inverters connected in series to receive the output signals of the second and second gates 241 and CL1 that receive CL1, CL3, and CL4 and to output CL2. (242,243). Where atz <4: 6> refers to the inverted address signal of at <4: 6>. The present invention uses the address signals of at <4: 6> to determine CL, determines four CLs from CL1 to CL4, and applies equally to determining a larger number of CLs.

이하, 도 1 및 도 2를 참조하여 본 발명에 따른 카스 레이턴시 선택 회로의 동작을 상술하기로 한다.Hereinafter, the operation of the cascading latency selection circuit according to the present invention will be described in detail with reference to FIGS. 1 and 2.

도 2에는 어드레스 신호에 따른 콤보 메모리 장치의 CL 선택표를 도시한다.2 shows a CL selection table of a combo memory device according to an address signal.

먼저, 메모리 장치가 DDR 동작일 경우, CL1은 필요하지 않다. 따라서, 제어신호(ddr)가 하이 레벨일 경우, 어드레스 신호(at<4:6>)에 관련없이 제 1 선택부(210)을 디스에이블시키며, 제어신호(ddr)가 로우레벨 즉, 메모리 장치가 SDR 동작일 경우에는, "at<4>", "at<5>" 및 "at<6>"가 각각 "1","0" 및 "0"이 되어 "CL1"이 선택될 수 있다. 또한, "CL3" 및 "CL4"는 메모리 장치가 DDR 및 SDR 동작일 경우, 동일한 어드레스 신호에 의해 선택될 수 있다. 그리고, 제 4 선택부(240)의 경우에는, CL1, CL3 및 CL4 중 하나라도 하이 레벨을 가지면, CL2를 로우 레벨로 잡아두게 되고, CL1, CL3 및 CL4가 모두 로우 레벨을 가지면, CL2가 하이 레벨이 되어 선택된다. 그러므로, 본 발명에서는 CL2를 기본값으로 설정하고, 입력되는 어드레스 신호(at<4:6>) 및 제어신호(ddr)에 따라 CL이 선택될 수 있다.First, when the memory device is DDR operation, CL1 is not necessary. Therefore, when the control signal ddr is at the high level, the first selector 210 is disabled regardless of the address signal at <4: 6>, and the control signal ddr is at the low level, that is, the memory device. Is SDR operation, "at <4>", "at <5>" and "at <6>" become "1", "0", and "0", respectively, so that "CL1" may be selected. . In addition, "CL3" and "CL4" may be selected by the same address signal when the memory device is a DDR and SDR operation. In the case of the fourth selector 240, if any one of CL1, CL3, and CL4 has a high level, CL2 is held at a low level. If all of CL1, CL3, and CL4 have a low level, CL2 is high. It becomes level and is selected. Therefore, in the present invention, CL2 can be set as a default value, and CL can be selected according to the input address signal at <4: 6> and the control signal ddr.

이상에서 살펴본 바와 같이, 본 발명에 따른 콤보 메모리 장치용 카스 레이턴시 선택 회로는, 제어신호(ddr)와 어드레스 신호에(at<4:6>)사용하여, CL을 선택함으로써, DDR 및 SDR 동작 모두에 적용할 수 있다. As described above, the cascade latency selection circuit for a combo memory device according to the present invention uses both the control signal ddr and the address signal (at <4: 6>) to select CL, thereby providing both DDR and SDR operations. Applicable to

본 발명의 상기한 바와 같은 구성에 따라, DDR 및 SDR 동작을 동시에 구현하는 콤보 메모리 제품에서 하나의 CL 선택 회로를 사용함으로써, DDR 동작 및 SDR 동작을 원할하게 구현할 수 있다.According to the above-described configuration of the present invention, by using one CL selection circuit in a combo memory product that simultaneously implements DDR and SDR operations, DDR operations and SDR operations can be smoothly implemented.

본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 자긴 자는 용이하게 알 수 있다. While the invention has been shown and described with reference to certain preferred embodiments, the invention is not so limited, and the invention is not limited to the spirit and scope of the invention as set forth in the following claims. Those skilled in the art can readily appreciate that these various modifications and variations can be made.

Claims (6)

메모리 장치가 DDR 모드 또는 SDR 모드 인지를 선택하는 제어신호와 어드레스 신호를 조합하여 상기 DDR 모드와 상기 SDR 모드 중에서 어느 하나를 위해서만 사용되는 제 1 카스 레이턴시를 선택하도록 구성된 제 1 선택부; 및A first selector configured to select a first cascade latency used only for either the DDR mode or the SDR mode by combining an address signal with a control signal for selecting whether a memory device is a DDR mode or an SDR mode; And 상기 어드레스 신호를 조합하여 상기 DDR 모드와 상기 SDR 모드 공용으로 사용되는 제 2 카스 레이턴시를 선택하도록 구성된 제 2 선택부를 포함하는 콤보 메모리용 카스 레이턴시 선택 회로.And a second selector configured to combine the address signals to select a second cas latency that is used in common for the DDR mode and the SDR mode. 제 1 항에 있어서,The method of claim 1, 상기 제 1 선택부는The first selector 상기 어드레스 신호를 부정 논리곱하도록 구성된 제 1 논리 소자, 및A first logic element configured to negatively AND the address signal, and 상기 제 1 논리 소자의 출력과 상기 제어신호를 부정 논리합하여 상기 제 1카스 레이턴시를 결정하도록 구성된 제 2 논리 소자를 포함하는 콤보 메모리용 카스 레이턴시 선택 회로.And a second logic element configured to negate the output of the first logic element and the control signal to determine the first cascade latency. 제 1 항에 있어서,The method of claim 1, 상기 제 2 선택부는The second selector 상기 어드레스 신호를 논리곱하여 상기 제 2 카스 레이턴시를 결정하도록 구성된 하나 또는 그 이상의 논리 소자를 포함하는 콤보 메모리용 카스 레이턴시 선택 회로. And one or more logic elements configured to logically multiply said address signal to determine said second cascaded latency. 콤보 메모리 장치용 카스 레이턴시 선택 방법으로서,As a cascade latency selection method for a combo memory device, (a) 어드레스 신호와 DDR 모드 또는 SDR 모드 인지를 선택하는 제어신호를 입력 받는 단계;(a) receiving an address signal and a control signal for selecting whether the DDR mode or the SDR mode is input; (b) DDR 모드와 SDR 모드 중에서 어느 하나를 위해서만 사용되는 제 1 카스 레이턴시를 상기 어드레스 신호와 상기 제어신호에 따라 선택하는 단계; 및(b) selecting, according to the address signal and the control signal, a first cascade latency used only for one of a DDR mode and an SDR mode; And (c) 상기 DDR 모드와 상기 SDR 모드 공용으로 사용되는 제 2 카스 레이턴시를 상기 어드레스 신호에 따라 선택하는 단계를 포함하는 콤보 메모리 장치용 카스 레이턴시 선택 방법.and (c) selecting, according to the address signal, a second cas latency that is used in common between the DDR mode and the SDR mode. 제 4 항에 있어서,The method of claim 4, wherein 상기 (b) 단계는Step (b) is 상기 어드레스 신호의 조합에 따라 정해진 상기 제 1 카스 레이턴시를 상기 제어신호에 따라 선택 또는 선택하지 않는 콤보 메모리 장치용 카스 레이턴시 선택 방법.And a method for selecting or not selecting the first cascaded latency determined according to the combination of the address signals according to the control signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 (b) 단계는Step (b) is 상기 제어신호가 상기 DDR 모드를 정의하는 레벨이면 상기 어드레스 신호와 상관없이 상기 제 1 카스 레이턴시를 선택하지 않는 콤보 메모리 장치용 카스 레이턴시 선택 방법.And the first latency is not selected regardless of the address signal if the control signal is at a level defining the DDR mode.
KR1020040107939A 2004-12-17 2004-12-17 Selecting Circuit or method of CAS latency for combo memory KR101003113B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040107939A KR101003113B1 (en) 2004-12-17 2004-12-17 Selecting Circuit or method of CAS latency for combo memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040107939A KR101003113B1 (en) 2004-12-17 2004-12-17 Selecting Circuit or method of CAS latency for combo memory

Publications (2)

Publication Number Publication Date
KR20060068973A KR20060068973A (en) 2006-06-21
KR101003113B1 true KR101003113B1 (en) 2010-12-21

Family

ID=37163207

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040107939A KR101003113B1 (en) 2004-12-17 2004-12-17 Selecting Circuit or method of CAS latency for combo memory

Country Status (1)

Country Link
KR (1) KR101003113B1 (en)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000065736A (en) * 1999-04-08 2000-11-15 김영환 A synchronous DRAM for extending Cas Latency
KR20010009843A (en) * 1999-07-14 2001-02-05 김영환 A QFCB siganl generator for read operation in DDR SDRAM
KR100311044B1 (en) * 1999-10-05 2001-10-18 윤종용 Latency determination circuit capable of adjusting latency number according to clock frequency and method of determining of latency thereof
KR20050101864A (en) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 Dqs generating circuit in a ddr memory device and method of generating the dqs

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000065736A (en) * 1999-04-08 2000-11-15 김영환 A synchronous DRAM for extending Cas Latency
KR20010009843A (en) * 1999-07-14 2001-02-05 김영환 A QFCB siganl generator for read operation in DDR SDRAM
KR100311044B1 (en) * 1999-10-05 2001-10-18 윤종용 Latency determination circuit capable of adjusting latency number according to clock frequency and method of determining of latency thereof
KR20050101864A (en) * 2004-04-20 2005-10-25 주식회사 하이닉스반도체 Dqs generating circuit in a ddr memory device and method of generating the dqs

Also Published As

Publication number Publication date
KR20060068973A (en) 2006-06-21

Similar Documents

Publication Publication Date Title
KR101150560B1 (en) Word-line driver using level shifter at local control circuit
US6573754B2 (en) Circuit configuration for enabling a clock signal in a manner dependent on an enable signal
US7701265B2 (en) Power-on reset circuit using flip-flop and semiconductor device having such power-on reset circuit
US7426254B2 (en) Shift register comprising electrical fuse and related method
US8295100B2 (en) Pipe latch circuit and method for operating the same
GB2221072A (en) Programmable sequential-code recognition circuit
JP2003044349A (en) Register and signal generating method
KR20150016908A (en) Flip-flop circuit for inserting zero-delay bypass mux and operating method thereof
KR100518604B1 (en) Data inversion circuit of semiconductor device for performing inversion operation based on the interval for reading data and data inversion method using the same
US7102386B2 (en) Reconfigurable electronic device having interconnected data storage devices
KR101003113B1 (en) Selecting Circuit or method of CAS latency for combo memory
US7378879B1 (en) Decoding systems and methods
US6885595B2 (en) Memory device
KR100925030B1 (en) Singnal Selecting Circuit and Semiconductor Memory Device including thereof
JP2007258765A (en) Semiconductor device
KR19990083405A (en) Semiconductor memory device
US9053776B2 (en) Setting information storage circuit and integrated circuit chip including the same
JP4384792B2 (en) I / O circuit
US7266581B2 (en) Arithmetic circuit
KR100192583B1 (en) Output buffer circuit
KR100949267B1 (en) Seiconductor memory device and thereof control method
JPH07249739A (en) Semiconductor device
US7830180B2 (en) Noise protector
JPH10125056A (en) Semiconductor memory
US6522181B1 (en) Semiconductor memory apparatus which can easily attain reduction of access time

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee