KR20000065736A - A synchronous DRAM for extending Cas Latency - Google Patents

A synchronous DRAM for extending Cas Latency Download PDF

Info

Publication number
KR20000065736A
KR20000065736A KR1019990012364A KR19990012364A KR20000065736A KR 20000065736 A KR20000065736 A KR 20000065736A KR 1019990012364 A KR1019990012364 A KR 1019990012364A KR 19990012364 A KR19990012364 A KR 19990012364A KR 20000065736 A KR20000065736 A KR 20000065736A
Authority
KR
South Korea
Prior art keywords
data
output
cas latency
latency
stored data
Prior art date
Application number
KR1019990012364A
Other languages
Korean (ko)
Other versions
KR100596839B1 (en
Inventor
김상수
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019990012364A priority Critical patent/KR100596839B1/en
Publication of KR20000065736A publication Critical patent/KR20000065736A/en
Application granted granted Critical
Publication of KR100596839B1 publication Critical patent/KR100596839B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

PURPOSE: A synchronous DRAM extending CAS latency is provided which can diversify the function of a system by enabling a user to output at a desired period. CONSTITUTION: A synchronous DRAM extends the function of CAS latency to 5 by comprising a function of inversion and CAS latency 4 between a pipe register and a data output buffer(9,11,13) and a function in the data output buffer. The synchronous DRAM comprises: a pipe register part(1,3,5) comprising three pipe registers latching stored data of a memory cell sequentially; a CAS latency 4 and inversion circuit part(7) which performs the function of CAS latency 4 by outputting the stored data by a CAS latency 4 signal enabled in a third clock after read command by latching the stored data of the pipe register part sequentially, and outputting the stored data normally or inversely by an inversion signal; and the data output buffer performing the function of CAS latency 5 by outputting the stored data to the external by a CAS latency 5 signal enabled in a fourth clock after read command by latching the stored data of the CAS latency 4 and inversion circuit part sequentially.

Description

카스 레이턴시를 확장시킨 싱크로너스 디램{A synchronous DRAM for extending Cas Latency}A synchronous DRAM for extending Cas Latency

본 발명은 카스 레이턴시를 확장시킨 싱크로너스 디램에 관한 것으로서, 보다 상세하게는 외부로부터 인가되는 리드명령 후 메모리 셀의 저장데이터가 몇번째 클럭에서부터 출력되는지를 나타내는 카스 레이턴시를 최대 5까지 확장시켜 시스템 사용자들이 용이하게 출력정보의 폭을 조절하고, 출력정보를 반전출력할 수 있도록 한 카스 레이턴시를 확장시킨 싱크로너스 디램에 관한 것이다.The present invention relates to a synchronous DRAM that extends a cas latency. More specifically, the system user can expand the cas latency by up to 5, indicating from which clock the stored data of a memory cell is output after a read command applied from the outside. The present invention relates to a synchronous DRAM in which the cas latency is expanded so that the width of the output information can be easily adjusted and the output information can be inverted.

일반적으로, 외부로부터 입력되는 클럭신호에 동기되어 구동되는 싱크로너스 디램(SDRAM)과 같은 반도체 메모리 소자는 카스 레이턴시(CAS Latency) 기능이 존재한다.In general, a semiconductor memory device such as a synchronous DRAM (SDRAM) driven in synchronization with a clock signal input from an external device has a cas latency function.

상기 카스 레이턴시(CAS Latency)는 클럭신호의 라이징 에지에서 리드명령이 들어온 이후 메모리 셀에 저장되어 있던 데이터가 몇번째 클럭부터 칩 외부로 출력되는지를 의미한다.The CAS latency refers to from which clock the data stored in the memory cell is output to the outside of the chip after the read command is received at the rising edge of the clock signal.

도 1은 종래기술에 따른 파이프라인 구조의 데이터 출력경로의 블록도로서, 메모리 셀에 저장된 데이터를 원하는 주기에 읽어내는 기능을 한다.1 is a block diagram of a data output path of a pipeline structure according to the prior art, and serves to read data stored in a memory cell at a desired period.

상기의 원하는 주기란 카스 레이턴시 1, 2 그리고 3의 기능 즉, 외부로부터 리드명령이 입력된 이후 첫 번째 클럭, 두 번째 클럭 또는 세 번째 클럭에서 저장데이터가 출력됨을 의미한다.The desired period means that the stored data is output at the first clock, the second clock, or the third clock after the functions of the cascade latency 1, 2, and 3 are input.

상기 도 1은 16비트의 데이터 리드경로로, 각 리드데이터는 글로벌 데이터 버스라인을 경유하여 세 개의 파이프레지스터로 이루어진 파이프라인 구조를 통해 출력된다.1 is a 16-bit data lead path, and each lead data is output through a pipeline structure consisting of three pipe registers via a global data bus line.

상기 파이프라인 구조를 갖는 데이터 출력경로의 동작은 도 3에 도시된 바와같이 클럭신호의 라이징 에지에서 리드명령이 입력되면, 메모리 셀에 저장되어 있던 데이터는 프리페취 신호(pfetch0)에 의해 각 파이프레지스터 0에 래치된다.In the operation of the data output path having the pipeline structure, as shown in FIG. 3, when a read command is input at the rising edge of the clock signal, the data stored in the memory cell is stored in each pipe register by the prefetch signal pfetch0. Latched to zero.

이후 프리페취 신호(pfetch1)에 의해 다음 클럭에서 셀 데이터가 파이프레지스터 1에 입력되고, 이때 파이프레지스터 0에 래치되어 있던 데이터는 파이프카운터 신호(pocnt1)에 의해 출력되어 데이터 출력버퍼들(9, 11, 13)로 전달된다.After that, the cell data is input to the pipe register 1 at the next clock by the prefetch signal pfetch1, and the data latched to the pipe register 0 is output by the pipe counter signal pocnt1 to output the data output buffers 9 and 11. , 13).

데이터 출력버퍼들(9, 11, 13)은 도 2에 도시된 바와같이 로직하이의 제어신호(doffz)를 입력받아 최종적으로 데이터들을 칩 외부로 출력한다.As illustrated in FIG. 2, the data output buffers 9, 11, and 13 receive a logic high control signal doffz and finally output data to the outside of the chip.

이와같이 종래의 데이터 리드패스에서는 리드명령이 인가된 후 첫 번째 클럭에서 메모리 셀의 데이터가 파이프레지스터 0에 래치되고, 두 번째 클럭에서 파이프레지스터 0에 래치되어 있던 데이터가 데이터 출력버퍼들(9, 11, 13)로 전달되어 래치되며, 세 번째 클럭에서 최종적으로 출력되는 이른바 카스 레이턴시 3의 기능을 수행한다.As described above, in the conventional data read pass, after the read command is applied, the data of the memory cell is latched to the pipe register 0 at the first clock, and the data latched to the pipe register 0 at the second clock is stored in the data output buffers 9 and 11. , 13), and latched, and performs a function of so-called cascade latency 3 which is finally output from the third clock.

따라서, 최대 3의 카스 레이턴시 기능을 수행하는 종래의 파이프라인 구조를 갖는 데이터 출력경로를 갖춘 시스템을 사용하는 사용자들은 카스 레이턴시 4 또는 카스 레이턴시 5와 같이 출력되는 정보의 폭을 보다 다양화하고자 할때 한계가 있다.Therefore, users of systems with data output paths having a conventional pipelined structure that performs a maximum of 3 cascaded latency functions may wish to diversify the width of information output such as cascaded 4 or cascaded 5 There is a limit.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 파이프레지스터 출력단과 데이터 출력버퍼 입력단 사이에 카스 레이턴시 4의 기능과 저장데이터를 반전출력할 수 있는 기능을 구비하고, 데이터 출력버퍼에 래치회로를 추가하여 사용자가 원하는 주기에서 데이터를 출력할 수 있도록 하여 시스템의 기능을 다양화할 수 있는 카스 레이턴시를 확장시킨 싱크로너스 디램을 제공함에 그 목적이 있다.The present invention was devised to solve the above-mentioned problems of the prior art, and has a function of cascading latency 4 and a function of inverting and storing stored data between a pipe register output terminal and a data output buffer input terminal. The purpose is to provide a synchronous DRAM that expands the cascaded latency to add various latch circuits so that the user can output data in a desired cycle.

상기와 같은 목적 달성을 위한 본 발명에 따른 카스 레이턴시를 확장시킨 싱크로너스 디램은 메모리 셀의 저장데이터를 순차적으로 래치하는 세개의 파이프레지스터로 이루어지는 파이프레지스터부와;According to an embodiment of the present invention, a synchronous DRAM that extends a cas latency according to an embodiment of the present invention comprises: a pipe register unit comprising three pipe registers sequentially latching stored data of a memory cell;

상기 파이프레지스터부의 저장데이터를 순차적으로 래치하여 리드명령후 세번째 클럭에서 인에이블되는 카스 레이턴시 4 신호에 의해 상기 저장데이터를 출력하여 카스 레이턴시 4의 기능을 수행하며, 반전신호에 의해 저장데이터를 정상적으로 또는 반전출력하는 카스 레이턴시 4 및 반전회로부와;The stored data is sequentially latched to output the stored data by the cas latency 4 signal enabled at the third clock after a read command, and performs the function of cas latency 4, and the stored data is normally A cascade latency 4 and an inverting circuit unit for inverting output;

상기 카스 레이턴시 4 및 반전회로부의 저장데이터를 래치하여 리드명령후 네번째 클럭에서 인에이블되는 카스 레이턴시 5 신호에 의해 저장데이터를 칩 외부로 출력하여 카스 레이턴시 5 기능을 수행하는 데이터 출력버퍼를 구비함을 특징으로 한다.And a data output buffer configured to latch the stored data of the cascade latency 4 and the inversion circuit unit to output the stored data to the outside of the chip by the cascade latency 5 signal enabled at the fourth clock after a read command. It features.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.

이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 종래기술에 따른 파이프라인 구조의 데이터 출력경로의 블록도.1 is a block diagram of a data output path of a pipeline structure according to the prior art;

도 2는 종래기술에 따른 데이터 출력버퍼의 회로도.2 is a circuit diagram of a data output buffer according to the prior art.

도 3은 도 1에서 카스 레이턴시가 3인 경우의 동작타이밍도.FIG. 3 is an operation timing diagram when the cas latency is 3 in FIG. 1. FIG.

도 4는 본 발명에 따른 카스 레이턴시 4와 5의 기능을 갖는 파이프라인 구조의 데이터 출력경로의 블록도.4 is a block diagram of a data output path of a pipeline structure with functions of CAS latency 4 and 5 in accordance with the present invention.

도 5는 도 4의 카스 레이턴시 4와 반전 리드데이터용 회로도.FIG. 5 is a circuit diagram for cas latency 4 and inverted read data of FIG. 4; FIG.

도 6은 카스 레이턴시 5를 위한 데이터 출력버퍼 회로도.6 is a data output buffer circuit diagram for Cas Latency 5. FIG.

도 7은 도 4에서 카스 레이턴시가 4인 경우의 동작타이밍도.7 is an operation timing diagram when the cas latency is 4 in FIG.

도 8은 도 4에서 카스 레이턴시가 5인 경우의 동작타이밍도.FIG. 8 is an operation timing diagram when the cas latency is 5 in FIG. 4. FIG.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

1, 3, 5 : 파이프레지스터부 7 : 카스 레이턴시 4 및 반전회로부1, 3, 5: Pipe register part 7: Cass latency 4 and inverting circuit part

9, 11, 13 : 데이터 출력버퍼9, 11, 13: Data output buffer

도 4는 본 발명에 따른 카스 레이턴시 4와 5의 기능을 갖는 파이프라인 구조의 데이터 출력경로의 블록도로서, 글로벌 데이터 버스라인을 통해 전달되는 저장데이터를 래치하기 위해 3개의 파이프레지스터로 이루어지는 16비트 구조의 파이프레지스터부들(1, 3, 5)과; 상기 파이프레지스터들로부터 출력되는 데이터를 일정시간 래치후 출력하는 카스 레이턴시 4 및 반전회로부(7)와; 상기 카스 레이턴시 4 및 반전회로부(7)로부터 출력되는 데이터를 입력받아 한 싸이클 후에 출력하므로써 카스 레이턴시 5의 기능을 수행하는 데이터 출력버퍼들(9, 11, 13)로 구성된다.FIG. 4 is a block diagram of a data output path of a pipeline structure having functions of CAS latency 4 and 5 according to the present invention. FIG. Pipe register portions (1, 3, 5) of the structure; A cascade latency 4 and an inversion circuit unit 7 for outputting the data outputted from the pipe registers after latching for a predetermined time; It consists of data output buffers 9, 11, 13 that perform the function of cas latency 5 by receiving the data output from the cascade latency 4 and the inversion circuit unit 7 and outputting one cycle later.

상기 도 4의 파이프라인 구조의 데이터 출력경로는 다음과 같이 동작한다.The data output path of the pipeline structure of FIG. 4 operates as follows.

메모리 셀의 저장데이터는 글로벌 데이터 버스라인을 통해 GIO 0내지 GIO 15의 16비트가 동시에 각 파이프레지스터부들(1, 3, 5)로 입력되고, 상기 각 저장데이터는 파이프라인 구조의 리드패스를 통해 카스 레이턴시 4의 기능을 수행하는데, 상기 카스 레이턴시 4 및 반전회로부(7)는 파이프레지스터부들(1, 3, 5)로부터 출력되는 데이터를 래치하여 카스 레이턴시 4의 기능을 수행하며, 동시에 반전신호에 의해 저장데이터를 반전출력하는 기능을 한다.16 bits of GIO 0 to GIO 15 are simultaneously input to each of the pipe registers 1, 3, and 5 through the global data bus line. The CAS latency 4 and the reverse latency circuit 7 perform the function of CAS latency 4 by latching data output from the pipe registers 1, 3, and 5. This function reverses the stored data.

도 5는 도 4의 카스 레이턴시 4와 반전 리드데이터용 회로도로서, 카스 레이턴시 4(cl4) 신호와 외부클럭으로부터 만들어지는 제어신호(clkp4)를 논리연산하는 낸드게이트(ND)와; 파이프레지스터부(1, 3, 5)의 출력데이터를 일정시간 래치하는 제1 인버터(IV1)와 제2 인버터(IV2)로 구성되는 래치부와; 상기 낸드게이트(ND) 출력신호에 의해 턴온되어 상기 래치회로부의 출력을 전달하는 엔모스형 트랜지스터와 피모스형 트랜지스터로 구성되는 제1 트랜스미션게이트(T1)와; 상기 제1 트랜스미션게이트(T1)의 출력데이터를 반전하여 데이터 출력버퍼들(9, 11, 13)의 입력단으로 출력하는 제4 인버터(IV4)와; 반전신호에 의해 턴온되어 상기 제4 인버터(IV4) 출력데이터를 데이터 출력버퍼(9, 11, 13)들로 전달하는 제2 트랜스미션게이트(T2) 및 제3 트랜스미션게이트(T3)로 구성된다.FIG. 5 is a circuit diagram for the cascade latency 4 and the inverted read data of FIG. 4, which includes a NAND gate ND for logically computing a cascade latency 4 (cl4) signal and a control signal clkp4 generated from an external clock; A latch unit including a first inverter IV1 and a second inverter IV2 for latching output data of the pipe registers 1, 3, and 5 for a predetermined time; A first transmission gate (T1) consisting of an NMOS transistor and a PMOS transistor which are turned on by the NAND gate (ND) output signal and transfer an output of the latch circuit unit; A fourth inverter IV4 inverting the output data of the first transmission gate T1 and outputting the inverted data to the input terminals of the data output buffers 9, 11, and 13; A second transmission gate T2 and a third transmission gate T3 are turned on by the inversion signal and transfer the output data of the fourth inverter IV4 to the data output buffers 9, 11, and 13.

도 6은 카스 레이턴시 5를 위한 데이터 출력버퍼 회로도로, 카스 레이턴시 4 및 반전회로부(7)의 풀업 출력데이터를 래치하는 제1 인버터(IV1)와 제2 인버터(IV2)로 구성되는 제1 래치부와; 풀다운 출력데이터를 래치하는 제3 인버터(IV3)와 제4 인버터(IV4)로 구성되는 제2 래치부와; 게이트로 데이터 출력 제어신호가 인가되고 제1 래치부 출력단과 접지전위단 사이에 연결되는 제1 엔모스형 트랜지스터(MN1)와; 게이트로 데이터 출력 제어신호가 인가되고 상기 제2 래치부 출력단과 접지전위단 사이에 연결되는 제2 엔모스형 트랜지스터(MN2)와; 상기 제1 래치부 출력단과 제2 래치부 출력단에 접속되는 제1 낸드게이트(ND1)와 제2 낸드게이트(ND2)로 구성되는 플립플롭과; 카스 레이턴시 5의 제어를 받으며 상기 제1 낸드게이트(ND1) 출력전위를 전달하는 제1 트랜스미션게이트(T1)와; 상기 카스 레이턴시 5의 제어를 받으며 상기 제2 낸드게이트(ND2) 출력전위를 전달하는 제2 트랜스미션게이트(T2)와; 전원전압 인가단과 상기 제1 트랜스미션게이트(T1) 출력단 사이에 연결되며 게이트로 데이터 출력 제어신호가 인가되는 제1 피모스형 트랜지스터(MP1)와; 전원전압 인가단과 상기 제2 트랜스미션게이트(T2) 출력단 사이에 연결되며 게이트로 상기 데이터 출력 제어신호가 인가되는 제2 피모스형 트랜지스터(MP2)와; 상기 제1 트랜스미션게이트(T1) 출력전위를 일정시간 래치하는 제6 인버터(IV6)와 제7 인버터(IV7)로 이루어지는 제3 래치부와; 상기 제2 트랜지스미션게이트 출력전위를 일정시간 래치하는 제8 인버터(IV8)와 제9 인버터(IV9)로 구성되는 제4 래치부와; 상기 제3 래치부에 의해 턴온되어 데이터를 출력하는 제3 피모스형 트랜지스터(MP3)와; 상기 제4 래치부에 의해 턴온되어 데이터를 출력하는 제3 엔모스형 트랜지스터(MN3)로 구성된다.FIG. 6 is a circuit diagram illustrating a data output buffer for the cascade latency 5. The first latch unit includes a first inverter IV1 and a second inverter IV2 for latching pull-up output data of the cascade latency 4 and the inversion circuit unit 7. Wow; A second latch portion including a third inverter IV3 and a fourth inverter IV4 for latching pull-down output data; A first NMOS transistor MN1 connected to the gate and having a data output control signal applied between the first latch unit output terminal and the ground potential terminal; A second NMOS transistor (MN2) connected to a gate and outputting a data output control signal between the second latch unit output terminal and a ground potential terminal; A flip-flop including a first NAND gate (ND1) and a second NAND gate (ND2) connected to the first latch unit output terminal and the second latch unit output terminal; A first transmission gate T1 under the control of the cascade latency 5 and transferring the output potential of the first NAND gate ND1; A second transmission gate T2 under the control of the cascade latency 5 and transferring the output potential of the second NAND gate ND2; A first PMOS transistor MP1 connected between a power supply voltage applying terminal and an output terminal of the first transmission gate T1 and to which a data output control signal is applied to a gate; A second PMOS transistor MP2 connected between a power supply voltage applying terminal and an output terminal of the second transmission gate T2 and to which the data output control signal is applied to a gate; A third latch portion including a sixth inverter IV6 and a seventh inverter IV7 which latch the output potential of the first transmission gate T1 for a predetermined time; A fourth latch unit including an eighth inverter IV8 and a ninth inverter IV9 for latching the second transition gate output potential for a predetermined time; A third PMOS transistor MP3 turned on by the third latch unit to output data; The third NMOS transistor MN3 is turned on by the fourth latch unit to output data.

이하에서는 상기한 구성으로 이루어진 본 발명에 대한 동작관계를 도 7과 도 8에 도시된 동작타이밍도를 참조하여 살펴본다.Hereinafter, an operation relationship of the present invention having the above configuration will be described with reference to the operation timing diagrams shown in FIGS. 7 and 8.

먼저, 카스 레이턴시 4의 기능을 갖는 경우, 도 7에 도시된 바와같이 클럭신호의 한 라이징 에지에서 리드명령이 입력되면 메모리 셀에 저장되어 있던 데이터는 프리페취 신호(pfetch0)가 간여한 글로벌 데이터 버스라인을 통해 파이프레지스터 0에 입력된다.First, in case of having the function of cascade latency 4, when a read command is input at one rising edge of the clock signal as shown in FIG. 7, the data stored in the memory cell is stored in the global data bus containing the prefetch signal pfetch0. Input to pipe register 0 through the line.

그 다음, 다음 클럭에서 두 번째 데이터가 파이프레지스터 1에 입력되고, 이때 파이프레지스터 0에 래치되어 있던 데이터는 파이프 카운터(pocnt1)에 의해 카스 레이턴시 4 및 반전회로부(7)에 입력된다.Then, the second data is input to the pipe register 1 at the next clock, and the data latched to the pipe register 0 is input to the cas latency 4 and the inversion circuit section 7 by the pipe counter pocnt1.

다음 클럭에서 세 번째 데이터가 파이프레지스터 2에 입력되고, 이때 파이프레지스터 1에 래치되어 있던 데이터는 파이프 카운터(pocnt2)에 의해 카스 레이턴시 4 및 반전회로부(7)에 입력된다.The third data is input to the pipe register 2 at the next clock, and the data latched to the pipe register 1 is input to the cas latency 4 and the inversion circuit unit 7 by the pipe counter pocnt2.

이때, 카스 레이턴시 4 및 반전회로부(7)에 래치되어 있던 데이터는 카스 레이턴시 4 신호(cl4)와 클럭신호로부터 만들어지는 제어신호(clkp4)의 논리조합으로 만들어지는 낸드게이트(ND) 출력신호에 의해 턴온되는 제1 트랜스미션게이트(T1)를 통해 도 6의 데이터 출력버퍼들(9, 11, 13)로 입력되어 래치된다.At this time, the data latched in the cascade latency 4 and the inversion circuit section 7 is caused by the NAND gate (ND) output signal generated by the logical combination of the cascade latency 4 signal cl4 and the control signal clkp4 generated from the clock signal. The data output buffers 9, 11, and 13 of FIG. 6 are input and latched through the turned-on first transmission gate T1.

마지막으로 네 번째 클럭에서 데이터 출력버퍼들(9, 11, 13)에 래치되어 있던 데이터는 칩 외부로 출력되어 카스 레이턴시 4의 기능을 수행한다.Finally, the data latched to the data output buffers 9, 11, and 13 at the fourth clock is output to the outside of the chip to perform the function of CAS latency 4.

또한, 도 5에서 반전신호가 로직로우이면 출력데이터는 제2 트랜스미션게이트(T2)를 통해 전달되므로 출력데이터는 반전출력된다.In addition, in FIG. 5, when the inversion signal is logic low, the output data is transmitted through the second transmission gate T2, and thus the output data is inverted and output.

이와같이, 메모리 셀에 저장되어 있던 데이터는 카스 레이턴시 4 및 반전회로부(7)를 통해 리드명령이 입력된 후 네 번째 클럭에서 최종적으로 데이터가 출력되어 기존보다 한 클럭 이후에 데이터를 출력시킬 수 있다.In this manner, the data stored in the memory cell is finally output at the fourth clock after the read command is input through the cas latency 4 and the inversion circuit unit 7, and the data can be output one clock later than the conventional one.

도 7은 도 4에서 카스 레이턴시가 4인 경우의 동작타이밍도를, 도 8은 도 4에서 카스 레이턴시가 5인 경우의 동작타이밍도를 각각 도시한 것으로, 이하에서는 카스 레이턴시 5를 수행하는 과정을 살펴본다.FIG. 7 illustrates an operation timing diagram when the cas latency is 4 in FIG. 4, and FIG. 8 illustrates an operation timing diagram when the cas latency is 5 in FIG. 4. Hereinafter, a process of performing the cas latency 5 is performed. Take a look.

이는 카스 레이턴시 4 및 반전회로부(7)에 의해 이루어지는 카스 레이턴시 4의 기능과 데이터 출력버퍼(9, 11, 13)를 통해 이루어지는 카스 레이턴시 1의 합으로 나타난다.This is represented by the sum of the cascade latency 4 function made by the cascade latency 4 and the inversion circuit unit 7 and the cascade latency 1 made through the data output buffers 9, 11, 13.

즉, 네 번째 클럭에서 도 6의 제1, 제2 래치부에 래치되어 있던 데이터는 리드명령 이후 다섯 번째 클럭에서 카스 레이턴시 5 신호(cl5)를 인가시켜 제1, 제2 트랜스미션게이트(T2)를 턴온시켜 카스 레이턴시 5의 기능을 수행한다.That is, in the fourth clock, the data latched in the first and second latches of FIG. 6 applies the CAS latency 5 signal cl5 to the fifth clock after the read command to access the first and second transmission gates T2. Turn on to perform the function of CAS Latency 5.

이상에서 살펴본 바와 같이, 본 발명은 싱크로너스 디램에서 카스 레이턴시 3기능을 4 내지 5까지 확장시킴으로써 그래픽 기능이 강화되고, 저장데이터를 정상적으로 또는 반전출력시킴으로써 그래픽의 기능을 보완하는 효과가 있다.As described above, the present invention enhances the graphics function by extending the CAS latency 3 function from 4 to 5 in the synchronous DRAM, and complements the function of the graphic by normally or inverting the stored data.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.

Claims (4)

메모리 셀의 저장데이터를 순차적으로 래치하는 세개의 파이프레지스터로 이루어지는 파이프레지스터부와;A pipe register section comprising three pipe registers for sequentially latching stored data of the memory cell; 상기 파이프레지스터부의 저장데이터를 순차적으로 래치하여 리드명령후 세번째 클럭에서 인에이블되는 카스 레이턴시 4 신호에 의해 상기 저장데이터를 출력하여 카스 레이턴시 4의 기능을 수행하며, 반전신호에 의해 저장데이터를 정상적으로 또는 반전출력하는 카스 레이턴시 4 및 반전회로부와;The stored data is sequentially latched to output the stored data by the cas latency 4 signal enabled at the third clock after a read command, and performs the function of cas latency 4, and the stored data is normally A cascade latency 4 and an inverting circuit unit for inverting output; 상기 카스 레이턴시 4 및 반전회로부의 저장데이터를 래치하여 리드명령후 네번째 클럭에서 인에이블되는 카스 레이턴시 5 신호에 의해 저장데이터를 칩 외부로 출력하여 카스 레이턴시 5 기능을 수행하는 데이터 출력버퍼를 구비함을 특징으로 하는 카스 레이턴시를 확장시킨 싱크로너스 디램.And a data output buffer configured to latch the stored data of the cascade latency 4 and the inversion circuit unit to output the stored data to the outside of the chip by the cascade latency 5 signal enabled at the fourth clock after a read command. Synchronous DRAM with extended cas latency. 제 1 항에 있어서,The method of claim 1, 상기 카스 레이턴시 4 및 반전회로부는 리드명령후 세번째 클럭에서 인에이블되는 카스 레이턴시 4 신호와 클럭신호로부터 만들어지는 제어신호를 논리연산하는 논리게이트 수단과;The cas latency 4 and inverting circuit section comprises logic gate means for performing a logic operation on a control signal generated from a cas latency 4 signal and a clock signal enabled at a third clock after a read command; 상기 파이프레지스터부의 출력데이터를 순차적으로 래치하는 래치수단과;Latch means for sequentially latching output data of the pipe register; 상기 논리게이트 수단의 출력신호에 의해 턴온되어 상기 래치수단의 저장데이터를 순차적으로 전달하는 제1 스위칭수단과;First switching means which is turned on by the output signal of the logic gate means and sequentially transfers the stored data of the latch means; 상기 스위칭수단으로부터 출력되는 데이터를 반전신호의 로직레벨에 따라 정상적으로 또는 반전출력하는 제2 스위칭수단을 구비함을 특징으로 하는 카스 레이턴시를 확장시킨 싱크로너스 디램.And a second switching means for normally or inverting the data output from the switching means in accordance with a logic level of the inversion signal. 제 2 항에 있어서,The method of claim 2, 상기 제1, 제2 스위칭수단은 패스트랜지스터를 구비함을 특징으로 하는 카스 레이턴시를 확장시킨 싱크로너스 디램.And the first and second switching means include a fast transistor. 제 1 항에 있어서,The method of claim 1, 상기 데이터 출력버퍼는 상기 카스 레이턴시 4 및 반전회로부의 출력데이터를 래치하는 제1, 제2 래치수단과;The data output buffer includes first and second latching means for latching the cascade latency 4 and output data of the inversion circuit unit; 상기 제1, 제2 래치수단의 출력데이터를 래치하는 플립플롭과;A flip-flop for latching output data of the first and second latch means; 카스 레이턴시 5 신호에 의해 턴온되어 상기 플립플롭의 출력데이터를 전달하는 스위칭수단과;Switching means for turning on by the CAS latency 5 signal to transfer output data of the flip-flop; 상기 스위칭수단의 출력데이터를 래치하는 제3, 제4 래치수단을 구비함을 특징으로 하는 카스 레이턴시를 확장시킨 싱크로너스 디램.And a third and fourth latching means for latching the output data of the switching means.
KR1019990012364A 1999-04-08 1999-04-08 A synchronous DRAM for extending Cas Latency KR100596839B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990012364A KR100596839B1 (en) 1999-04-08 1999-04-08 A synchronous DRAM for extending Cas Latency

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990012364A KR100596839B1 (en) 1999-04-08 1999-04-08 A synchronous DRAM for extending Cas Latency

Publications (2)

Publication Number Publication Date
KR20000065736A true KR20000065736A (en) 2000-11-15
KR100596839B1 KR100596839B1 (en) 2006-07-04

Family

ID=19579146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990012364A KR100596839B1 (en) 1999-04-08 1999-04-08 A synchronous DRAM for extending Cas Latency

Country Status (1)

Country Link
KR (1) KR100596839B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101003113B1 (en) * 2004-12-17 2010-12-21 주식회사 하이닉스반도체 Selecting Circuit or method of CAS latency for combo memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101003113B1 (en) * 2004-12-17 2010-12-21 주식회사 하이닉스반도체 Selecting Circuit or method of CAS latency for combo memory

Also Published As

Publication number Publication date
KR100596839B1 (en) 2006-07-04

Similar Documents

Publication Publication Date Title
KR100274731B1 (en) Synchronous dram whose power consumption is minimized
CN110366754B (en) Apparatus and method for determining phase relationship between input clock signal and multiphase clock signal
KR100305647B1 (en) Synchronous memory device
US6301322B1 (en) Balanced dual-edge triggered data bit shifting circuit and method
US6415374B1 (en) System and method for supporting sequential burst counts in double data rate (DDR) synchronous dynamic random access memories (SDRAM)
JPH07177015A (en) Power cut circuit for synchronous type semiconductor device
KR100638748B1 (en) Semiconductor memory device
KR100459726B1 (en) Data inversion circuit of multi-bit pre-fetch semiconductor device and method there-of
US8483005B2 (en) Internal signal generator for use in semiconductor memory device
KR100317177B1 (en) Semiconductor integrated circuit device
US6166970A (en) Priority determining apparatus using the least significant bit and CAS latency signal in DDR SDRAM device
US6950357B2 (en) Test mode flag signal generator of semiconductor memory device
US6781919B2 (en) Address selection circuit and semiconductor memory device with synchronous and asynchronous address signal paths
US20050007170A1 (en) Asynchronous control circuit and semiconductor integrated circuit device
US7495493B2 (en) Circuitry for latching
KR100596839B1 (en) A synchronous DRAM for extending Cas Latency
JP2848314B2 (en) Semiconductor storage device
US6934216B2 (en) Semiconductor memory device
US6353575B2 (en) Echo clock generating circuit of semiconductor memory device and method thereof
KR100333642B1 (en) Local databus precharge method for high speed operation of semiconductor memory device
US5940323A (en) Erase circuit of flash memory device
JPH11297072A (en) Semiconductor memory system and its control method
US7509451B2 (en) Method and circuit for updating a software register in semiconductor memory device
US7075834B2 (en) Semiconductor integrated circuit device
US6240041B1 (en) Signal generator with timing margin by using control signal to control different circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee