KR101002911B1 - 멀티스레디드 프로세서에서 고속 크로스-스레드 인터럽트를위한 방법 및 장치 - Google Patents

멀티스레디드 프로세서에서 고속 크로스-스레드 인터럽트를위한 방법 및 장치 Download PDF

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Abstract

본 발명의 멀티스레디드 프로세서는 요청 스레드로부터 목적지 스레드로 향하는 크로스-스레드 인터럽트의 프로세싱을 위한 인터럽트 컨트롤러를 포함한다. 상기 인터럽트 컨트롤러는 실시예에서, 상기 크로스-스레드 인터럽트를 상기 목적지 스레드로 전달하기 위한 요청을 수신하고, 상기 크로스-스레드의 목적지 스레드가 크로스-스레드 인터럽트의 수신이 가능한지를 결정하며, 그리고 상기 목적지 스레드가 크로스-스레드 인터럽트의 수신이 가능할 경우, 상기 목적지 스레드로 상기 크로스-스레드 인터럽트의 전달을 제어하기 위해 스레드 식별기를 이용한다. 상기 요청 스레드는 상기 멀티스레디드 프로세서의 플래그 레지스터에서 상응하는 인터럽트 보류 비트를 설정함으로써 상기 크로스-스레드 인터럽트를 상기 목적지 스레드로 전달하는 것을 요청한다. 만일 상응하는 이네이블 비트가 상기 멀티스레디드 프로세서의 이네이블 레지스터 내에 설정된다면, 상기 목적지 스레드는 크로스-스레드 인터럽트의 수신이 가능하다. 상기 플래그 및 이네이블 레지스터는 상기 인터럽트 컨트롤러 내에 구현될 수 있다.

Description

멀티스레디드 프로세서에서 고속 크로스-스레드 인터럽트를 위한 방법 및 장치{METHOD AND APPARATUS FOR HIGH SPEED CROSS-THREAD INTERRUPTS IN A MULTITHREADED PROCESSOR}
본 발명은 디지털 데이터 프로세서의 분야에 관한 것으로, 특히 멀티스레디드 프로세서에서 사용하기 위한 인터럽트 기술에 관한 것이다.
컴퓨터 시스템은 전통적으로 프로세서에 예상하지 못하거나 드문 상태를 알리기 위해 인터럽트 메커니즘을 사용하였다. 예를 들어, 무효한 연산, 네트워크 패킷의 도달, 및 디스크 액세스의 종료 등은 일반적인 컴퓨터 상에서 인터럽트를 일으킨다. 프로세서의 일반적인 동작에 포함되지 않은 특별한 하드웨어는 상태를 검출하고 프로세서에 신호를 보낸다. 인터럽트를 수신할 때, 상기 프로세서는 현재의 작업을 중단하고, 상태를 조정하기 위해 필요한 단계를 수행하며, 이후 정상적인 실행으로 복원한다. 이러한 인터럽트는 드문 경우에 대하여 계속적으로 체크하거나 폴링(polling)할 필요가 없이, 컴퓨터가 상기 드문 경우에 빠르게 응답하도록 한다.
멀티-프로세서 시스템은 일반적으로 하나의 프로세서가 또 다른 프로세서를 인터럽트하게 하는 인터-프로세서(inter-processor) 인터럽트를 지원한다. 인터-프 로세서 인터럽트는 서로 다른 프로세서의 동작을 동기화하는데 사용되고 또한 시스템이나 실행중인 프로그램에서의 상태 변화를 프로세서에 알려주는데 사용된다. 예를 들어, 다중 프로세서에서 실행중인 프로그램의 상태가 변할 때, 이러한 변화는 상기 변화를 검출한 프로세서상에 반영되어야 하고 또한 상기 프로그램을 실행하는데 관련된 모든 프로세서에 반영되어야 한다. 추가적으로, 인터-프로세서 인터럽트는 프로세서에 인터-프로세서 메시지가 도달하였음을 알려주는데 사용될 수 있다.
인터-프로세서 인터럽트의 전달 및 수신은 비교적 빠르지만, 여전히 많은 프로세서 클럭 사이클이 걸린다. 인터럽트를 송수신하는데 사용된 인터럽트 컨트롤러는 흔히 상기 프로세서와 분리되고, 조작을 위해 멀티-사이클 동작을 필요로 한다. 또한, 하나의 인터럽트 컨트롤러로부터 또 다른 인터럽트 컨트롤러로 인터럽트를 실제로 송신하는 것은 가령, 프로세서가 일반적으로 종래의 인터럽트 컨트롤러보다 빠른 클럭 속도로 실행하기 때문에 수 개의 프로세서 클럭 사이클을 필요로 할 수 있다.
멀티스레디드 프로세서는 다수의 개별 명령어 시퀀스 또는 스레드의 동시 실행을 지원하는 프로세서이다. 프로세싱 스레드는 단일 스레드보다는 상기 프로세서에서 보다 많은 연산 능력을 사용하도록 한다. 따라서 멀티-프로세서 시스템에서보다 많은 동기화 및 통신에 이르게 되고, 이로써 크로스-스레드(cross-thread) 인터럽트(즉, 하나의 스레드에서 또 다른 스레드로의 인터럽트)와 같은 통신 메커니즘의 비용에 높은 비중을 두게 된다.
"하이퍼-스레딩(hyper-threading)" 기술을 이용하는 인텔 프로세서와 같은 현재의 멀티스레디드 프로세서는 앞서 설명된 인터-프로세서 인터럽트를 처리하는데 사용된 것을 모방한 기술을 이용하여 크로스-스레드 인터럽트를 처리한다. 결과적으로, 크로스-스레드 인터럽트를 처리하기 위한 종래의 기술은 매우 느리고, 프로세싱 자원에서 상당한 오버헤드를 필요로 할 수 있다. 예를 들어, 하나의 스레드가 종래의 기술을 이용하여 또 다른 인터럽트를 처리하는데 상당한 수의 명령어 실행 사이클이 필요하다.
전술한 바와 같이, 멀티스레디드 프로세서에서는 향상된 크로스-스레드 인터럽트 프로세싱 기술의 필요성이 존재한다.
본 발명은 멀티스레디드 프로세서에서 크로스-스레드 인터럽트를 처리하기 위한 향상된 기술을 제공한다.
본 발명의 한 태양에서, 멀티스레디드 프로세서는 인터럽트 컨트롤러를 포함함으로써, 요청 스레드로부터 목적지(destination) 스레드로 향하는 크로스-스레드 인터럽트를 처리하게 된다.
도시된 실시예에서 인터럽트 컨트롤러는 상기 크로스-스레드 인터럽트를 목적지 스레드로 전달하기 위한 요청을 수신하고, 상기 크로스-스레드 인터럽트의 목적지 스레드가 크로스-스레드 인터럽트를 수신할 수 있는지를 결정하며, 그리고 만일 상기 목적지 스레드가 크로스-스레드 인터럽트를 수신할 수 있다면 상기 크로스-스레드 인터럽트를 상기 목적지 스레드로 전달하는 것을 제어하도록 스레드 식별기를 이용한다.
상기 요청 스레드는 상기 멀티스레디드 프로세서의 플래그 레지스터(flag register)에서 상응하는 인터럽트 보류(pending) 비트를 설정함으로써 상기 크로스-스레드 인터럽트를 상기 목적지 스레드로 전달하는 것을 요청한다. 상기 인터럽트 보류 비트는 상기 크로스-스레드 인터럽트가 상기 목적지 스레드로 전달될 때 자동적으로 소거될 수 있다.
만일 상응하는 이네이블(enable) 비트가 상기 멀티스레디드 프로세서의 이네이블 레지스터 내에 설정된다면, 상기 목적지 스레드는 크로스-스레드 인터럽트의 수신이 가능하다. 상기 이네이블 비트는 상기 크로스-스레드 인터럽트가 상기 목적지 스레드로 전달될 때 자동적으로 소거될 수 있어서, 상기 목적지 스레드에 의한 다중 인터럽트의 동시 수신을 예방할 수 있고, 이후 상기 목적지-스레드에 의한 다른 인터럽트의 수신을 리-이네이블(re-enable)하도록 상기 크로스-스레드 인터럽트가 제공된 후 재설정하게 된다.
도시된 실시예에서 상기 이네이블 레지스터 및 플래그 레지스터는 각각 적어도 N개의 부분을 포함하고, 상기 N개 부분의 각각은 상기 멀티스레디드 프로세서의 N개의 스레드 중 하나에 상응한다. 상기 N개 스레드 각각은 상기 이네이블 레지스터의 상응하는 부분에만 액세스가 허용되며, 다른 스레드에 상응하는 이네이블 레지스터의 N-1개의 부분에는 액세스가 허용되지 않는다.
본 발명의 또 다른 태양에 따르면, 인터럽트 컨트롤러 내의 로직 회로는 인터럽트 요청을 처리하기 위한 인터럽트 요청 로직, 다수의 로직 게이트, 및 멀티플렉싱 회로를 포함할 수 있고, 이때 상기 다수의 로직 게이트들의 각각은 입력으로서 상기 각각의 이네이블 레지스터 및 상기 플래그 레지스터로부터 상응하는 비트를 수신한다. 상기 멀티플렉싱 회로는 부분적으로 스레드 식별기를 바탕으로, 상기 다수의 로직 게이트의 출력들 중에서, 상기 크로스-스레드 인터럽트의 생성을 제어하기 위하여 하나이상의 출력을 선택한다.
상기 인터럽트 컨트롤러의 로직 회로는 가령, 타이머 인터럽트, 명령어 어드레스 인터럽트, 외부적으로-생성된 인터럽트 등과 같은 다른 형태의 인터럽트에 비하여 상기 크로스-스레드 인터럽트를 우선하는 우선 순위 로직을 추가로 포함할 수 있다.
본 발명은 멀티스레디드 프로세서에서 크로스-스레드 인터럽트를 전달하고 제공하도록 낮은-레이턴시(latency), 낮은-오버헤드 메커니즘을 제공하는 것이 선호된다. 예를 들어, 앞서 언급된 실시예에서, 주어진 스레드는 단일 명령어 실행 사이클 내에서 또 다른 스레드를 인터럽트할 수 있다.
도 1은 본 발명이 구현되는 예시적 프로세싱 시스템의 블록도이다.
도 2는 도 1의 프로세싱 시스템의 멀티스레디드 프로세서를 보다 상세히 설명한 블록도이다.
도 3은 본 발명의 기술에 따른 도 2의 멀티스레디드 프로세서의 인터럽트 컨트롤러에서 구현될 수 있는 TIER(thread interrupt enable register)를 보여준다.
도 4는 본 발명의 기술에 따른 도 2의 멀티스레디드 프로세서의 인터럽트 컨트롤러에서 구현될 수 있는 TIER을 보여준다.
도 5는 본 발명에 따라 구성된 인터럽트 컨트롤러의 실시예를 보여준다.
도 6은 본 발명의 기술을 이용한 크로스-스레드 인터럽트의 프로세싱을 보여주는 흐름도이다.
본 발명은 멀티스레디드 프로세서에서 주 메모리, 멀티스레디드 캐시 메모리, 및 멀티스레디드 데이터 메모리가 관련되는 것으로 도시될 것이다. 그러나, 본 발명은 특별한 멀티스레디드 프로세서 및 실시예의 메모리 구조를 반드시 사용할 필요는 없으며, 크로스-스레드 인터럽트의 향상된 프로세싱을 제공하는 것이 선호되는 멀티스레디드 프로세서 인터럽트 프로세싱 용도에 사용하기에 적합하다.
본 발명에 따른 크로스-스레드 인터럽트 프로세싱 기술을 구현하는 예시적 프로세싱 시스템(100)은 도 1 및 2와 결합하여 설명될 것이다.
도 1의 프로세싱 시스템(100)은 주 메모리(104)에 연결된 멀티스레디드 프로세서(102)를 포함한다. 상기 멀티스레디드 프로세서(102)는 인터럽트 컨트롤러(105), 멀티스레디드 캐시 메모리(110) 및 멀티스레디드 데이터 메모리(112)를 포함한다.
본 발명은 한 태양에서 멀티스레디드 프로세서(102)에서 크로스-스레드 인터럽트를 처리하는 향상된 기술을 제공한다. 실시예에서, 이러한 기술은 인터럽트 컨트롤러(105) 내에서 주로 구현된다. 상기 인터럽터 컨트롤러(105)는 이 실시예에서 도 1과 같이 상기 멀티스레디드 프로세서(102) 내에 통합되는 것이 선호된다.
본 발명의 기술에 따른 상기 인터럽트 컨트롤러(105)의 구조가 크로스-스레 드 인터럽트의 효율적 처리를 목적으로 하지만, 또한 당업자에 공지된 종래의 기술을 이용하여 데이터 또는 명령어 어드레스 인터럽트, 타이머 인터럽트, 외부적으로-생성된 인터럽트 등과 같은 다른 형태의 인터럽트를 처리하도록 구성될 수 있다. 상기 외부적으로-생성된 인터럽트의 예로는 상기 멀티스레디드 프로세서(102)의 외부에 있는 특별한 디바이스나 상기 프로세서의 특별한 입력 핀에 관련된 인터럽트를 들 수 있다.
인터럽트 컨트롤러(105)는 따라서 본원에서 설명되는 특별한 인터럽트 컨트롤러 요소 이외에 다양한 종래의 요소를 포함할 수 있다.
도 2는 상기 멀티스레디드 프로세서(102)의 가능한 하나의 구현예를 상세히 보여주고 있다. 이 실시예에서, 상기 멀티스레디드 프로세서(102)는 인터럽트 컨트롤러(105), 멀티스레디드 캐시 메모리(110), 데이터 메모리(112), 캐시 컨트롤러(114), 명령어 디코더(116), 레지스터 파일(118), 및 산술 연산 유닛(ALU)(120)을 포함한다. 상기 멀티스레디드 캐시 메모리(110)는 또한 멀티스레디드 캐시로 일컬어진다.
도 1 및 2에 도시된 특별한 배열은 도해의 목적으로 단순화되어 있고, 도시되지 않은 추가 요소 및 다른 대안 요소는 당업자에게 분명하기 때문에 포함될 수 있다.
상기 인터럽트 컨트롤러(105)는 로직 회로(202) 및 인터럽트 컨트롤러 레지스터(204)를 포함한다. 실시예에서 상기 레지스터(204)는 도 3과 4와 결합하여 각각 아래에서 설명될 이네이블 및 플래그 레지스터를 포함한다. 상기 로직 회로 (202) 및 상기 레지스터(204)와의 상호작용은 도 5와 결합하여 아래에 상세히 설명될 것이다.
상기 인터럽트 컨트롤러(105)는 시스템 버스(206)를 통해 상기 멀티스레디드 프로세서(102)의 다른 소자에 연결될 수 있다.
실시예에서 브랜치(branch) 컨트롤러(210)는 상기 인터럽트 컨트롤러(105)와 관련된다. 상기 브랜치 컨트롤러(210)는 캐시 컨트롤러(114) 및 인터럽트 컨트롤러(105)에 연결되고, 또한 버스(206)나 다른 도면에 표시되지 않은 적절한 연결을 통해 상기 멀티스레디드 프로세서(102)의 하나이상의 다른 소자와 통신할 수 있다. 도면에서 분리된 소자로 표시되어 있지만, 상기 브랜치 컨트롤러(210)의 기능은 전체적으로 혹은 부분적으로 상기 인터럽트 컨트롤러(105)나 상기 멀티스레디드 프로세서(102)의 다른 소자 내에 구현될 수 있다. 상기 브랜치 컨트롤러(210) 또는 관련된 인터럽트 컨트롤러(105)는 또한 종래의 스레드 실행 컨트롤러와 관련된 기능과 같은 다른 기능을 구현할 수 있다.
멀티스레디드 캐시(110)는 다수의 스레드 캐시(110-1, 110-2,...110-N)를 포함하고, 이때 N은 상기 멀티스레디드 프로세서(102)에 의해 지원된 스레드의 수를 표시한다. 따라서 각각의 스레드는 상기 멀티스레디드 캐시(110) 내에 각각의 스레드와 관련된 상응하는 스레드 캐시를 갖는다. 유사하게, 상기 데이터 메모리(112)는 N개의 데이터 메모리, 즉 112-1, 112-2,...112-N을 포함한다.
상기 멀티스레디드 캐시(110) 내의 각 스레드 캐시는 하나이상의 메모리 위치 세트를 갖는 메모리 어레이를 포함할 수 있다. 주어진 스레드 캐시는 관련된 스 레드 식별기를 저장하기 위한 스레드 식별기 레지스터를 추가로 포함할 수 있다.
멀티스레디드 캐시(110)는 상기 캐시 컨트롤러(114)를 통해 주 메모리(104)와 인터페이스한다. 캐시 컨트롤러(114)는 주 메모리(104)로부터의 적절한 명령어가 상기 멀티스레디드 캐시(110)로 로딩되는 것을 보장한다. 상기 캐시 컨트롤러(114)는 이 실시예에서, 각각의 스레드 캐시 110-1, 110-2,...110-N과 관련된 논리회로 또는 다른 프로세싱 요소와 결합하여 동작하면서, 어소시에이티브 매핑(associative mapping), 다이렉트(direct) 매핑, 또는 세트-어소시에이티브(set-associative) 매핑 등과 같은 어드레스 매핑 기술의 적어도 일부분을 구현한다. 본 발명과 결합하여 사용하기에 적합한 세트-어소시에이티브 매핑 기술은 미국 특허 출원 10/161,774 및 10/161,874에 설명되어 있으며, 둘다 2002년 6월 4일에 출원되었고 본원에서 참조로 인용된다.
일반적으로, 상기 멀티스레디드 캐시(110)는 상기 멀티스레디드 프로세서(102)에 의해 실행될 명령어를 저장하는데 사용되고, 반면 데이터 메모리(112)는 상기 명령어에 의해 동작되는 데이터를 저장한다. 명령어는 종래의 방식으로 명령어의 실행을 제어함에 있어서, 레지스터 파일(118) 및 ALU(120)와 결합하여 동작하는 명령어 디코더(116)에 의해 상기 멀티스레디드 캐시(110)로부터 인출된다. 116, 118, 및 120과 같은 멀티스레디드 프로세서 요소의 동작은 당분야에 공지되어 있기 때문에 본원에서는 추가로 상세히 설명되지 않는다.
상기 데이터 메모리(112)는 주 메모리(104)에 직접 연결되어 있지만, 도면에서는 나타나지 않는다.
메모리(104, 110, 및 112) 중 하나이상은 다중 뱅크 또는 다른 지정된 부분을 포함하도록 각각 구성될 수 있다. 실시예에서, 각각의 뱅크는 하나이상의 메모리 모듈, 또는 단일 메모리의 특정 부분으로 구성되는 것으로 보일 수 있다.
멀티스레디드 프로세서와 관련된 이러한 메모리 및 다른 메모리들의 스레드-방식 뱅킹 기술은 2002년 10월 11일 출원된 미국 특허 출원 10/269,247 "Method and Apparatus for Thread-Based Memory Access in a Multithreaded Processor"에 설명되어 있고, 본원에서 참조로 인용된다.
본원에서 사용되는 용어 "메모리"는 내부 메모리나 외부 메모리, 캐시 메모리, 데이터 메모리, 또는 다른 데이터 저장 요소의 배열을 포함하도록 의도된다. 본 발명은 특정 메모리 형태, 구조 또는 용도에 제한되지 않는다. 그러나, 메모리들은 일반적으로 프로세서에서 도 2의 레지스터 파일(118)을 포함하는 것과 같은 레지스터와는 별개의 것으로 이해된다.
레지스터 파일에의 스레드-방식 액세스에 대한 기술은 2002년 10월 11일 출원된 미국 특허 출원 10/269,373 "Method and Apparatus for Thread-Based Memory Access in a Multithreaded Processor"에 설명되어 있고, 본원에서 참조로 인용된다.
본 발명은 도 2에 도시된 특별한 멀티스레디드 프로세서 구조를 필요로 하지는 않는다. 본 발명은 다양한 다른 멀티스레디드 프로세서 구조에서 구현될 수 있다.
도 2에 도시되어 있고 본 발명과 결합하여 사용하기에 적합한 형태의 멀티스 레디드 프로세서의 보다 많은 특별한 예는 2002년 10월 11일에 출원되었고 본원에서 참조로 인용되는 미국 특허 출원 10/269,372 "Multithreaded Processor With Efficient Processing For Convergence Device Applications"에 설명되어 있다. 미국 특허 출원 번호 10/269,372에 설명된 멀티스레디드 프로세서의 실시예는 RISC-방식 제어 코드, 디지털 신호 프로세서(DSP) 코드, 자바 코드 및 네트워크 프로세싱 코드를 실행할 수 있다. 상기 프로세서는 SIMD(single instruction multiple data) 벡터 유닛, 리덕션(reduction) 유닛, 및 LIW(long instruction word) 복합 명령어 실행을 포함한다.
상기 멀티스레디드 프로세서(102)는 토큰 트리거 방식 스레딩으로 일컬어지는 스레딩 접근 또는 다른 적절한 스레딩 기술을 이용하도록 구성될 수 있다. 파이프라이닝은 또한 이러한 스레딩과 결합하여 사용되는 것이 선호된다. 본 발명에서 사용하기 적합한 스레딩 및 파이프라이닝 기술의 예는 2002년 10월 11일에 출원되었고 본원에서 참조로 인용되는 미국 특허 출원 10/269,245 "Method and Apparatus for Token Triggered Multithreading"에 설명되어 있다.
멀티스레디드 프로세서에서, 주어진 스레드는 하드웨어 및 소프트웨어에 의해 보여질 수 있다. 주어진 스레드와 관련된 특별한 프로세서 하드웨어는 흔히 하드웨어 스레드 유닛 또는 단순히 "콘텍스트"로 일컬어진다. 본원에서 사용되는 용어 "thread"는 소프트웨어 또는 하드웨어 스레드 또는 둘다를 포함하도록 의도된다.
상기 브랜치 컨트롤러(210)와 상기 인터럽트 컨트롤러(105) 및 멀티스레디드 프로세서(102)의 다른 소자와의 상호작용은 이제 상세히 설명될 것이다. 일반적으로, 상기 브랜치 컨트롤러(210)는 각 스레드가 어떤 명령어를 실행 중인지를 규정하는 정보를 유지하고, 그리고 디코딩 및 후속 실행을 위해 어떤 명령어가 상기 명령어 디코더(116)로 보내어져야 하는지에 관하여 상기 스레드 캐시의 방향을 설정한다. 상기 브랜치 컨트롤러(210)는 따라서 각각의 스레드에 대하여 분리된 프로그램 카운터를 유지할 것이며, 또한 각각의 일반적인 명령어, 브랜치 명령어, 인터럽트 등이 이루어진 후에 상기 프로그램 카운터를 업데이트하는 메커니즘을 유지한다.
도 2에는, 상기 브랜치 컨트롤러(210)와 상기 인터럽트 컨트롤러(105) 사이에 두 개의 연결(212 및 214)이 있다. 이러한 연결의 보다 상세한 예는 도 5에 도시되어 있으며, 아래에서 더욱 상세히 설명될 것이다. 상기 브랜치 컨트롤러(210)는 상기 연결(212)을 이용하여 "실행할 다음(next to execute) 스레드"에 대한 인터럽트가 있는지에 관하여 상기 인터럽트 컨트롤러(105)에 조회를 한다. 상기 인터럽트 컨트롤러(105)는 상기 조회에 대한 응답을 연결(214)을 통해 상기 브랜치 컨트롤러(210)에 되돌린다. 도 5에서, 연결(212)은 인터럽트될 특정 스레드를 식별하도록 구체화되는 반면, 연결(214)은 특정 인터럽트가 있을 경우 이 특정 인터럽트와 관련된 어드레스 및 제어 출력을 포함한다.
앞서 언급된 바와 같이, 본 발명은 한 태양에서 상기 멀티스레디드 프로세서(102)에서 사용되는 향상된 크로스-스레드 인터럽트 프로세싱 기술을 제공한다.
본 발명에서, 상기 멀티스레디드 프로세서(102)와 같은 멀티스레디드 프로세 서는 하나의 스레드가 단일 명령어 실행 사이클에 있는 또 다른 스레드를 인터럽트하도록 구성된다. 아래에서 설명될 것이지만, 상기 인터럽트 컨트롤러(105)를 상기 멀티스레디드 프로세서(102)로 통합하고, 인터럽트 컨트롤러 레지스터(204)를 상기 프로세싱 스레드로부터 빠르게 액세스 가능하게 함으로써, 전달에 필요한 시간, 서비스, 또는 다른 프로세스 크로스-스레드 인터럽트는 매우 감소된다.
도 3 및 4는 본 발명에 따른 인터럽트 컨트롤러(105)와 관련된 예시적 이네이블 및 플래그 레지스터를 각각 보여준다. 도 3 및 4의 레지스터는 도 2에 도시된 레지스터(204)의 특별한 예로 보여질 수 있다. 아래에서 상술될 것이지만, 이러한 예시적인 인터럽트 컨트롤러 레지스터는 어떤 인터럽트가 어떤 주어진 시간에 어떤 스레드로 전달될 것인가를 제어하고, 그리고 단일 명령어 실행 사이클에서 판독되거나 수정될 수 있다. 앞서 언급된 바와 같이, 이러한 레지스터는 상기 멀티스레디드 프로세서(102)와 통합되는 것이 선호된다. 예를 들어, 이러한 인터럽트 컨트롤러 레지스터는 소위 "특별한 목적의" 레지스터로서, 상기 인터럽트 컨트롤러(105) 내에 통합되거나 혹은 상기 멀티스레디드 프로세서 내에 통합될 수 있다. 그러나, 다른 형태의 레지스터가 또한 본 발명의 기술을 구현하는데 사용될 수 있다.
도 3에서 5와 결합하여 설명된 실시예에서, 스레드의 수 N이 8이 되도록 가정될 것이다. 물론, 본 발명은 이러한 특별한 수의 스레드를 필요로 하지는 않는다. 설명된 배열은 당업자에 분명하도록 다른 수의 스레드를 수용할 수 있는 방식으로 변경될 수 있다.
도 3에는, TIER(thread interrupt enable register)(300)이 도시되어 있다. 상기 TIER은 각 스레드에 하나씩 8개의 4-비트 레지스터로 보여질 수 있지만, 이 실시예에서 상기 TIER은 단일 32-비트 레지스터를 이용하여 구현되어 있고 비트 0, 8, 16 및 24는 Thread1과 관련되고, 비트 1, 9, 17 및 25는 Thread1와 관련된다.
상기 인터럽트 컨트롤러는 각각의 스레드가 상기 TIER의 상응하는 부분에 액세스할 수 있도록 구성된다. 상기 TIER은 상기 8개의 스레드 각각에 대하여, 데이터 어드레스(DADR) 인터럽트 이네이블 비트, 명령어 어드레스(IADR) 인터럽트 이네이블 비트, 타이머 인터럽트 이네이블 비트, 및 마스터 인터럽트 이네이블 비트를 포함한다. 상기 스레드들 중 주어진 하나에 대하여, 상기 마스터 인터럽트 이네이블 비트는 설정시 상기 스레드가 모든 인터럽트 소스로부터 인터럽트를 수신하도록 하고, 또한 소거시 상기 스레드가 모든 인터럽트 소스로부터 인터럽트를 수신하는 것을 예방한다. 설명의 단순화를 위해 본원에서 사용되는 상기 용어 "설정(set)" 및 소거(cleared)"는 비록 다른 가정이 사용될 수 있지만 각각 로직 0 및 로직 1 레벨을 의미한다.
상기 TIER은 크로스-스레드 인터럽트를 이네이블하기 위한 특정 비트를 필요로 하지는 않는데, 그 이유는 도시된 실시예에서 상기 인터럽트들이 상기 멀티스레디드 프로세서(102) 상에서 실행 중인 소프트웨어에 의해 적어도 부분적으로 생성될 수 있기 때문이다.
일반적으로, 상기 TIER은 주어진 스레드가 다양한 소스로부터의 상기 스레드에 의해 인터럽트의 수신을 가능하게 한다. 이 실시예에서, 상기 마스터 이네이블 비트를 상기 TIER의 상응하는 부분 내에 설정함으로써, 주어진 스레드는 다른 스레 드로부터 크로스-스레드를 포함하여 모든 소스로부터 인터럽트들을 수신할 수 있도록 한다. 다른 배열은 본 발명에 따라 크로스-스레드 인터럽트를 이네이블하는데 사용될 수 있다.
도 4는 이 실시예에서 8개의 스레드들 사이에서 공유되는 TIFR(thread interrupt flag register)(400)를 보여준다. 상기 TIFR은 각각의 스레드가 전체 레지스터에 액세스할 수 있는 스레드들 사이에서 공유된다. 상기 TIFR은 상응하는 스레드에만 액세스 가능한 개별 부분을 포함하는 상기 TIER과 대조적이다.
상기 TIFR은 8개 스레드 각각에 대하여 본원에서 "인터럽트 보류(interrupt pending)"로도 일컬어지는 플래그 비트 세트를 포함한다. 특히, 상기 TIFR은 주어진 스레드에 대하여 총 네 개의 인터럽트 보류 비트를 포함하고, 상기 인터럽트 보류 비트는 데이터 어드레스(DADR) 인터럽트, 명령어 어드레스(IADR) 인터럽트, 타이머 인터럽트 및 크로스-스레드(XTHR) 인터럽트 각각에 대하여 분리되어 있다. 이 실시예에서 상기 TIFR은 또한 단일 32-비트 레지스터를 이용하여 구현되고, 비트 0, 8, 16, 및 24는 Thread1과 관련되며, 비트 1, 9, 17 및 25는 Thread2와 관련된다. 상기 TIFR에서, 주어진 인터럽트 보류 비트는 설정시 상응하는 인터럽트가 보류 중임을 표시하고, 소거시 상기 상응하는 인터럽트가 보류 중이지 않음을 나타낸다. 일반적으로, 주어진 스레드는 상기 TIFR 내의 상응하는 XTHR 인터럽트 보류 비트를 설정함으로써 또 다른 스레드에 대한 크로스-스레드 인터럽트를 설정한다.
앞서 언급한 바와 같이, 본 발명의 상기 TIER 및 TIFR 레지스터는 도면에 주어진 특정 구조를 필요로 하지는 않는다. 예를 들어, 도 3과 4에 단일 레지스터로 도시되어 있지만, 상기 TIER 및 TIFR의 하나 또는 둘다는 각각 다중 레지스터, 가령 스레드 당 하나의 레지스터, 한 쌍의 스레드 당 하나의 레지스터 등으로 구현될 수 있다. 상기 TIER 및 TIFR의 수많은 다른 대안적 구조는 당분야에서 분명할 것이다.
도 5는 본 발명의 실시예에서, 인터럽트 컨트롤러(105)를 상세히 보여주고 있다. 상기 인터럽트 컨트롤러(105)는 TIER(300) 및 TIFR(400)를 포함하고, 각각 앞서 설명된 방식으로 32-비트 레지스터로서 구현된다. 상기 인터럽트 컨트롤러(105)는 인터럽트 요청 로직(502)을 포함하는 로직 회로, 상기 실시예에서 서른 두 개의 2-입력 AND 게이트를 포함하는 로직 게이트(504), 멀티플렉싱 회로(506), 및 인터럽트 어드레스 및 컨트롤 출력을 생성하기 위한 우선 순위(priority) 로직(508)을 추가로 포함한다.
인터럽트 요청 로직(502)은 인터럽트 요청 버스(510)에 연결되고, 상기 인터럽트 요청 버스(510)는 도 2의 시스템 버스(206)의 적어도 한 부분을 나타낼 수 있다. 상기 인터럽트 요청 로직(502)은 또한 라인(512)을 통해 입력으로서 인터럽트 요청 스레드 식별기를 수신한다. 용어 "스레드 식별기"는 또한 Thread_ID로 표시된다. 상기 스레드들 중 주어진 하나에 대한 스레드 식별기는 앞서 언급된 상기 스레드에 대한 스레드 식별기 레지스터에 저장될 수 있다. 상기 실시예에서, N=8이고, 상기 스레드 식별기는 3-비트 식별기가 될 수 있다.
일반적으로, 입력(510 및 512)은 상기 TIFR내의 어떤 비트가 설정되어야 하는가를 결정하는데 사용된다. 특히, 입력(512)을 통해 제공된 상기 인터럽트 요청 스레드 식별기는 요청된 목적지 스레드에 대하여 플래그 레지스터의 부분을 선택하도록 상기 인터럽트 컨트롤러(105)에 의해 사용되고, 그리고 상기 인터럽트 요청 버스(510)는 요청된 인터럽트의 특정 형태를 구체화하도록 정보를 제공한다.
본원에서 사용되는 용어 "스레드 식별기"는 특정 스레드 또는 멀티스레디드 프로세서에서의 다중 스레드 세트를 식별하기에 적합한 정보를 포함하도록 의도된다. 실시예에 의해서 및 제한없이, 상기 스레드 식별기는 멀티스레디드 프로세서에서 스레드 카운터의 출력에 상응할 수 있다. 특히, 주어진 멀티스레디드 프로세서는 다중 스레드가 지정된 순서로 가령, 라운드 로빈 순서로 처리되도록 구성될 수 있고, 이때 상기 스레드 카운터 출력은 실행될 특정 스레드를 식별하는데 사용된다. 상기 실시예에서, 라운드 로빈 순서로 처리되는 총 8개의 스레드가 있을 수 있으며, 각각의 스레드는 3-비트 식별기에 의해 식별됨으로써, 3-비트 카운터의 출력은 처리 중인 특정 스레드를 식별하는데 사용될 수 있다. 다른 실시예는 상기 스레드 식별기의 넌-카운터(non-counter) 구현예를 이용할 수 있다. 본 발명에서 사용하기에 적합한 다양한 서로 다른 스레드 식별기 구조는 당업자에게 분명할 것이다.
상기 멀티스레디드 프로세서(102)의 다양한 스레드는 인터럽트 요청 로직(502)을 통해 상기 TIER 및 TIFR에 액세스할 수 있다. 또 다른 스레드의 크로스-스레드 인터럽트를 요청하는 주어진 스레드는 인터럽트될 상기 스레드의 상기 인터럽트 요청 스레드 식별기를 입력(512)을 통해 상기 인터럽트 요청 로직(502)으로 공급한다. 크로스-스레드 인터럽트에 의해 인터럽트될 스레드는 또한 본원에서 목적지 스레드로 일컬어진다.
상기 로직 게이트 세트(504)의 상기 각각의 2-입력 AND 게이트는 한 쌍의 비트를 입력으로서 하나는 TIER로부터 그리고 하나는 TIFR로부터 수신한다. 예를 들어, 상기 2-입력 AND 게이트의 좌측은 상기 TIER 및 TIFR의 서른 두 번째 비트(즉, 상기 TIER 및 TIFR의 DADR 부분 내의 비트 31로서 식별된 비트)를 입력으로서 수신한다. 상기 TIER 및 TIFR의 다른 비트들은 유사하게 상기 2-입력 AND 게이트에 쌍으로 인가된다.
상기 AND 게이트의 출력은 멀티플렉싱 회로(506)의 입력에 인가된다. 특히, 네 개의 8-대-1 멀티플렉서(506-1, 506-2, 506-3 및 506-4) 각각은 상기 로직 게이트 세트(504) 내의 서른 두 개의 2-입력 AND 게이트 중 여덟 개의 출력을 입력으로서 수신한다. 상기 멀티플렉서(506-1, 506-2, 506-3 및 506-4)에 의해 수신된 입력은 각각 상기 TIER 및 TIFR의 비트 0-7, 비트 8-15, 비트 16-23 및 비트 24-31과 관련된다.
상기 멀티플렉서 각각은 또한, 앞선 도 2와 결합하여 설명된 방식으로 상기 연결(212)을 통해 상기 브랜치 컨트롤러(210)로부터 상기 인터럽트 컨트롤러(105)로 공급되는 것처럼, 실행할 다음 스레드의 스레드 식별기를 선택 신호 입력으로서 수신한다. 상기 스레드 식별기는 실행할 다음 스레드가 어떤 보류 인터럽트를 갖는지에 관하여 앞서-언급된 조회와 결합하여 제공된다. 상기 인가된 "실행할 다음" 스레드 식별기를 바탕으로, 각각의 멀티플렉서는 여덟 개의 입력 중 선택된 하나를 상기 우선 순위 로직(508)으로 출력한다. 상기 우선 순위 로직(508)은 상기 입력을 이용하여 상응하는 인터럽트에 대하여 적절한 어드레스 및 제어 출력을 생성한다.
아래에서 상술될 것이지만, 만일 "실행할 다음" 스레드에 대하여 보류 인터럽트가 있다면, 앞서-언급된 조회에 대한 응답으로 상기 인터럽트 컨트롤러(105)는 상기 마스터 인터럽트 이네이블 비트가 특별한 목적지 스레드에 대하여 설정되어 있는지를 체크한다. 이후, 만일 상기 마스터 인터럽트 이네이블 비트가 설정된다면, 상기 인터럽트 컨트롤러(105)는 적절한 제어 출력 및 상응하는 인터럽트 핸들러(handler) 어드레스를 상기 연결(214)을 통해 상기 브랜치 컨트롤러에 전달한다.
도 6은 인터럽트 컨트롤러(105)에서 크로스-스레드의 처리와 관련된 예시적 동작을 보여주는 흐름도(600)이다. 크로스-스레드 인터럽트를 전달하기 위해서, 요청 스레드는 단계(602)에서 상기 TIFR내의 목적지 스레드에 상응하는 XTHR 비트를 설정한다. "실행할 다음" 스레드의 스레드 식별기를 바탕으로, 상기 멀티플렉서(506-1, 506-2, 506-3 및 506-4)는 상응하는 2-입력 AND 게이트의 출력을 상기 우선 순위 로직(508)으로 전달한다.
만일 상기 목적지 스레드가 상기 TIER 내에 설정된 마스터 이네이블 비트를 가진다면, 상응하는 AND 게이트의 출력은 로직 하이 레벨에 있을 것이고, 이러한 배열은 상기 멀티플렉서의 동작과 결합하여 상기 우선 순위 로직(508)에 알려주는 메커니즘을 제공함으로써, 단계(604)에 표시된 바와 같이 다음 사용가능한 기회에서 상기 목적지 스레드로 전달하기 위한 크로스-스레드 인터럽트를 생성하게 된다.
실시예에서, 상기 다음 사용가능한 기회는 상기 목적지 스레드가 명령어를 실행하게 되는 다음 시간을 발생시킬 것이다. 앞서 언급된 바와 같이, 상기 목적지 스레드는 또한 마스터 이네이블 비트 설정을 가져야 한다. 단계(606)에서, 상기 인 터럽트는 아래에서 상술되겠지만, 상기 우선 순위 로직(58)으로부터 어드레스 및 제어 정보의 형태로 상기 목적지 스레드로 전달된다.
인터럽트가 상기 목적지 스레드로 전달된 후, 마스터 이네이블 비트는 단계(608)에서 표시된 바와 같이 자동으로 소거된다. 이는 상기 목적지 스레드에 의하여 다수의 인터럽트의 동시 수신을 예방한다. 상기 인터럽트는 이후 단계(610)에서 표시된 대로, 상기 목적지 스레드에 의해 제공된다. 상기 인터럽트가 제공된 후에, 상기 목적지 스레드의 마스터 이네이블 비트는 단계(612)에 표시된 대로, 상기 목적지 스레드에 대한 인터럽트를 리-이네이블하도록 자동적으로 설정된다. 상기 프로세스는 또 다른 크로스-스레드 인터럽트를 처리하도록 단계(602)로 되돌아간다.
도 6의 흐름도에서 상기 마스터 이네이블 비트의 자동 소거 및 설정은 본 발명의 요건 보다 일반적으로 생각된다. 대안적 실시예에서, 이러한 기능은 다른 기술을 이용하여 구현될 수 있었다. 예를 들어, 상기 마스터 이네이블 비트는 적절한 소프트웨어 명령어에 의해 분명히 설정되거나 소거될 수 있다.
도면에 도시되지는 않았지만, 상기 TIFR 내의 상기 XTHR 인터럽트 보류 비트를 자동적으로 소거하기 위한 동작은 단계(606) 이후의 프로세서에 포함될 수 있지만, 상기 비트는 인터럽트가 제공될 때 리-이네이블되지 않아야 된다.
앞서 표시된 바와 같이, 상기 우선 순위 로직(508)은 상기 멀티플렉싱 회로(506)의 출력을 바탕으로한 어드레스 및 제어 정보를 생성한다. 이 실시예에서, 크로스-스레드, 타이머, 명령어 어드레스 및 데이터 어드레스 인터럽트의 우선 순위는 a, b, c 및 d 순서로 고정되며, 이때 a, b, c 및 d는 상기 멀티플렉서(506-1, 506-2, 506-3 및 506-4)의 각각의 출력을 나타낸다. 상기 네 개의 입력 세트 a, b, c 및 d에 대하여, 상기 우선 순위 로직(508)은 출력으로서 인터럽트 어드레스 및 멀티-비트 컨트롤 신호를 생성한다. 상기 어드레스 출력은 상기 스레드에 대하여 새로운 실행 어드레스인 상기 인터럽트 핸들러에 대한 실행 어드레스를 제공한다. 상기 멀티-비트 제어 신호는 가령, 5-비트 신호가 될 수 있으며, 이때 상기 5-비트 신호에서 최상위 비트는 인터럽트가 취해졌는지를 나타내고 나머지 비트는 어떤 인터럽트가 취해지는가를 나타낸다.
보다 특별한 예로서, 상기 어드레스 및 제어 신호는 입력 a, b, c 및 d를 바탕으로 아래의 값 상에서 취할 수 있고, 이때 상기 어드레스는 16진수이고 제어 신호는 이진수이다:
Xthr_I0=a; XThr_address : 0x200
cntl : 10001
Xthr_I1=(not a and b); Timer_address : 0x280
cntl : 10010
Xthr_I2=(not a and not b and c); IADR_address : 0x300
cntl : 10100
Xthr_I3=(not a and not b and not c and d); DADR_address : 0x380
cntl : 11000
Otherwise Address : don't care
cntl : 00000
앞선 예에서, Xthr_I0, Xthr_I1, Xthr_I2, 및 Xthr_I3은 우선 순위 로직 입력 a, b, c 및 d에 대한 서로 다른 조합을 표시하며, 이때 값의 존재는 상기 값이 로직 하이 레벨에 있음을 나타내고, 상기 값 앞의 용어 "not"은 상기 값이 로직 로우 레벨에 있음을 나타낸다.
앞서 설명된 고정된 우선 순위 배열은 본 발명의 필수요건은 아니다. 또 다른 우선 순위의 형태, 가령 랜덤 우선 순위 또는 프로그래머블 우선 순위 등은 직접적인 방식으로 제공될 수 있다.
앞서 언급된 바와 같이, 본 발명의 크로스-스레드 인터럽트 기술은 종래의 기술에 비해 많은 장점을 제공한다. 예를 들어, 본 발명은 주어진 스레드가 단일 명령어 실행 사이클 내에 또 다른 스레드를 인터럽트하도록 한다. 본 발명은 따라서 멀티스레디드 프로세서에서 크로스-헤드 인터럽트를 전달하고 제공하기 위한 로우-레이턴시, 로우-오버헤드 메커니즘을 제공한다.

Claims (20)

  1. 멀티스레디드 프로세서에서 요청 스레드로부터 목적지 스레드로 향하는 크로스-스레드 인터럽트를 프로세싱하는 방법에 있어서, 상기 크로스-스레드 인터럽트 프로세싱 방법은
    - 인터럽트 컨트롤러에서, 상기 요청 스레드로부터 상기 목적지 스레드로의 크로스-스레드 인터럽트의 전달에 대한 요청을 수신하는 단계,
    - 상기 인터럽트 컨트롤러에서, 상기 크로스-스레드 인터럽트의 목적지 스레드가 상기 요청 스레드로부터 크로스-스레드 인터럽트의 수신을 위해 활성화되어 있는지 여부를 판단하는 단계, 그리고
    - 상기 목적지 스레드가 크로스-스레드 인터럽트의 수신에 대해 활성화된 경우, 상기 인터럽트 컨트롤러가 상기 요청 스레드로부터 상기 목적지 스레드로 크로스-스레드 인터럽트가 전달되도록 제어하는 단계를 포함하되,
    상기 요청 스레드는 단일 크로스-스레드 인터럽트 레지스터의 제 1 비트를 설정(set)함으로써, 상기 인터럽트 컨트롤러에 상기 목적지 스레드로의 크로스-스레드 인터럽트의 전달을 요청하며,
    상기 크로스-스레드 인터럽트 레지스터는 상기 요청 스레드와 상기 목적지 스레드를 포함하는 다수의 스레드에 의해 공유되어, 상기 목적지 스레드가 상기 공유되는 크로스-스레드 인터럽트 레지스터의 제 2 비트를 설정(set)함으로써, 상기 인터럽트 컨트롤러에, 상기 목적지 스레드로부터 상기 요청 스레드로의 추가적인 크로스-스레드 인터럽트의 전달을 요청하도록 동작가능한 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 방법.
  2. 제 1 항에 있어서, 이때 상기 요청 스레드는 상기 멀티스레디드 프로세서의 플래그 레지스터에서 상응하는 인터럽트 보류 비트를 설정함으로써 상기 목적지 스레드로 상기 크로스-스레드 인터럽트의 전달을 요청하는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 방법.
  3. 제 2 항에 있어서, 이때 상기 인터럽트 보류 비트는 상기 크로스-스레드 인터럽트가 상기 목적지 스레드로 전달될 때 자동적으로 소거되는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 방법.
  4. 제 1 항에 있어서, 이때 상기 목적지 스레드는 상응하는 이네이블 비트가 상기 멀티스레디드 프로세서의 이네이블 레지스터 내에 설정될 때 크로스-스레드 인터럽트의 수신이 가능한 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 방법.
  5. 제 4 항에 있어서, 이때 상기 이네이블 비트는 상기 크로스-스레드 인터럽트가 상기 목적지 스레드에 전달될 때 자동적으로 소거됨으로써, 상기 목적지 스레드에 의하여 다중 인터럽트의 동시 수신을 예방하는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 방법.
  6. 제 5 항에 있어서, 이때 상기 이네이블 비트는 상기 크로스-스레드 인터럽트가 상기 목적지 스레드에 의해 제공될 때 자동적으로 소거되는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 방법.
  7. 제 1 항에 있어서, 이때 상기 크로스-스레드 인터럽트에 대한 요청은 수신되고, 상기 크로스-스레드 인터럽트는 상기 멀티스레디드 프로세서의 명령어 실행 사이클보다 작은 지속시간을 갖는 주기 내에서 상기 목적지 스레드로 계속 전달되는것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 방법.
  8. 삭제
  9. 제 1 항에 있어서, 이때 상기 인터럽트 컨트롤러는 이네이블 레지스터, 플래그 레지스터 및 로직 회로를 포함하는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 방법.
  10. 제 9 항에 있어서, 이때 상기 이네이블 레지스터는 N개 이상의 부분을 포함하고, 각 부분은 상기 멀티스레디드 프로세서의 N 개의 스레드 중 하나에 상응하는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 방법.
  11. 제 10 항에 있어서, 이때 상기 각각의 스레드는 상기 이네이블 레지스터의 상응하는 부분에만 액세스가 허용되고, 다른 스레드에 상응하는 상기 이네이블 레지스터의 N-1 개의 부분에는 액세스가 허용되지 않는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 방법.
  12. 제 9 항에 있어서, 이때 상기 플래그 레지스터는 N개 이상의 부분을 포함하고, 각각은 상기 멀티스레디드 프로세서의 N개의 스레드 중 하나에 상응하는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 방법.
  13. 제 12 항에 있어서, 이때 상기 스레드 각각은 상기 플래그 레지스터의 N개의 부분 각각에 액세스가 허용되는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 방법.
  14. 멀티스레디드 프로세서에서 요청 스레드로부터 목적지 스레드로 향하는 크로스-스레드 인터럽트를 프로세싱하는 장치에 있어서, 상기 크로스-스레드 인터럽트 프로세싱 장치는
    - 로직 회로를 포함하는 인터럽트 컨트롤러로서, 이때 상기 인터럽트 컨트롤러는 (ⅰ)상기 요청 스레드로부터 상기 크로스-스레드 인터럽트를 상기 목적지 스레드로 전달하기 위한 요청을 수신하고, (ⅱ)상기 크로스-스레드의 목적지 스레드가 상기 요청 스레드로부터 크로스-스레드 인터럽트를 수신하기 위해 활성화되었는지 여부를 결정하며, 그리고 (ⅲ)상기 목적지 스레드가 크로스-스레드 인터럽트를 수신할 수 있는 경우, 상기 요청 스레드로부터 상기 목적지 스레드로 상기 크로스-스레드 인터럽트를 전달하도록 제어하는 상기 인터럽트 컨트롤러를 포함하며,
    상기 요청 스레드는, 단일 크로스-스레드 인터럽트 레지스터의 제 1 비트를 설정함으로써, 상기 인터럽트 컨트롤러에 목적지 스레드로의 크로스-스레드 인터럽트의 전달을 요청하며,
    상기 크로스-스레드 인터럽트 레지스터는 요청 스레드와 목적지 스레드를 포함하는 다수의 스레드에 의해 공유되어, 상기 목적지 스레드는 상기 공유되는 크로스-스레드 인터럽트 레지스터의 제 2 비트를 설정함으로써, 상기 인터럽트 컨트롤러에 상기 목적지 스레드로부터 상기 요청 스레드로의 추가적인 크로스-스레드 인터럽트의 전달을 요청할 수 있는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 장치.
  15. 제 14 항에 있어서, 이때 상기 인터럽트 컨트롤러는 이네이블 레지스터 및 플래그 레지스터를 추가로 포함하고, 이때 상기 요청 스레드는 상기 플래그 레지스터에서 상응하는 인터럽트 보류 비트를 설정함으로써 상기 목적지 스레드로 상기 크로스-스레드 인터럽트의 전달을 요청하며, 상기 목적지 스레드는 만일 상응하는 이네이블 비트가 상기 이네이블 레지스터 내에 설정될 경우 크로스-스레드 인터럽트의 수신이 가능한 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 장치.
  16. 제 15 항에 있어서, 이때 상기 로직 회로는
    인터럽트 요청을 처리하기 위한 인터럽트 요청 로직,
    다수의 로직 게이트로서, 이때 각각의 로직 게이트는 입력으로서, 상기 이네이블 레지스터 및 플래그 레지스터로부터 각각 상응하는 비트를 수신하는 상기 다수의 로직 게이트, 및
    멀티플렉싱 회로로서, 이때 상기 멀티플렉싱 회로는 상기 스레드 식별기를 바탕으로 상기 크로스-스레드 인터럽트의 생성을 제어함에 있어서, 로직 게이트의 출력들 중에서 하나이상의 출력을 선택하는 상기 멀티플렉싱 회로
    를 포함하는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 장치.
  17. 제 16 항에 있어서, 이때 상기 로직 회로는 타이머 인터럽트, 명령어 어드레스 인터럽트 및 데이터 어드레스 인터럽트 중 하나이상을 포함하는 인터럽트의 하나이상의 추가 형태에 비해 상기 크로스-스레드 인터럽트를 우선시키는 우선 순위 로직을 추가로 포함하는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 장치.
  18. 제 17 항에 있어서, 이때 상기 우선순위 로직은 상기 크로스-스레드 인터럽트에 상기 추가 인터럽트 형태보다 높은 우선순위 또는 낮은 우선순위를 제공하도록 구성되는 것을 특징으로 하는 크로스-스레드 인터럽트 프로세싱 장치.
  19. 멀티스레디드 프로세서에 있어서, 상기 멀티스레디드 프로세서는
    - 멀티스레디드 프로세서에서 요청 스레드로부터 목적지 스레드로 향하는 크로스-스레드 인터럽트를 처리하기 위한 인터럽트 컨트롤러를 포함하되,
    상기 인터럽트 컨트롤러는 (ⅰ)상기 요청 스레드로부터, 상기 크로스-스레드 인터럽트를 상기 목적지 스레드로 전달하기 위한 요청을 수신하고, (ⅱ)상기 크로스-스레드의 목적지 스레드가 상기 요청 스레드로부터 크로스-스레드 인터럽트를 수신하도록 활성화되었는지 여부를 결정하며, 그리고 (ⅲ)상기 목적지 스레드가 크로스-스레드 인터럽트의 수신이 가능할 경우, 상기 요청 스레드로부터 상기 목적지 스레드로 상기 크로스-스레드 인터럽트가 전달되도록 제어하고,
    상기 요청 스레드는, 단일 크로스-스레드 인터럽트 레지스터의 제 1 비트를 설정함으로써, 상기 인터럽트 컨트롤러에 목적지 스레드로의 크로스-스레드 인터럽트의 전달을 요청하며,
    상기 크로스-스레드 인터럽트 레지스터는 요청 스레드와 목적지 스레드를 포함하는 다수의 스레드에 의해 공유되어, 상기 목적지 스레드가 상기 공유되는 크로스-스레드 인터럽트 레지스터의 제 2 비트를 설정함으로써, 상기 인터럽트 컨트롤러에 상기 목적지 스레드로부터 상기 요청 스레드로의 추가적인 크로스-스레드 인터럽트의 전달을 요청하는 것을 특징으로 하는 멀티스레디드 프로세서.
  20. 멀티스레디드 프로세서에서 요청 스레드에서 목적지 스레드로 향하는 크로스-스레드 인터럽트를 프로세싱하기 위해 사용되는 프로그램이 기록된 컴퓨터 판독가능형 기록 매체에 있어서, 상기 프로그램은,
    - 인터럽트 컨트롤러에서, 상기 요청 스레드로부터 상기 목적지 스레드로의 크로스-스레드 인터럽트의 전달에 대한 요청을 수신하는 단계,
    - 상기 인터럽트 컨트롤러에서, 상기 크로스-스레드 인터럽트의 목적지 스레드가 상기 요청 스레드로부터 상기 크로스-스레드 인터럽트의 수신을 위해 활성화되어 있는가의 여부를 판단하는 단계, 그리고
    - 상기 목적지 스레드가 크로스-스레드 인터럽트의 수신에 대해 활성화된 경우, 상기 인터럽트 컨트롤러는 상기 요청 스레드로부터 목적지 스레드로 크로스-스레드 인터럽트를 전달하도록 제어하는 단계
    를 실행하며, 상기 요청 스레드는 단일 크로스-스레드 인터럽트 레지스터의 제 1 비트를 설정함으로써, 상기 인터럽트 컨트롤러에 목적지 스레드로의 크로스-스레드 인터럽트의 전달을 요청하며,
    상기 크로스-스레드 인터럽트 레지스터는 요청 스레드와 목적지 스레드를 포함하는 다수의 스레드에 의해 공유되어, 상기 목적지 스레드가 상기 공유되는 크로스-스레드 인터럽트 레지스터의 제 2 비트를 설정함으로써, 상기 인터럽트 컨트롤러에 상기 목적지 스레드로부터 상기 요청 스레드로의 추가적인 크로스-스레드 인터럽트의 전달을 요청하는 것을 특징으로 하는 멀티스레디드 프로세서에서 요청 스레드에서 목적지 스레드로 향하는 크로스-스레드 인터럽트를 프로세싱하기 위해 사용되는 프로그램이 기록된 컴퓨터 판독가능형 기록 매체.
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Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001016702A1 (en) 1999-09-01 2001-03-08 Intel Corporation Register set used in multithreaded parallel processor architecture
US7681018B2 (en) 2000-08-31 2010-03-16 Intel Corporation Method and apparatus for providing large register address space while maximizing cycletime performance for a multi-threaded register file set
US7437724B2 (en) * 2002-04-03 2008-10-14 Intel Corporation Registers for data transfers
US20050033889A1 (en) * 2002-10-08 2005-02-10 Hass David T. Advanced processor with interrupt delivery mechanism for multi-threaded multi-CPU system on a chip
US8037224B2 (en) 2002-10-08 2011-10-11 Netlogic Microsystems, Inc. Delegating network processor operations to star topology serial bus interfaces
US7334086B2 (en) 2002-10-08 2008-02-19 Rmi Corporation Advanced processor with system on a chip interconnect technology
US7496915B2 (en) * 2003-04-24 2009-02-24 International Business Machines Corporation Dynamic switching of multithreaded processor between single threaded and simultaneous multithreaded modes
US7418585B2 (en) 2003-08-28 2008-08-26 Mips Technologies, Inc. Symmetric multiprocessor operating system for execution on non-independent lightweight thread contexts
US7870553B2 (en) * 2003-08-28 2011-01-11 Mips Technologies, Inc. Symmetric multiprocessor operating system for execution on non-independent lightweight thread contexts
US20050050305A1 (en) * 2003-08-28 2005-03-03 Kissell Kevin D. Integrated mechanism for suspension and deallocation of computational threads of execution in a processor
US7849297B2 (en) * 2003-08-28 2010-12-07 Mips Technologies, Inc. Software emulation of directed exceptions in a multithreading processor
US9032404B2 (en) * 2003-08-28 2015-05-12 Mips Technologies, Inc. Preemptive multitasking employing software emulation of directed exceptions in a multithreading processor
EP1658563B1 (en) * 2003-08-28 2013-06-05 MIPS Technologies, Inc. Apparatus, and method for initiation of concurrent instruction streams in a multithreading microprocessor
US7376954B2 (en) * 2003-08-28 2008-05-20 Mips Technologies, Inc. Mechanisms for assuring quality of service for programs executing on a multithreaded processor
US7711931B2 (en) * 2003-08-28 2010-05-04 Mips Technologies, Inc. Synchronized storage providing multiple synchronization semantics
US7594089B2 (en) * 2003-08-28 2009-09-22 Mips Technologies, Inc. Smart memory based synchronization controller for a multi-threaded multiprocessor SoC
US7836450B2 (en) * 2003-08-28 2010-11-16 Mips Technologies, Inc. Symmetric multiprocessor operating system for execution on non-independent lightweight thread contexts
US20050086667A1 (en) * 2003-09-30 2005-04-21 Feng Jin Symmetric Scheduling for parallel execution
US7222064B1 (en) * 2003-10-10 2007-05-22 Unisys Corporation Instruction processor emulation having inter-processor messaging accounting
WO2005099334A2 (en) * 2004-03-31 2005-10-27 Intel Corporation Event handling mechanism
US8074051B2 (en) 2004-04-07 2011-12-06 Aspen Acquisition Corporation Multithreaded processor with multiple concurrent pipelines per thread
JP4501593B2 (ja) * 2004-08-25 2010-07-14 セイコーエプソン株式会社 画像処理を並列処理で実行する際の負荷の割り付け
JP4556554B2 (ja) * 2004-08-25 2010-10-06 セイコーエプソン株式会社 画像処理を並列処理で実行する際の負荷の割り付け
TW200625097A (en) * 2004-11-17 2006-07-16 Sandbridge Technologies Inc Data file storing multiple date types with controlled data access
US7631130B2 (en) * 2005-02-04 2009-12-08 Mips Technologies, Inc Barrel-incrementer-based round-robin apparatus and instruction dispatch scheduler employing same for use in multithreading microprocessor
US7681014B2 (en) 2005-02-04 2010-03-16 Mips Technologies, Inc. Multithreading instruction scheduler employing thread group priorities
US7490230B2 (en) 2005-02-04 2009-02-10 Mips Technologies, Inc. Fetch director employing barrel-incrementer-based round-robin apparatus for use in multithreading microprocessor
US7657883B2 (en) * 2005-02-04 2010-02-02 Mips Technologies, Inc. Instruction dispatch scheduler employing round-robin apparatus supporting multiple thread priorities for use in multithreading microprocessor
US7984281B2 (en) * 2005-10-18 2011-07-19 Qualcomm Incorporated Shared interrupt controller for a multi-threaded processor
US7702889B2 (en) * 2005-10-18 2010-04-20 Qualcomm Incorporated Shared interrupt control method and system for a digital signal processor
US7971205B2 (en) 2005-12-01 2011-06-28 International Business Machines Corporation Handling of user mode thread using no context switch attribute to designate near interrupt disabled priority status
EP2069947A4 (en) * 2006-09-26 2013-10-09 Qualcomm Inc APPLICATION OF MATRIX INVERSION SOFTWARE IN A WIRELESS COMMUNICATION SYSTEM
KR101545357B1 (ko) * 2006-11-10 2015-08-18 퀄컴 인코포레이티드 파이프라인 컴퓨터 처리의 병렬화를 위한 방법 및 시스템
US7797514B2 (en) * 2006-11-16 2010-09-14 Texas Instruments Incorporated Scalable multi-threaded sequencing/synchronizing processor architecture
US8181185B2 (en) * 2007-05-31 2012-05-15 Intel Corporation Filtering of performance monitoring information
US8190864B1 (en) * 2007-10-25 2012-05-29 Oracle America, Inc. APIC implementation for a highly-threaded x86 processor
WO2009061547A1 (en) * 2007-11-05 2009-05-14 Sandbridge Technologies, Inc. Method of encoding register instruction fields
US8539188B2 (en) * 2008-01-30 2013-09-17 Qualcomm Incorporated Method for enabling multi-processor synchronization
US7657683B2 (en) * 2008-02-01 2010-02-02 Redpine Signals, Inc. Cross-thread interrupt controller for a multi-thread processor
KR20100133964A (ko) * 2008-03-13 2010-12-22 아스펜 액퀴지션 코포레이션 유효 어레이를 비활성화함으로써 전력을 절약하기 위한 방법
EP2271992B1 (en) * 2008-04-28 2013-04-03 Hewlett-Packard Development Company, L. P. Method and system for generating and delivering inter-processor interrupts in a multi-core processor and in certain shared-memory multi-processor systems
WO2010017263A1 (en) 2008-08-06 2010-02-11 Sandbridge Technologies, Inc. Haltable and restartable dma engine
ATE542177T1 (de) * 2008-08-19 2012-02-15 St Microelectronics Rousset Weiterleitungsverfahren eines unterbrechungssignals direkt an eine virtuelle bearbeitungseinheit in einem system mit einer oder mehreren physischen bearbeitungseinheiten
JP5173714B2 (ja) * 2008-09-30 2013-04-03 ルネサスエレクトロニクス株式会社 マルチスレッドプロセッサ及びその割り込み処理方法
JP5225010B2 (ja) * 2008-10-14 2013-07-03 キヤノン株式会社 プロセッサ間通信方法、マルチプロセッサシステム及びプロセッサ。
US9026705B2 (en) * 2012-08-09 2015-05-05 Oracle International Corporation Interrupt processing unit for preventing interrupt loss
US10248463B2 (en) * 2015-02-13 2019-04-02 Honeywell International Inc. Apparatus and method for managing a plurality of threads in an operating system
US10069949B2 (en) 2016-10-14 2018-09-04 Honeywell International Inc. System and method for enabling detection of messages having previously transited network devices in support of loop detection
WO2019005860A1 (en) * 2017-06-28 2019-01-03 Apple Inc. PROGRAMMING
US10810086B2 (en) 2017-10-19 2020-10-20 Honeywell International Inc. System and method for emulation of enhanced application module redundancy (EAM-R)
US10783026B2 (en) 2018-02-15 2020-09-22 Honeywell International Inc. Apparatus and method for detecting network problems on redundant token bus control network using traffic sensor
CN117171102B (zh) * 2023-09-07 2024-01-26 山东九州信泰信息科技股份有限公司 一种多线程无锁高速写文件的方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020103847A1 (en) * 2001-02-01 2002-08-01 Hanan Potash Efficient mechanism for inter-thread communication within a multi-threaded computer system

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694603A (en) * 1982-09-28 1997-12-02 Reiffin; Martin G. Computer memory product with preemptive multithreading software
US4980824A (en) * 1986-10-29 1990-12-25 United Technologies Corporation Event driven executive
US5524250A (en) * 1991-08-23 1996-06-04 Silicon Graphics, Inc. Central processing unit for processing a plurality of threads using dedicated general purpose registers and masque register for providing access to the registers
US6243735B1 (en) * 1997-09-01 2001-06-05 Matsushita Electric Industrial Co., Ltd. Microcontroller, data processing system and task switching control method
US6697935B1 (en) * 1997-10-23 2004-02-24 International Business Machines Corporation Method and apparatus for selecting thread switch events in a multithreaded processor
US6567839B1 (en) * 1997-10-23 2003-05-20 International Business Machines Corporation Thread switch control in a multithreaded processor system
US6061710A (en) * 1997-10-29 2000-05-09 International Business Machines Corporation Multithreaded processor incorporating a thread latch register for interrupt service new pending threads
US6430593B1 (en) * 1998-03-10 2002-08-06 Motorola Inc. Method, device and article of manufacture for efficient task scheduling in a multi-tasking preemptive priority-based real-time operating system
AU3882000A (en) * 1999-05-14 2000-12-05 Clearwater Networks, Inc. Interrupt and exception handling for multi-streaming digital processors
US6687818B1 (en) * 1999-07-28 2004-02-03 Unisys Corporation Method and apparatus for initiating execution of an application processor in a clustered multiprocessor system
US6754690B2 (en) * 1999-09-16 2004-06-22 Honeywell, Inc. Method for time partitioned application scheduling in a computer operating system
US6496925B1 (en) * 1999-12-09 2002-12-17 Intel Corporation Method and apparatus for processing an event occurrence within a multithreaded processor
US6661794B1 (en) * 1999-12-29 2003-12-09 Intel Corporation Method and apparatus for gigabit packet assignment for multithreaded packet processing
US20010052053A1 (en) * 2000-02-08 2001-12-13 Mario Nemirovsky Stream processing unit for a multi-streaming processor
US6785887B2 (en) * 2000-12-27 2004-08-31 International Business Machines Corporation Technique for using shared resources on a multi-threaded processor
US20020144004A1 (en) * 2001-03-29 2002-10-03 Gaur Daniel R. Driver having multiple deferred procedure calls for interrupt processing and method for interrupt processing

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020103847A1 (en) * 2001-02-01 2002-08-01 Hanan Potash Efficient mechanism for inter-thread communication within a multi-threaded computer system

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